[go: up one dir, main page]

KR100872131B1 - 인쇄회로기판 제조방법 - Google Patents

인쇄회로기판 제조방법 Download PDF

Info

Publication number
KR100872131B1
KR100872131B1 KR1020070069280A KR20070069280A KR100872131B1 KR 100872131 B1 KR100872131 B1 KR 100872131B1 KR 1020070069280 A KR1020070069280 A KR 1020070069280A KR 20070069280 A KR20070069280 A KR 20070069280A KR 100872131 B1 KR100872131 B1 KR 100872131B1
Authority
KR
South Korea
Prior art keywords
circuit pattern
metal layer
insulating layer
conductive
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020070069280A
Other languages
English (en)
Inventor
목지수
박준형
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020070069280A priority Critical patent/KR100872131B1/ko
Priority to US12/068,124 priority patent/US7836590B2/en
Priority to JP2008067433A priority patent/JP4825832B2/ja
Application granted granted Critical
Publication of KR100872131B1 publication Critical patent/KR100872131B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/0152—Temporary metallic carrier, e.g. for transferring material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0376—Etching temporary metallic carrier substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0384—Etch stop layer, i.e. a buried barrier layer for preventing etching of layers under the etch stop layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

인쇄회로기판 제조방법이 개시된다. 일면에 금속층이 적층된 도전성 캐리어의 금속층에 제1 회로패턴을 형성하는 단계, 제1 회로패턴이 제1 절연층을 향하도록 도전성 캐리어와 제1 절연층을 압착하는 단계, 도전성 캐리어를 선택적으로 제거하여 비아를 형성하는 단계 및 금속층을 제거하는 단계를 포함하는 인쇄회로기판 제조방법은, 신뢰성이 향상된 고밀도 박판 패키지를 제조할 수 있으며 제조공정 상의 생산성도 향상시킬 수 있다.
도전성 캐리어, 금속층, 페이스트 범프, 비아, 회로패턴

Description

인쇄회로기판 제조방법{Manufacturing method for printed circuit board}
본 발명은 인쇄회로기판 제조방법에 관한 것이다.
전자산업의 발달함에 따라 전자부품의 고기능화, 소형화 요구가 급증하고 있다. 이에 대응하기 위해 전자제품에 내장되는 인쇄회로기판도 고밀도화가 가속되고 있다. 최근에는 인쇄회로기판을 다층으로 적층하는 것뿐만 아니라 회로패턴의 미세화까지 요구되고 있다. 또한 생산성 향상을 위해 제조공정의 단축도 필요한 실정이다.
도 1은 종래기술에 따른 인쇄회로기판 제조방법을 나타낸 흐름도이다. 도 1을 참고하면, 동박적층판(100), 비아홀(102), 도금층(104), 회로패턴(106), 절연층(108), 블라인드 비아홀(112), 외부회로패턴(114)이 도시되어 있다.
도 1에 도시된 바와 같이, 종래에는 다층 인쇄회로기판을 제조하기 위해 여러 공정을 거쳤다. 먼저, 동박적층판(100)에 비아홀(102)을 가공하고, 동박적층판(100)을 도금한 후 비아홀(102)을 매립하였다. 다음으로 동박적층판(100)의 외면 에 회로패턴(106)을 형성하고 절연층(108)을 적층하여 새로운 층을 만든 후, 외부에 블라인드 비아홀(112)을 가공하였다. 블라인드 비아홀(112)을 도금하여 전기적 연결을 제공할 수 있도록 하고, 외부 절연층의 외측면에 외부회로패턴(114)을 형성하여 다층 인쇄회로기판을 제조하였다.
그러나, 종래의 인쇄회로기판 제조방법의 경우, 비아홀을 형성하고 가공해야 하는 어려움이 있었고, 도금두께에 따라 미세회로패턴의 제조가능 범위가 결정되어 신뢰성이 확보된 고밀도 인쇄회로기판 제조에 한계가 있었다.
본 발명은 신뢰성이 확보된 미세패턴을 형성하고, 그 생산성을 향상시킬 수 있는 인쇄회로기판 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 일면에 금속층이 적층된 도전성 캐리어의 금속층에 제1 회로패턴을 형성하는 단계, 제1 회로패턴이 제1 절연층을 향하도록 도전성 캐리어와 제1 절연층을 압착하는 단계, 도전성 캐리어를 선택적으로 제거하여 비아를 형성하는 단계 및 금속층을 제거하는 단계를 포함하는 인쇄회로기판 제조방법이 제공된다.
비아를 형성하는 단계는, 비아의 위치에 상응하는 에칭레지스트를 형성하는 단계 및 도전성 캐리어에 상응하는 에칭액을 도포하는 단계를 포함할 수 있고, 금 속층을 제거하는 단계는 금속층에 상응하는 에칭액을 도포하여 에칭 할 수 있다. 여기서, 도전성 캐리어와 금속층은 상이한 에칭액에 반응할 수 있다.
제1 회로패턴을 형성하는 단계는, 금속층에 제1 회로패턴에 상응하는 도금레지스트를 형성하는 단계 및 금속층을 전극으로 전해 도금하는 단계를 포함할 수 있고, 금속층은 니켈(Ni)을 포함할 수 있다.
한편, 제1 회로패턴의 소정의 위치에 페이스트 범프를 형성하는 단계를 더 포함할 수 있고, 제1 절연층을 압착하는 단계는 페이스트 범프가 돌출되도록 제1 절연층을 압착할 수 있다.
도전성 캐리어는 한 쌍으로 이루어질 수 있으며, 제1 절연층을 압착하는 단계는 한 쌍의 도전성 캐리어 사이에 제1 절연층을 개재하여 압착할 수 있다. 여기서, 한 쌍의 도전성 캐리어는 접착제가 도포된 이형재의 양면에 각각 접착될 수 있다.
제1 회로패턴을 형성하는 단계는 한 쌍의 도전성 캐리어의 금속층에 제1 회로패턴에 상응하는 도금레지스트를 형성하는 단계 및 금속층을 전극으로 하여 전해 도금하는 단계를 포함할 수 있고, 제1 회로패턴을 형성하는 단계 이후에 한 쌍의 도전성 캐리어를 분리하는 단계를 더 포함할 수 있다.
금속층을 제거하는 단계 이후에, 비아가 관통되도록 제2 절연층을 압착하는 단계 및 제2 절연층 상에 제2 회로패턴을 형성하는 단계를 더 포함할 수 있다. 여기서, 제2 절연층은 외면에 도전층을 더 포함하고, 압착하는 단계는 비아가 제2 절연층을 관통하여 도전층과 전기적으로 결합되도록 압착할 수 있다.
제2 회로패턴을 형성하는 단계 이후에 제2 회로패턴을 가압하여 상기 제2 절연층에 압입하는 단계를 더 포함할 수 있다. 또한, 제2 회로패턴을 형성하는 단계는 제2 절연체 상에 제2 회로패턴에 상응하는 도금 레지스트를 형성하는 단계 및 제2 절연체를 도금하는 단계를 포함하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따르면, 신뢰성이 향상된 고밀도 박판 패키지를 제조할 수 있으며, 제조공정 상의 생산성도 향상시킬 수 있다.
본 발명의 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명에 따른 인쇄회로기판 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 순서도이고, 도 3은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 흐름도이며, 도 4은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 흐름도이다. 도 2내지 도 4를 참고하면, 도전성 캐리어(300), 금속층(302), 감광재(304), 제1 회로패턴(306), 페이스트 범프(308), 제1 절연층(310), 비아(312), 제2 절연층(314), 도전층(316), 제2 회로패턴(317)이 도시 되어 있다.
본 실시예에 따른 인쇄회로기판 제조방법은, 일면에 금속층(302)이 적층된 도전성 캐리어(300)의 금속층(302)에 제1 회로패턴(306)을 형성하는 단계, 제1 회로패턴(306)이 제1 절연층을 향하도록 도전성 캐리어와 제1 절연층(310)을 압착하는 단계, 도전성 캐리어(300)를 선택적으로 제거하여 비아(312)를 형성하는 단계 및 금속층(302)을 제거하는 단계를 포함하는 인쇄회로기판 제조방법은, 신뢰성이 향상된 고밀도 박판 패키지를 제조할 수 있으며 제조공정 상의 생산성도 향상시킬 수 있다.
먼저, 일면에 금속층(302)이 적층된 도전성 캐리어(300)의 상기 금속층(302)에 제1 회로패턴(306)을 형성한다. (S100) 도전성 캐리어(300)는 최종적으로 다층 인쇄회로기판의 층간 전기적 연결을 제공하는 역할을 하게 된다. 도전성 캐리어(300)는 전기적 연결을 제공할 수 있는, 예를 들면, 구리(Cu)일 수 있다. 금속층(302)은 도전성 캐리어(300)를 에칭 하여 비아(312)를 형성하는 단계에서 제1 회로패턴(306)을 보호하는 역할을 하므로, 도전성 캐리어(300)와 상이한 에칭액에 반응하는 금속이다. 본 실시예에서 도전성 캐리어(300)는 구리이므로, 금속층(302)은 예를 들면, 니켈(Ni)일 수 있다.
도전성 캐리어(300)는 일면에 금속층(302)이 적층된 상태로 제공될 수도 있고, 본 공정 상에서 제조될 수도 있다. 도전성 캐리어(300)의 일면에 금속층(302)을 적층하기 위해, 먼저 도전성 캐리어(300)를 준비한다. 도전성 캐리어(300) 일면 에 금속층(302)을 도금한다. 본 실시예에서는 구리로 이루어진 도전성 캐리어(300)에 니켈을 도금한다. 도금은 예를 들면, wet방식인 Ni plating으로 할 수 있고, dry방식인 스퍼터링(sputtering)으로 할 수도 있다.
다음으로, 제1 회로패턴(306)을 형성하기 위해, 금속층(302) 상에 제1 회로패턴(306)에 상응하는 도금레지스트를 형성한다. (S102) 제1 회로패턴(306)은 도전성 캐리어(300) 상에 형성될 임의의 회로패턴을 말한다. 도금레지스트는 감광재(304)로 예를 들면, 드라이 필름일 수 있다.
도금레지스트를 형성한 다음 노광, 현상공정을 거친다. 다음으로, 금속층(302)을 전극으로 하여 전해도금 한다. (S104) 본 실시예에서는 니켈을 금속층(302)으로 하였으므로, 니켈층이 전극이 된다. 니켈층을 전해 도금으로 제1 회로패턴(306)을 형성한다. 전해 도금 방법은 예를 들면, 세미-에디티브(semi-additive)방식으로 할 수 있다. 니켈층을 전극으로 이용하여 도금된 제1 회로패턴(306)은 접착력이 향상되어 미세패턴을 형성할 수 있다.
다음으로, 제1 회로패턴(306)의 소정의 위치에 페이스트 범프(308)를 형성한다. (S110) 도 3에 도시된 바와 같이, 두 개의 도전성 캐리어(300) 상에 제1 회로패턴(306)을 형성한 경우 어느 하나의 제1 회로패턴(306) 상에 페이스트 범프(308)를 형성한다. 페이스트 범프(308)를 실버 페이스트(silver paste)를 포함할 수 있다. 소정의 위치라 함은 설계상 층간 연결체가 필요한 위치를 말한다.
페이스트 범프(308)를 제1 회로패턴(306)의 소정의 위치에 형성한 후, 제1 회로패턴(306)과 대향되도록 제1 절연층(310)을 압착한다. (S120) 도 3에 도시된 바와 같이, 제1 절연층(310)을 어느 하나의 페이스트 범프(308)가 형성된 도전성 캐리어(300) 상에, 페이스트 범프(308)가 돌출되도록 압착한다.
한편, 페이스트 범프(308)는 두 개의 도전성 캐리어(300)의 제1 회로패턴(306)에 형성될 수 있고, 이때는 페이스트 범프(308)가 형성된 두 개의 도전성 캐리어(300) 상에 제1 절연층(310)을 개재하고 압착하여 동시에 형성할 수 있다.
다음으로, 도전성 캐리어(300)를 선택적으로 제거하여 비아(312)를 형성한다. (S130) 비아(312)를 형성하기 위해, 먼저 비아(312)의 위치에 상응하는 에칭레지스트를 형성한다. (S132) 설계상 비아(312)가 형성될 위치에 에칭레지스트를 형성한다. 다음으로, 도전성 캐리어(300)에 상응하는 에칭액을 도포하여 비아(312)를 형성한다. (S134)
여기서 에칭액은 도전성 캐리어(300)를 에칭 할 수 있는 에칭액을 말한다. 본 실시예에서 도전성 캐리어(300)는 구리이므로, 에칭액은 예를 들면 염화철(FeCl3), 염화동(CuCl2) 등일 수 있다. 도 4에 도시된 바와 같이, 도전성 캐리어(300)인 구리를 에칭 하여 비아(312)를 형성할 수 있다. 비아(312)를 형성하기 위해 드릴링(drilling)과 같은 공정 없이 층간 결체를 형성할 수 있어, 공정을 단순화할 수 있다.
다음으로, 금속층(302)에 상응하는 에칭액을 도포하여 에칭 한다. (S140) 여기서 말하는 에칭액은 금속층을 에칭 할 수 있고 도전성 캐리어는 에칭 할 수 없는 에칭액을 말한다. 본 실시예에서 금속층(302)은 니켈을 예를 들어 설명하고 있으므 로, 에칭액은 니켈만을 부식시키고 구리는 부식시키지 않는 성질을 가진다. 다시 말해, 금속층(302)과 도전성 캐리어(300)가 상이한 에칭액에 반응한다. 예를 들면, 에칭액은 질산(HNO3)일 수 있다.
다음으로, 제2 회로패턴(317)을 형성한다. (S150) 제2 회로패턴(317)을 형성하는 단계는, 비아(312)가 관통되도록 제2 절연층(314)을 압착하는 단계 및 제2 절연층(314) 상에 제2 회로패턴(317)을 형성하는 단계를 더 포함할 수 있다.
여기서, 제2 절연층(314)은 외면에 도전층을 더 포함하고, 압착하는 단계는 비아(312)가 제2 절연층(314)을 관통하여 도전층과 전기적 연결을 가지도록 압착하는 것을 특징으로 하며, 제2 회로패턴(317)을 형성하는 단계 이후에 제2 회로패턴(317)을 가압하여 압입하는 단계를 더 포함할 수 있다.
한편, 제2 회로패턴(317)을 형성하는 단계는, 비아(312)가 관통되도록 제2 절연층(314)을 압착한 후, 제2 절연층(314) 상에 제2 회로패턴(317)에 상응하는 도금 레지스트를 형성하는 단계 및 제2 절연층(314)를 도금하는 단계를 포함할 수 있다.
본 실시예에서는 전자의 방법으로 제2 회로패턴(317)을 형성하는 경우를 설명한다. 후자의 방법은 후술할 다음 실시예에서 설명한다.
제2 회로패턴(317)을 형성하기 위해, 먼저 외면에 도전층을 포함하는 제2 절연층(314)이 비아(312)를 관통하여 도전층과 전기적 연결을 가지도록 압착한다. (S152) 도전층은 제2 회로패턴(317)이 형성될 부분으로 예를 들면, 구리일 수 있 다. 비아(312)는 층간에 전기적 연결을 제공하는 것으로 제2 절연층(314)을 압착하는데 있어서, 외면의 도전층과 전기적 연결을 가지도록 압착한다. 압착은 형성된 인쇄회로기판을 프레스 등으로 압력을 가할 수 있다.
한편, 본 실시예와 같이 외면에 도전층이 형성된 절연층을 적층할 수도 있고, 비아(312)가 관통되도록 절연층을 적층한 후, 도전층을 절연층 외면에 압착할 수도 있다.
다음으로, 외면의 도전층을 에칭 하여 제2 회로패턴(317)을 형성한다. (S154) 도전층에 제2 회로패턴(317)에 상응하는 에칭레지스트를 형성하고, 에칭액을 도포하여 도전층의 일부를 선택적으로 제거하여 제2 회로패턴(317)을 형성한다.
다음으로, 제2 회로패턴(317)을 가압하여 압입한다. (S156) 형성된 제2 회로패턴(317)에 압력을 가하여 제2 절연층(314)에 매립함으로써, 제2 회로패턴(317)의 접착력을 확보하고, 초 박판 인쇄회로기판을 제조할 수 있다. 제2 절연층(314)의 재료에 따라서는 가압과 함께 열을 가하여 압입할 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 인쇄회로기판 제조방법을 나타낸 순서도이고, 도 6은 본 발명의 다른 실시예에 따른 인쇄회로기판 제조방법을 나타낸 흐름도이다. 도5 와 도 6을 참고하면, 이형재(600), 도전성 캐리어(300), 금속층(302), 감광재(602), 제1 회로패턴(306), 페이스트 범프(308), 제1 절연층(310), 비아(312), 제2 절연층(314), 금속층(302), 제2 회로패턴(317)이 도시되어 있다.
본 실시예 따른 인쇄회로기판 제조방법은, 접착제가 도포된 이형재(600)에 각각 접착된 한 쌍의 도전성 캐리어(300)를 이용하여, 제1 회로패턴(306) 형성을 양면으로 진행하여 제조공정을 간소화할 수 있다.
도 6에 도시된 바와 같이, 먼저 접착제가 도포된 이형재(600)에 각각 접착되고 일면에 금속층(302)이 형성된 한 쌍의 도전성 캐리어(300)가 제공된다. (S200) 이형재(600)는 후술할 다음 공정에서 도전성 캐리어(300)를 분리하기에 용이한 재료일 수 있다. 예를 들면 발포성 수지일 수 있다. 이형재(600) 자체가 접착력이 확보된 재료라면, 접착제를 포함하지 않을 수 있다.
한편, 한 쌍의 도전성 캐리어(300)는 이형재(600)에 접착되어 제공될 수도 있으나, 본 공정에서 형성할 수도 있다. 한 쌍의 도전성 캐리어(300) 사이에 접착제가 도포된 이형재(600)를 개재하여 압착하여 형성할 수 있다.
또한, 한 쌍의 도전성 캐리어(300)는 일면에 금속층(302)이 적층되어 있다. 일면에 금속층(302)이 적층된 한 쌍의 도전성 캐리어(300)를 접착제가 도포된 이형재(600)의 양면에 각각 접착될 수 있고, 압착한 후에 양면에 도금을 수행하여 동시에 형성할 수도 있다.
다음으로, 일면에 금속층(302)이 적층된 도전성 캐리어(300)의 금속층(302)에 제1 회로패턴(306)을 형성한다. (S210) 제1 회로패턴(306)을 형성하기 위해, 먼저 한 쌍의 도전성 캐리어(300)의 외면의 금속층(302)에 제1 회로패턴(306)에 상응하는 도금레지스트를 형성한다. (S212)
제1 회로패턴(306)은 도전성 캐리어(300) 상에 형성될 임의의 회로패턴을 말한다. 도금레지스트는 감광재(602)로 예를 들면, 드라이 필름일 수 있다. 제1 회로패턴(306)이 형성될 부분을 제외한 나머지 부분에 빛이 투과할 수 있는 상태로 도 금레지스트를 형성한다.
도금레지스트를 형성한 다음 노광, 현상공정을 거친다. 다음으로, 금속층(302)을 전극으로 하여 전해도금 한다. (S214) 본 실시예에서는 니켈을 금속층(302)으로 하였으므로, 니켈층이 전극이 된다. 니켈층을 전해 도금으로 제1 회로패턴(306)을 형성한다. 전해 도금 방법은 예를 들면, 세미-에디티브(semi-additive)방식으로 할 수 있다. 니켈층을 전극으로 이용하여 도금된 제1 회로패턴(306)은 접착력이 향상되어 미세패턴을 형성할 수 있다. 또한 한 쌍의 도전성 캐리어(300)의 양면에 공정이 진행되어 제조공정이 간소화되고, 신속화될 수 있다.
다음으로, 한 쌍의 도전성 캐리어(300)를 분리한다. (S220) 분리하는 단계는 이형재(600)의 성질에 따라 달라질 수 있다. 예를 들면, 이형재(600)가 일정한 온도를 가하여 접착력이 0 또는 그에 가까운 정도가 되도록 하여 분리할 수 있다.
다음으로, 제1 회로패턴(306)의 소정의 위치에 페이스트 범프(308)를 형성한다. (S230) 도 6에 도시된 바와 같이, 두 개의 도전성 캐리어(300) 상에 제1 회로패턴(306)을 형성한 경우 어느 하나의 제1 회로패턴(306) 상에 페이스트 범프(308)를 형성한다. 페이스트 범프(308)를 실버 페이스트(silver paste)를 포함할 수 있다. 소정의 위치라 함은 설계상 층간 연결체가 필요한 위치를 말한다.
다음으로 제1 절연층(310)을 압착한다. (S240) 페이스트 범프(308)를 제1 회로패턴(306)의 소정의 위치에 형성한 후, 한 쌍의 도전성 캐리어(300) 사이에 제1 회로패턴(306)과 대향되도록 제1 절연층(310)을 압착한다. (S242) 도 6에 도시된 바와 같이, 제1 절연층(310)을 어느 하나의 페이스트 범프(308)가 형성된 도전성 캐리어(300) 상에, 페이스트 범프(308)가 돌출되도록 압착한다.
한편, 페이스트 범프(308)는 두 개의 도전성 캐리어(300)의 제1 회로패턴(306)에 형성될 수 있고, 이때는 페이스트 범프(308)가 형성된 두 개의 도전성 캐리어(300) 상에 제1 절연층(310)을 개재하고 압착하여 동시에 형성할 수 있다.
다음으로, 도전성 캐리어(300)를 선택적으로 제거하여 비아(312)를 형성한다. (S250) 비아(312)를 형성하기 위해, 먼저 비아(312)의 위치에 상응하는 에칭레지스트를 형성한다. (S252) 설계상 비아(312)가 형성될 위치에 에칭레지스트를 형성한다. 다음으로, 도전성 캐리어(300)에 에칭액을 도포하여 비아(312)를 형성한다. (S254)
본 실시예에서 도전성 캐리어(300)는 구리이므로, 에칭액은 예를 들면 염화철(FeCl3), 염화동(CuCl2) 등일 수 있다. 도 6에 도시된 바와 같이, 도전성 캐리어(300)인 구리를 에칭 하여 비아(312)를 형성할 수 있다. 비아(312)를 형성하기 위해 드릴링(drilling)과 같은 공정 없이 층간 결체를 형성할 수 있어, 공정을 단순화할 수 있다.
다음으로, 금속층(302)을 에칭 하여 제거한다. (S260) 본 실시예에서 금속층(302)은 니켈을 예를 들어 설명하고 있으므로, 에칭액은 니켈만을 부식시키고 구리는 부식시키지 않는 성질을 가진다. 다시 말해, 금속층(302)과 도전성 캐리어(300)가 상이한 에칭액에 반응한다. 예를 들면, 에칭액은 질산(HNO3)일 수 있다.
다음으로, 제2 회로패턴(604)을 형성한다. (S270) 제2 회로패턴(604)은 상 술한 두 가지 방법 중 후자를 예로 설명한다. 제2 회로패턴(604)을 형성하기 위해, 먼저 비아(312)가 관통되도록 제2 절연층(314)을 압착한다. (S272)
제2 절연층(314) 사이에 비아(312)가 형성된 기판층을 개재하고 비아(312)가 관통되도록 제2 절연층(314)을 가압하여 적층한다. 비아(312)는 제2 절연층(314) 상에 형성될 제2 회로패턴(604)과 전기적 연결을 제공해야 함으로 비아(312)가 관통되도록 제2 절연층(314)을 압착한다. 다음으로, 제2 절연층(314) 상에 제2 회로패턴(604)에 상응하는 도금레지스트를 형성한다. (S274)
도금레지스트는 감광재(602)로 예를 들면, 드라이 필름일 수 있다. 도금레지스트를 형성한 다음 노광, 현상공정을 거치고, 제2 절연층(314)을 도금한다. (S276) 도금은 예를 들면 세미-에디티브 방식으로 할 수 있다. 세미-에디티브 방식으로 제2 절연층(314)을 도금할 경우, 제2 절연층(314)은 예를 들면 ABF(Ajimoto build-up film)를 사용하여 미세회로패턴을 형성할 수 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 인쇄회로기판 제조방법을 나타낸 흐름도.
도 2는 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 순서도.
도 3은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 흐름도.
도 4은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 흐름도.
도 5는 본 발명의 다른 실시예에 따른 인쇄회로기판 제조방법을 나타낸 순서도.
도 6은 본 발명의 다른 실시예에 따른 인쇄회로기판 제조방법을 나타낸 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
300 : 도전성 캐리어 302 : 금속층
304 : 감광재 306 : 제1 회로패턴
308 : 페이스트 범프 310 : 제1 절연층
312 : 비아 314 : 제2 절연층
316 : 도전층 600 : 이형재

Claims (12)

  1. 일면에 금속층이 적층된 도전성 캐리어의 상기 금속층에 제1 회로패턴을 형성하는 단계;
    상기 제1 회로패턴이 제1 절연층을 향하도록 상기 도전성 캐리어와 상기 제1 절연층을 압착하는 단계;
    상기 도전성 캐리어를 선택적으로 제거하여 비아를 형성하는 단계; 및
    상기 금속층을 제거하는 단계를 포함하는 인쇄회로기판 제조방법.
  2. 제1항에 있어서,
    상기 비아를 형성하는 단계는
    상기 비아의 위치에 상응하는 에칭레지스트를 형성하는 단계; 및
    상기 도전성 캐리어에 상응하는 에칭액을 상기 도전성 캐리어에 도포하여 상기 도전성 캐리어를 에칭하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  3. 제2항에 있어서,
    상기 금속층을 제거하는 단계는
    상기 금속층에 상응하는 에칭액을 상기 금속층에 도포하여 상기 금속층을 에칭하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  4. 제3항에 있어서,
    상기 도전성 캐리어와 상기 금속층은 상이한 에칭액에 반응하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  5. 제1항에 있어서,
    상기 제1 회로패턴을 형성하는 단계는
    상기 금속층에 상기 제1 회로패턴에 상응하는 도금레지스트를 형성하는 단계; 및
    상기 금속층을 전극으로 전해 도금하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  6. 제5항에 있어서,
    상기 금속층은 니켈(Ni)을 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  7. 제1항에 있어서,
    상기 제1 회로패턴의 소정의 위치에 페이스트 범프를 형성하는 단계를 더 포함하고,
    상기 제1 절연층을 압착하는 단계는,
    상기 페이스트 범프가 돌출되도록 상기 제1 절연층을 압착하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  8. 제7항에 있어서,
    상기 도전성 캐리어는 한 쌍으로 이루어지며,
    상기 제1 절연층을 압착하는 단계는,
    상기 한 쌍의 도전성 캐리어 사이에 상기 제1 절연층을 개재하여 압착하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  9. 제8항에 있어서,
    상기 한 쌍의 도전성 캐리어는 접착제가 도포된 이형재의 양면에 각각 접착되며,
    상기 제1 회로패턴을 형성하는 단계는
    상기 한 쌍의 도전성 캐리어의 상기 금속층에 상기 제1 회로패턴에 상응하는 도금레지스트를 형성하는 단계;
    상기 금속층을 전극으로 하여 전해 도금하는 단계를 포함하고,
    상기 제1 회로패턴을 형성하는 단계 이후에
    상기 한 쌍의 도전성 캐리어를 분리하는 단계를 더 포함하는 인쇄회로기판 제조방법.
  10. 제1항에 있어서,
    상기 금속층을 제거하는 단계 이후에,
    상기 비아가 관통되도록 제2 절연층을 압착하는 단계; 및
    상기 제2 절연층 상에 제2 회로패턴을 형성하는 단계를 더 포함하는 인쇄회로기판 제조방법.
  11. 제10항에 있어서,
    상기 제2 절연층은 외면에 도전층을 더 포함하고,
    상기 압착하는 단계는
    상기 비아가 상기 제2 절연층을 관통하여 상기 도전층과 전기적으로 결합되도록 압착하는 단계를 포함하며,
    상기 제2 회로패턴을 형성하는 단계 이후에,
    상기 제2 회로패턴을 가압하여 상기 제2 절연층에 압입하는 단계를 더 포함하는 인쇄회로기판 제조방법.
  12. 제10항에 있어서,
    상기 제2 회로패턴을 형성하는 단계는
    상기 제2 절연체 상에 상기 제2 회로패턴에 상응하는 도금 레지스트를 형성하는 단계;
    상기 제2 절연체를 도금하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법.
KR1020070069280A 2007-07-10 2007-07-10 인쇄회로기판 제조방법 Expired - Fee Related KR100872131B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070069280A KR100872131B1 (ko) 2007-07-10 2007-07-10 인쇄회로기판 제조방법
US12/068,124 US7836590B2 (en) 2007-07-10 2008-02-01 Manufacturing method for printed circuit board
JP2008067433A JP4825832B2 (ja) 2007-07-10 2008-03-17 印刷回路基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070069280A KR100872131B1 (ko) 2007-07-10 2007-07-10 인쇄회로기판 제조방법

Publications (1)

Publication Number Publication Date
KR100872131B1 true KR100872131B1 (ko) 2008-12-08

Family

ID=40251923

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070069280A Expired - Fee Related KR100872131B1 (ko) 2007-07-10 2007-07-10 인쇄회로기판 제조방법

Country Status (3)

Country Link
US (1) US7836590B2 (ko)
JP (1) JP4825832B2 (ko)
KR (1) KR100872131B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101021344B1 (ko) 2009-10-19 2011-03-14 (주)인터플렉스 연성인쇄회로기판의 제조방법
KR101088062B1 (ko) * 2009-12-23 2011-11-30 엘지이노텍 주식회사 범프를 구비한 스택형 인쇄회로기판 및 제조방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100841987B1 (ko) * 2007-07-10 2008-06-27 삼성전기주식회사 다층 인쇄회로기판 제조방법
TWI347807B (en) * 2008-05-13 2011-08-21 Unimicron Technology Corp Electrically interconnect structure and process thereof and circuit board structure
KR100990576B1 (ko) * 2008-05-26 2010-10-29 삼성전기주식회사 미세 최외층 회로패턴을 갖는 인쇄회로기판 및 그 제조방법
KR101047139B1 (ko) * 2009-11-11 2011-07-07 삼성전기주식회사 단층 보드온칩 패키지 기판 및 그 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030071391A (ko) 2002-02-28 2003-09-03 삼성전기주식회사 범프의 형성방법 및 이로부터 형성된 범프를 이용한인쇄회로기판의 제조방법
KR20060043282A (ko) 2004-07-21 2006-05-15 삼성전기주식회사 고밀도 기판의 제조방법
KR20060133544A (ko) 2004-01-29 2006-12-26 아토테크더치랜드게엠베하 회로 캐리어 제조 방법 및 이 방법의 사용

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE86797T1 (de) * 1988-12-16 1993-03-15 Siemens Ag Verfahren zur selbstjustierten herstellung von kontakten zwischen in uebereinander angeordneten verdrahtungsebenen einer integrierten schaltung enthaltenen leiterbahnen.
US5121299A (en) * 1989-12-29 1992-06-09 International Business Machines Corporation Multi-level circuit structure utilizing conductive cores having conductive protrusions and cavities therein
US5209817A (en) * 1991-08-22 1993-05-11 International Business Machines Corporation Selective plating method for forming integral via and wiring layers
JP2658661B2 (ja) * 1991-09-18 1997-09-30 日本電気株式会社 多層印刷配線板の製造方法
US5480048A (en) * 1992-09-04 1996-01-02 Hitachi, Ltd. Multilayer wiring board fabricating method
JPH08139450A (ja) * 1994-11-07 1996-05-31 Toshiba Corp 印刷配線板の製造方法
JPH08264939A (ja) * 1995-03-28 1996-10-11 Toshiba Corp 印刷配線板の製造方法
US6168725B1 (en) * 1997-12-22 2001-01-02 Visteon Global Technologies, Inc. Etching of Al-Cu layers to form electronic circuits using base solutions including nitrites, borates or bromates
JP3554171B2 (ja) * 1998-01-23 2004-08-18 京セラ株式会社 回路基板の製造方法
US6815709B2 (en) * 2001-05-23 2004-11-09 International Business Machines Corporation Structure having flush circuitry features and method of making
JP2004140085A (ja) 2002-10-16 2004-05-13 Shinko Electric Ind Co Ltd 回路基板及びその製造方法
JP4283609B2 (ja) 2003-07-15 2009-06-24 テセラ・インターコネクト・マテリアルズ，インコーポレイテッド 配線回路基板の製造方法、配線回路基板および多層配線基板の製造方法
JP4398683B2 (ja) * 2003-08-11 2010-01-13 テセラ・インターコネクト・マテリアルズ，インコーポレイテッド 多層配線基板の製造方法
JP4597631B2 (ja) * 2004-10-13 2010-12-15 大日本印刷株式会社 部品内蔵配線板、部品内蔵配線板の製造方法
JP2007150171A (ja) * 2005-11-30 2007-06-14 Kyocer Slc Technologies Corp 配線基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030071391A (ko) 2002-02-28 2003-09-03 삼성전기주식회사 범프의 형성방법 및 이로부터 형성된 범프를 이용한인쇄회로기판의 제조방법
KR20060133544A (ko) 2004-01-29 2006-12-26 아토테크더치랜드게엠베하 회로 캐리어 제조 방법 및 이 방법의 사용
KR20060043282A (ko) 2004-07-21 2006-05-15 삼성전기주식회사 고밀도 기판의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101021344B1 (ko) 2009-10-19 2011-03-14 (주)인터플렉스 연성인쇄회로기판의 제조방법
KR101088062B1 (ko) * 2009-12-23 2011-11-30 엘지이노텍 주식회사 범프를 구비한 스택형 인쇄회로기판 및 제조방법

Also Published As

Publication number Publication date
JP2009021545A (ja) 2009-01-29
US20090013525A1 (en) 2009-01-15
JP4825832B2 (ja) 2011-11-30
US7836590B2 (en) 2010-11-23

Similar Documents

Publication Publication Date Title
KR100836653B1 (ko) 회로기판 및 그 제조방법
KR100867148B1 (ko) 인쇄회로기판 및 그 제조방법
KR100872131B1 (ko) 인쇄회로기판 제조방법
KR101019154B1 (ko) 인쇄회로기판 제조방법
KR100857165B1 (ko) 회로기판 제조방법
KR20080088111A (ko) 인쇄회로기판 제조방법
US8161634B2 (en) Method of fabricating a printed circuit board
KR20100002664A (ko) 금속적층판 및 그 제조방법
CN102577642B (zh) 印刷电路板及其制造方法
JP2005039233A (ja) ビアホールを有する基板およびその製造方法
KR101013992B1 (ko) 인쇄회로기판 제조방법
JP2015041729A (ja) プリント配線板
CN105191512B (zh) 印刷电路板及其制造方法
US20100193232A1 (en) Printed circuit board and method of manufacturing the same
KR101924458B1 (ko) 전자 칩이 내장된 회로기판의 제조 방법
TWI527164B (zh) 封裝基板之製造方法
US20150173185A1 (en) Circuit board and circuit board manufacturing method
JP3304061B2 (ja) プリント配線板の製造方法
KR101154352B1 (ko) 임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판용 부재를 이용한 임베디드 인쇄회로기판 제조 방법
JP4637893B2 (ja) プリント基板のペーストバンプ形成方法
JP4736251B2 (ja) フィルムキャリア及びその製造方法
US20040172814A1 (en) Method for manufacturing printed circuit boards
WO2011135670A1 (ja) 部品内蔵基板の製造方法及びこれを用いた部品内蔵基板
KR102480712B1 (ko) 인쇄회로기판
CN115379640A (zh) 电路板及其制作方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20070710

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20080718

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20081127

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20081128

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20081201

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20111010

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20121002

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20130916

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20130916

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20141001

Start annual number: 7

End annual number: 7

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20160803

FPAY Annual fee payment

Payment date: 20160803

Year of fee payment: 8

PR0401 Registration of restoration

Patent event code: PR04011E01D

Patent event date: 20160803

Comment text: Registration of Restoration

PR1001 Payment of annual fee

Payment date: 20160803

Start annual number: 8

End annual number: 8

R401 Registration of restoration
FPAY Annual fee payment

Payment date: 20161004

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20161004

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20171011

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20171011

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20181002

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20181002

Start annual number: 11

End annual number: 11

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20200909

Termination category: Default of registration fee

Termination date: 20160803