KR100858822B1 - 박막 트랜지스터, 이를 포함한 유기 발광 표시장치 및 유기발광 표시장치의 제조방법 - Google Patents
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Abstract
본 발명은 마스크를 이용한 패터닝 공정을 단순화하기 위하여, 기판; 상기 기판 상에 배치된 게이트 전극; 상기 게이트 전극을 덮도록 상기 기판 상에 배치된 게이트 절연막; 상기 게이트 전극에 대응하는 위치에 배치된 채널영역과, 상기 채널 영역 외부에 배치되고 불순물이 도핑된 도핑영역과, 상기 도핑영역 외부에 배치된 비도핑영역을 포함하고, 상기 게이트 절연막 상에 배치되는 반도체층; 상기 도핑영역이 노출되도록 상기 비도핑영역 상에 구비된 소스 및 드레인 전극; 상기 게이트 절연막, 소스 및 드레인 전극 및 채널 영역 상에 배치되고, 상기 도핑영역 및 상기 소스 및 드레인 전극의 일부가 노출되도록 개구부를 구비한 평탄화막; 상기 도핑영역 및 상기 소스 및 드레인 전극 가운데 하나의 전극과 접속하도록 상기 개구부에 배치되는 도전층; 및 상기 도핑영역 및 상기 소스 및 드레인 전극 가운데 상기 도전층이 접속되지 않은 나머지 하나의 전극과 접속하도록 상기 개구부 및 평탄화막 상에 배치되는 화소전극;을 포함하는 박막 트랜지스터를 제공한다.
Description
도 1은 종래의 탑게이트 타입의 박막 트랜지스터를 구비한 유기 발광 표시장치를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 일 실시예예 관한 박막 트랜지스터를 개략적으로 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 관한 유기 발광 표시장치를 개략적으로 도시한 단면도이다.
도 4 내지 도 12는 도 2의 박막 트랜지스터를 포함한 도 3의 유기 발광 표시장치에 관한 제조방법을 개략적으로 도시한 단면도이다.
< 도면의 주요부분에 대한 간략한 설명 >
110: 기판 111: 버퍼층
112: 게이트 절연막 113: 평탄화막
114: 개구부 120: 게이트 전극
130: 반도체층 131: 채널영역
132: 도핑영역 133: 비도핑영역
141: 소스 전극 142: 드레인 전극
151: 도전층 152: 화소전극
160: 화소정의막 170: 스페이서
180: 유기 발광층 190: 대향전극
본 발명은 박막 트랜지스터, 이를 포함한 유기 발광 표시장치 및 유기 발광 표시장치의 제조방법에 관한 것으로, 더 상세하게는 제조공정이 단순화되고 콘택 저항이 낮은 바텀 게이트 타입의 박막 트랜지스터, 이를 포함한 유기 발광 표시장치 및 유기 발광 표시장치의 제조방법에 관한 것이다.
박막 트랜지스터는 액정 표시장치나 유기 발광 표시장치 등 평판 표시장치의 스위칭 소자 또는 구동 소자로 사용되고 있다. 박막 트랜지스터는 게이트 전극의 위치에 따라 탑 게이트(top gate) 타입과 바텀 게이트(bottom gate) 타입으로 분류되고, 이들 가운데 탑 게이트 타입의 박막 트랜지스터는 유기 발광 표시장치를 비롯한 평판 디스플레이 장치에 널리 사용되고 있다.
한편, 유기 발광 표시장치는 화소 전극과 대향 전극 사이에 유기 발광층을 갖는 자발광형 표시장치로서, 시야각이 넓고 콘트라스트가 우수할 뿐만 아니라 응답속도가 빨라, 차세대 표시소자로 주목받고 있다.
도 1은 종래의 탑 게이트 타입의 박막 트랜지스터를 구비한 유기 발광 표시장치의 구조를 개략적으로 도시한 단면도이다. 상기 도면을 참조하면, 종래의 유기 발광 표시장치는 기판(10) 상에 버퍼층(11), 반도체층(21), 게이트 절연막(12), 게이트 전극(22), 층간 절연막(13), 소스 및 드레인 전극(23, 24), 평탄화막(14), 화소정의막(15), 화소 전극(27), 유기발광층(28)및 대향 전극(29)을 구비한다.
상기 유기발광 표시장치는 먼저 기판(10) 상에 버퍼층(11)과 비정질 실리콘층(21)을 순차로 증착하고, 비정질 실리콘층(21)을 다결정 실리콘으로 결정화시킨 후, 제1마스크를 이용하여 다결정 실리콘층(21)을 소정의 패턴으로 패터닝한다.
다음으로, 버퍼층(11) 및 상기 패터닝된 반도체층(21) 상에 게이트 절연막(12)과 게이트 전극(22)으로 사용될 도전물질을 증착한 후, 제2마스크를 이용하여 게이트 전극(22)을 소정 패턴으로 패터닝한다. 이때, 게이트 전극(22)을 먼저 형성한 후 게이트 전극(22)을 얼라인 마스크로 활용하여 상술한 반도체층(21)에 이온을 도핑할 경우에는 이온 도핑을 위한 별도의 마스크 공정이 필요하지 않지만, 게이트 전극(22)을 형성하기 전에 반도체층(21)에 이온을 도핑 할 경우에는 이온 도핑을 위한 별도의 마스크가 더 필요할 수 있다.
게이트 전극(22)을 패터닝 한 후, 게이트 전극(22) 상에 층간 절연막(13)을 증착하고, 그 후 제3마스크를 이용하여 소스/드레인 전극(23, 24)과 반도체층(21)을 전기적으로 접속시키기 위한 콘택홀(25)을 패터닝한다.
콘택홀(25)을 형성한 후, 층간 절연막(13) 상에 소스/드레인 전극 물질을 증착하고 제4마스크를 이용하여 소스/드레인 전극(23, 24)을 소정 패턴으로 패터닝한다.
소스/드레인 전극(23, 24)을 형성한 후, 소스/드레인 전극(23, 24) 및 층간 절연막(13) 상에 평탄화막(14)을 증착하고, 소스/드레인 전극(23, 24) 중 어느 하나의 전극과 화소 전극(27)을 전기적으로 접속시키기 위한 비어홀(26)을 제5마스크를 이용하여 패터닝한다.
비어홀(26)을 형성한 후, 평탄화막(14) 상에 도전물질을 증착하고, 제6마스크를 이용하여 상기 도전물질을 소정 패턴의 화소 전극(27)으로 패터닝한다.
화소 전극(27)을 형성한 후, 평탄화막(14)과 화소 전극(27) 상에 화소정의막(15)을 증착하고, 제7마스크를 이용하여 화소 전극(27)의 일부가 개구되도록 패터닝한다. 화소 정의막(15) 상에 스페이서(미도시)를 더 구비할 경우에는 스페이서(미도시)를 증착하고 또 다른 마스크(제8마스크)를 이용하여 스페이서(미도시)를 패터닝한다.
개구된 화소 전극(27) 상에 유기 발광층(28)을 섀도우 마스크나 오픈 마스크를 이용하여 증착하고, 그 다음 유기 발광층(28) 상에 대향 전극(29)을 오픈 마스크를 이용하여 증착한다.
상술한 종래 탑 게이트 타입의 박막 트랜지스터를 포함하는 유기 발광 표시장치는 소정의 패턴을 형성하기 위하여 마스크를 사용하는 공정이 많은데, 이러한 공정은 포토레지스터를 도포, 노광, 현상하는 일련의 과정을 거치기 때문에 제조 공정이 복잡하고 이로 인하여 제조 원가가 상승하는 문제가 있었다.
본 발명은 상기와 같은 문제 및 그 밖의 문제를 해결하기 위하여, 마스크를 이용한 패터닝 공정 수를 줄일 수 있는 박막 트랜지스터, 이를 포함한 유기 발광 표시장치 및 이의 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 기판; 상기 기판 상에 배치된 게이트 전극; 상기 게이트 전극을 덮도록 상기 기판 상에 배치된 게이트 절연막; 상기 게이트 전극에 대응하는 위치에 배치된 채널영역과, 상기 채널 영역 외부에 배치되고 불순물이 도핑된 도핑영역과, 상기 도핑영역 외부에 배치된 비도핑영역을 포함하고, 상기 게이트 절연막 상에 배치되는 반도체층; 상기 도핑영역이 노출되도록 상기 비도핑영역 상에 구비된 소스 및 드레인 전극; 상기 게이트 절연막, 소스 및 드레인 전극 및 채널 영역 상에 배치되고, 상기 도핑영역 및 상기 소스 및 드레인 전극의 일부가 노출되도록 개구부를 구비한 평탄화막; 상기 도핑영역 및 상기 소스 및 드레인 전극 가운데 하나의 전극과 접속하도록 상기 개구부에 배치되는 도전층; 및 상기 도핑영역 및 상기 소스 및 드레인 전극 가운데 상기 도전층이 접속되지 않은 나머지 하나의 전극과 접속하도록 상기 개구부 및 평탄화막 상에 배치되는 화소전극;을 포함하는 박막 트랜지스터를 제공한다.
또한 본 발명에 있어서, 상기 도핑영역은 상기 채널 영역과 상기 소스 전극이 배치된 비도핑영역 사이에 배치된 제1도핑영역 및 상기 채널영역과 상기 드레인 전극이 배치된 비도핑영역 사이에 배치된 제2도핑영역을 포함하고, 상기 도전층은 제1도핑영역 및 소스 전극에 접촉될 수 있다.
또한, 상기 도핑영역은 상기 채널 영역과 상기 소스 전극이 배치된 비도핑영역 사이에 배치된 제1도핑영역 및 상기 채널영역과 상기 드레인 전극이 배치된 비도핑영역 사이에 배치된 제2도핑영역을 포함하고, 상기 도전층은 제2도핑영역 및 드레인 전극에 접촉될 수 있다.
상기 도전층 및 상기 화소 전극은 동일물질로 형성될 수 있다.
상기 도전층 및 상기 화소 전극은 동시에 형성될 수 있다.
상기 반도체층의 비도핑영역의 단부와 상기 소스 및 드레인 전극의 단부의 패턴은 동일할 수 있다.
상기 반도체층은 다결정 실리콘을 포함할 수 있다.
또한 상기와 같은 목적을 달성하기 위하여, 본 발명은 기판; 상기 기판 상의 게이트 전극; 상기 게이트 전극을 덮도록 상기 기판 상에 배치된 게이트 절연막; 상기 게이트 전극에 대응하는 위치에 배치된 채널영역과, 상기 채널 영역 외부에 배치되고 불순물이 도핑된 도핑영역과, 상기 도핑영역 외부에 배치된 비도핑영역을 포함하고, 상기 게이트 절연막 상에 배치되는 반도체층; 상기 도핑영역이 노출되도록 상기 비도핑영역 상에 구비된는 소스 및 드레인 전극; 상기 게이트 절연막, 소스 및 드레인 전극 및 채널 영역 상에 배치되고, 상기 도핑영역 및 상기 소스 및 드레인 전극의 일부가 노출되도록 개구부를 구비한 평탄화막; 상기 도핑영역 및 상기 소스 및 드레인 전극 가운데 하나의 전극과 접속하도록 상기 개구부에 배치되는 도전층; 상기 도핑영역 및 상기 소스 및 드레인 전극 가운데 상기 도전층이 접속되지 않은 나머지 하나의 전극과 접속하도록 상기 개구부 및 평탄화막 상에 배치되는 화소전극; 상기 평탄화막 및 화소전극을 덮고, 상기 화소전극의 일부를 노출시키는 화소정의막; 상기 노출된 화소 전극 상에 구비된 유기 발광층; 및 상기 유기 발광층을 덮는 대향전극;을 포함하는 유기 발광 표시 장치를 제공한다.
상기 도전층 및 상기 화소 전극은 동일물질로 형성될 수 있다.
상기 도전층 및 상기 화소 전극은 하나 이상의 층을 공통으로 구비할 수 있다.
상기 도전층 및 상기 화소 전극은 상기 소스 및 드레인 전극과 동일 물질로 형성될 수 있다.
상기 화소정의막 상에 스페이서를 더 포함할 수 있다.
상기 화소정의막과 상기 스페이서는 동일물질로 형성될 수 있다.
상기 화소정의막과 상기 스페이서는 동시에 패터닝될 수 있다.
상기 기판 상에 버퍼층을 더 포함할 수 있다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은 기판 상에 게이트 전극 물질을 증착하고 패터닝하는 단계; 상기 기판 및 게이트 전극 상에 게이트 절연막을 증착하는 단계; 상기 게이트 절연막 상에 상기 게이트 전극을 덮도록 비정질 실리콘층을 증착하는 단계; 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계; 상기 다결정 실리콘층 상에 소스 및 드레인 전극 물질을 증착하는 단계; 하프톤(half-tone) 마스크를 이용하여 상기 게이트 전극에 대응하는 위치의 다결정 실리콘층을 포함한 다결정 실리콘층의 일부가 노출되도록 상기 다결정 실리콘층 및 상기 소스 및 드레인 전극을 동시에 패터닝하는 단계: 상기 게이트절연막, 소스 및 드레인 전극 및 상기 노출된 다결정 실리콘층 상에 평탄화막을 형성하는 단계; 상기 게이트 전극에 대응하는 위치의 다결정 실리콘층의 외부에 위치한 다결정 실리콘층 및 상기 소스 및 드레인 전극의 일부가 노출되도록 상기 평탄화막에 개구부를 형성하는 단계; 상기 개구부에 의해 노출된 다결정 실리콘층에 불순물을 도핑하는 단계; 상기 평탄화막, 상기 소스 및 드레인 전극 및 상기 불순물이 도핑된 영역 상에 도전물질을 증착하는 단계; 상기 도전물질의 일부는 상기 불순물이 도핑된 영역과 소스 및 드레인 전극 가운데 하나의 전극과 접촉하도록 상기 개구부에 패터닝하여 도전층을 형성하고, 상기 도전물질의 다른 일부는 상기 불순물이 도핑된 영역과 소스 및 드레인 전극 가운데 다른 하나의 전극과 접촉하도록 상기 개구부 및 상기 평탄화막 상에 패터닝하여 화소전극을 형성하는 단계; 상기 화소전극 상에 화소정의막을 형성하는 단계; 상기 화소전극의 일부가 노출되도록 화소정의막을 패터닝하는 단계; 및 상기 화소정의막 상에 유기 발광층 및 대향전극을 형성하는 단계;를 포함하는 유기 발광 표시장치 제조방법을 제공한다.
상기 화소정의막 상에 스페이서를 형성하는 단계를 더 포함할 수 있다.
상기 화소정의막과 스페이서는 하프톤(half-tone) 마스크를 이용하여 동시에 패터닝될 수 있다.
상기 기판 상에 버퍼층을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예들을 참조하여 본 발명을 보다 상세히 설명한다.
도 2는 본 발명의 일 실시예예 관한 바텀 게이트 타입의 박막 트랜지스터를 개략적으로 도시한 단면도이고, 도 4 내지 도 11은 본 실시예의 박막 트랜지스터를 포함하는 유기 발광 표시장치의 제조방법을 개략적으로 도시한 단면도들로서, 이 가운데 박막 트랜지스터의 제조방법을 참조하기로 한다.
도 2를 참조하면, 본 실시예에 따른 박막 트랜지스터은 기판(110) 상에 버퍼층(111), 게이트 전극(120), 게이트 절연막(111), 반도체층(130), 소스 및 드레인 전극(141, 142), 평탄화막(113), 도전층(151) 및 화소 전극(152)을 구비한다.
기판(110)은 SiO2를 주성분으로 하는 글라스재 기판일 수 있다. 그러나 이에 한정되지 않으며, 플라스틱재 기판 등 다양한 재질로 이루어질 수 있다.
기판(110)의 상면에는 기판(110)의 평활성과 불순 원소의 침투를 차단하기 위하여 버퍼층(111)이 구비될 수 있다. 상기 버퍼층은 SiO2 및/또는 SiNx 등을 이용하여 PECVD법, APCVD법, LPCVD법, ERC법 등 다양한 방법에 의해 증착될 수 있다.
도 4를 참조하면, 버퍼층(111) 상에 MoW, Al/Cu 등의 저저항의 금속을 포함하는 금속층(120)이 증착되고, 이 금속층(120)은 소정 패턴을 가진 마스크(M1)에 의해 도 5와 같은 소정 패턴을 가진 게이트 전극(120)이 형성된다. 게이트 전극(120)은 박막 트랜지스터의 온/오프 신호를 인가하는 게이트 라인(미도시)과 연결되어 있다. 이때, 마스크를 이용한 패터닝 과정을 보다 상세히 설명하면 다음과 같다.
먼저, 버퍼층(111) 상에 금속층(120)을 증착하고, 금속층(120)의 전면에 걸 쳐 포토레지스터(photoresistor)를 도포한다. 이 포토레지스터를 통상의 사진식각(photolithography) 공정을 이용하여 소정의 패턴으로 패텅닝한다. 즉, 소정의 패턴이 형성된 마스크(M1)를 이용하여 도포된 포토레지스터를 노광, 현상하여 베이킹한 후, 이를 소정 패턴에 따라 일광 에칭하는 것이다. 이때, 에칭은 습식 에칭 및 건식 에칭 모두 적용 가능하며, 건식 에칭을 적용할 경우에는 플라즈마 식각, 반응 이온 식각(Reactive Ion Etching: RIE), 반응 스퍼터 식각(Recative Sputter Etching), 반응이온빔 밀링 등의 방법이 적용될 수 있다. 마스크를 이용하는 패터닝 공정은 상술한 과정이 반복되므로, 이하에서는 동일한 공정에 대하여는 자세한 설명은 생략될 것이다.
도 6을 참조하면, 게이트 전극(120)과 버퍼층(111) 상에는 게이트 절연막(112)이 증착된다. 이 게이트 절연막(112)은 SiNx 또는 SiOx 등의 무기 절연막을 PECVD법, APCVD법, LPCVD법, ERC법 등의 방법으로 증착할 수 있다.
게이트 절연막(112) 상에 소정 패턴의 반도체층(130)이 구비된다. 먼저, 비정질 실리콘층(130)이 증착된 후 결정화 과정을 거친다. 비정질 실리콘층(130)은 RTA(Lapid Thermal Ammealing)공정, SPC법(Solid Phase Crystallzation), ELA법(Excimer Laser Annealing), MIC(Metal Induced Crystallization), MILC법(Metal Induced Lateral Crystallization), SLS법(Sequential Lateral Solidification) 등 다양한 방법에 의해 다결정 실리콘으로 결정화될 수 있다.
도 7을 참조하면, 비정질 실리콘층을 다결정 실리콘으로 결정화한 후, 반도체층(130)을 바로 패터닝 하지 않고 반도체층(130) 상에 소스 및 드레인 전극으로 형성될 도전물질(140)을 증착한다. 이러한 도전물질(140)로는 알루미늄 또는 구리 등으로 된 단일 금속층 또는 알루미늅 층상에 몰리브덴(Mo), 우라늅(W), 크롬(Cr), 백금(Pt) 등의 금속을 적층한 이중 금속층 등을 선택할 수 있으며, 이 외에도 다양한 재료의 선택이 가능하다.
게이트 절연막(112) 상에 순차로 적층된 반도체층(130)과 소스 및 드레인 전극용 도전물질(140)은 소정 패턴을 가진 하나의 마스크(M2)로 소정 패턴의 반도체층(130)과 소스 및 드레인 전극(141, 142)으로 일괄적으로 패터닝된다(도 8참조). 이때, 반도체층(130)의 일부 영역(A)은 소스 및 드레인 전극(141, 142) 사이에서 노출되어야 하기 때문에, 광투과부와 광차단부 뿐만 아니라 반투과부를 구비한 하프톤(half-tone) 마스크(M2)가 사용된다. 즉, 반도체층(130)의 일부 영역(A)은 하프톤(half-tone) 마스크(M2)의 반투과부에 노광되어 소스 및 드레인 전극(141, 142) 사이에서 패턴이 노출된다. 이 외부로 노출된 반도체층(130)의 일부 영역(A) 가운데 게이트 전극(120)에 대응하는 위치에 있는 부분은 후술할 채널영역(131)이 된다.
한편, 본 실시예에서 반도체층(130)의 단부와 소스 및 드레인 전극(142, 143)의 단부는 동일한 패턴으로 패터닝된다. 그러나, 본 발명은 여기에 한정되지 않으며, 하프톤(half-tone) 마스크(M2)의 패턴을 다르게 할 경우 다른 변형이 가능함은 물론이다.
도 9를 참조하면, 상술한 과정에 의해 형성된 소스 및 드레인 전극(141, 142)과, 소스 및 드레인 전극(141, 142) 사이의 반도체층(130)의 노출영역(A)과, 게이트 절연막(112) 상에 평탄화막(113)이 증착된다. 평탄화막(113)은 무기 절연막 및/또는 유기 절연막이 사용될 수 있다. 무기 절연막으로는 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 등이 포함될 수 있고, 유기 절연막으로는 일반 범용고분자(PMMA, PS), 페놀(phenol)그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 포함될 수 있다. 또한, 무기 절연막과 유기 절연막의 복합 적층체로도 형성될 수 있다.
평탄화막(113) 증착 후, 소정 패턴의 마스크(M3)를 이용하여 반도체층(130)의 노출영역(A)의 일부와 소스 및 드레인 전극(141, 142)의 일부가 노출되도록 패터닝된다.
도 10을 참조하면, 반도체층(130)의 노출영역(A) 중 게이트 전극(120)에 대응하는 위치의 평탄화막(113)은 패터닝 후에 그대로 남아있게 되고, 이 부분은 반도체층(130)의 채널 영역(131)이 된다. 또한, 게이트 절연막(112)과 소스 및 드레인 전극(141, 142)의 가장자리부분은 평탄화막(113)이 식각되지 않고 남아있다. 이때, 남아있는 평탄화막(113)은 반도체층(130)에 불순물을 도핑하는데 이용된다. 즉, 반도체층(130)에 분순물을 도핑하기 위하여 별도의 마스크를 사용할 필요가 없는 것이다.
상술한 평탄화막(113)을 이용하여 반도체층(130)에 불순물이 도핑되는 과정은 다음과 같다.
박막 트랜지스터의 사용 목적에 따라 이온 주입법과 같은 방법으로 N형 또는 P형의 불순물이 도핑된다. N형 박막 트랜지스터의 경우 PH3 가스를 이온화시켜 도핑하며, P형 박막 트랜지스터의 경우에는 B2H6 가스를 이온화시켜 도핑 할 수 있다. 본 실시예의 경우, 식각되지 않고 패턴이 남아있는 평탄화막(113)이 일종의 얼라인 마스크 역할을 하기 때문에, 도핑되는 이온들은 평탄화막(113)이 식각되어 생긴 개구부(114)로만 유입되게 된다. 이 개구부(114)로 유입된 이온들의 일부는 소스 및 드레인 전극(141, 142)에 차단되고, 일부는 다결정 실리콘으로 이루어진 반도체층(130)에 도핑된다. 이때, 이온이 도핑되는 영역은 소스 및 드레인 전극(141, 142)과 게이트 전극(120)에 대응하는 위치에 있는 평탄화막(113)의 사이에 있는 개구부(114)에서, 반도체층(130)이 외부로 노출되어 있는 영역이다. 이 영역이 불순물이 도핑된 도핑영역(132)이 되고, 그 외부의 영역이 비도핑영역(133)이 된다.
결과적으로, 반도체층(130)은 상술한 하프톤 마스크(M2)로 소스 및 드레인 전극(141, 142)과 동시에 패터닝되는 과정에서, 반도체층(130)의 외부로 노출된 영역(A) 가운데 게이트 전극(120)에 대응하는 부분은 채널영역(131)이, 외부로 노출된 영역(A) 가운데 소스 및 드레인 전극(141, 142)과 접촉하는 부분은 비도핑영역(133)이, 채널영역(131)과 비도핑영역(133) 사이는 도핑영역(132)이 형성된다. 특히, 소스 전극(141)과 접촉된 비도핑영역(133a)과 채널 영역(131) 사이에 형성된 도핑영역(132)은 제1도핑영역(132a)이, 드레인 전극(142)과 접촉된 비도핑영역(133b)과 채널 영역(131) 사이의 도핑영역(132)은 제2도핑영역(132b)이 되는데, 본 발명은 그 반대의 경우에도 동일하게 적용될 수 있음은 물론이다.
상술한 구조 및 방법에 의하면, 반도체층(130)과 소스 및 드레인 전극(141, 142)층은 동시에 패터닝되고, 반도체층(130)에 이온을 도핑하기 위하여 별도의 마스크가 사용될 필요가 없으며, 도핑영역(132)과 소스 및 드레인 전극(141, 142)을 전기적으로 접촉시키기 위하여 콘택홀을 별도로 만들지 않기 때문에 마스크를 이용한 패터닝 공정이 획기적으로 줄어드는 장점이 있다. 그러나, 불순물이 도핑된 도핑영역(132)과 소스 및 드레인 전극(141, 142)이 충분한 면적으로 접촉되어 있지 않기 때문에, 도핑영역(132)과 소스 및 드레인 전극(141, 142) 간의 콘택 저항이 높아져서 박막 트랜지스터 소자의 동작특성이 열화 될 수 있는 문제가 있다. 상기 문제점에 대하여 도 11을 참조하여 설명한다.
도 11을 참조하면, 전술한 도 10의 구조물 상에 도전물질(150)이 전면에 증착된다. 도전물질(150)이 증착된 후, 소정 패턴의 마스크(M4)를 이용하여 제1도핑영역(132a)과 일부 소스 전극(141) 상에 도전물질(150)의 패턴이 남겨지고, 제2도핑영역(132b)과 일부 드레인 전극(142) 및 일부 평탄화막(113) 상에 도전물질(150)의 패턴이 남도록 패터닝된다. 전자의 도전물질(150)의 패턴은 도전층(151)이 되고, 후자의 도전물질(150)의 패턴은 화소 전극(152)이 된다.
상기 마스크(M4)에 의한 패터닝의 결과로 도 2와 같은 박막 트랜지스터의 구조물이 형성된다. 이때, 남아있는 패턴들의 결과적인 형상은 상기 도면에 도시된 모습 그대로 한정되는 것은 아니며, 마스크 제작 공차나 도전물질(150)의 두께 등 제조조건의 변화에 따라 약간의 변형은 불가피하다. 다만, 이때에도 도전층(151)은 제1도핑영역(132a) 및 소스 전극(141)과, 화소 전극(152)은 제2도핑영역(132b)과 드레인 전극(142)에 각각 전기적으로 접촉되어야 하며, 도전층(151)과 화소 전극(152)은 서로 전기적으로 접촉되지 않도록 패터닝 되어야 한다.
상술한 바에 의하면, 본 실시예에 의한 박막 트랜지스터은 마스크를 이용한 패터닝 공정의 회수를 상당히 줄일 수 있다. 또한, 화소 전극(152)을 패터닝하는 기존의 마스크 공정을 이용하여 도전층(151) 및 화소 전극(152)이 도핑영역(132)과 소스 및 드레인 전극(141, 412)에 접촉하게 함으로써, 도핑영역(132)과 소스 및 드레인 전극(141, 142)의 접촉 면적이 작아 콘택 저항이 증가하는 문제를 해결할 수 있다.
이하, 도 3 및 도 12를 참조하여 본 발명의 다른 실시예인 유기 발광 표시장치에 대해 상세히 설명한다. 다만, 본 유기 발광 표시장치는 전술한 바텀 게이트 타입의 박막 트랜지스터을 포함하고 있으므로, 전술한 실시예에서 이미 상세히 설명된 부분에 대하여는 상세한 설명을 생략하기로 한다. 또한 동일한 부호는 동일한 구성요소를 나타낸다.
도 3을 참조하면, 본 실시예에 따른 유기 발광 표시장치는 기판(110) 상에 버퍼층(111), 게이트 전극(120), 게이트 절연막(111), 반도체층(130), 소스 및 드레인 전극(141, 142), 평탄화막(113), 도전층(151), 화소 전극(152), 화소 정의막(160), 스페이서(170), 유기 발광층(180) 및 대향전극(190)을 구비한다.
기판(110) 상에 게이트 전극(120), 반도체층(130), 소스 및 드레인 전 극(141, 142) 및 평탄화막(113)이 형성되는 과정은 전술한 실시예를 참고한다. 다만, 기판(110)은 기판(110)의 반대쪽에서 화상이 구현되는 전면 발광형의 유기 발광 표시장치일 경우에는 반드시 투명한 재질로 한정될 필요는 없다.
또한, 평탄화막(113) 상에 도전층(151)과 화소 전극(152)의 패턴을 형성하는 과정도 전술한 바와 같다. 즉, 도전층(151)과 화소 전극(152)은 동시에 패터닝되고 동일물질로 형성된다. 다만, 전술한 박막 트랜지스터은 유기 발광 표시장치뿐만 아니라 액정표시장치 등 다양한 표시장치에 사용되는 반면, 본 실시예의 경우는 유기 발광 표시장치의 특수성을 고려하여 보다 다양한 실시예가 가능하다.
본 실시예에 따른 유기 발광 표시장치의 경우, 화소 전극(152)은 유기 발광 소자의 애노드 전극으로 사용되고 대향 전극(190)은 캐소드 전극으로 사용된다. 물론 전극의 극성이 반대로 적용될 수도 있다.
기판(110)의 방향으로 화상이 구현되는 배면 발광형(bottom emission type)일 경우, 화소 전극(152)은 투명 전극이 되고, 대향 전극(190)은 반사 전극이 될 수 있다. 이때, 화소 전극(152)은 일함수가 높은 ITO, IZO, ZnO, 또는 In2O3 등으로 형성되고, 대향 전극(190)은 일함수가 작은 금속 즉, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 등으로 형성될 수 있다.
한편, 대향전극(190)의 방향으로 화상을 구현하는 전면 발광형(top emission type)의 유기 발광 소자일 경우, 화소 전극(152)은 반사 전극이 될 수 있고, 대향 전극(190)은 투명 전극이 될 수 있다. 이때, 화소 전극(152)이 되는 반사 전극은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 일함수가 높은 ITO, IZO, ZnO, 또는 In2O3 등을 형성하여 이루어질 수 있다. 그리고, 대향 전극(190)이 되는 투명 전극은, 일함수가 작은 금속 즉, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물을 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 도전물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다.
뿐만 아니라, 화소 전극(152)과 평탄화막(113) 과의 계면 접촉력을 향상시키기 위하여 ITO, IZO, ZnO, 또는 In2O3 등으로 먼저 화소 전극(152)을 형성하고, 그 위에 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물을 증착한 후, 그 위에 일함수가 높은 ITO, IZO, ZnO, 또는 In2O3 등을 형성할 수 있다.
상술한 여러 예시들 가운데, 화소 전극(152)이 단일층으로 형성되는 경우, 화소 전극(152)과 동시에 패터닝 되는 도전층(151)은 화소 전극(152)과 동일한 물질로 형성된다. 또한, 도전층(151)과 화소 전극(152)을 이루는 물질이 소스 및 드레인 전극(141, 142)을 이루는 물질과 동일한 물질로 형성될 경우, 계면특성이 우수하기 때문에 각 전극들 간의 콘택 저항을 줄일 수 있다.
한편, 화소 전극(152)이 이중층 또는 삼중층으로 형성되는 경우, 화소 전극(152)과 동시에 패터닝 되는 도전층(151)도 화소 전극(152)과 마찬가지로 이중층 또는 삼중층으로 형성될 수 있다. 이때, 각 층들은 서로 동일한 물질로 형성된다. 또한, 이중층 및 삼중층 가운데 소스 및 드레인 전극(141, 142)과 접촉하는 층이 소스 및 드레인 전극(141, 142)과 동일한 물질로 형성될 경우, 소스 및 드레인 전 극(141, 142)과 도전층(151) 및 화소 전극(152) 과의 계면특성이 우수하여 이들 간의 콘택 저항을 줄일 수 있다.
도 12를 참조하면, 전술한 도 11에 의한 구조물 상에 화소 정의막(PDL: pixel defining layer, 160)이 되는 물질이 증착된다. 본 실시예의 경우 폴리이미드가 사용되었다. 화소 정의막(160)은 발광 영역을 정의하는 것 외에, 화소전극(152)의 가장자리와 대향 전극(190) 사이의 간격을 넓혀 화소 전극(152) 가장자리에 전계가 집중되는 현상을 방지함으로써 화소 전극(152)과 대향 전극(190) 사이의 단락을 방지하는 역할을 한다.
본 실시예의 경우, 화소 정의막(160)은 바로 패터닝되지 않고, 유기 발광층(180)을 외부의 충격으로부터 보호하는 스페이서(170)가 되는 물질을 화소 정의막(160) 상에 연속적으로 증착된 후, 마스크(M5)를 이용하여 화소 정의막(160)과 스페이서(170)가 동시에 패터닝된다. 이때, 사용되는 마스크는 화소정의막(160)과 스페이서(170)의 패턴이 일치할 경우에는 광투과부와 광차단부만을 구비한 일반 마스크가 이용될 수 있지만, 본 실시예와 같이 화소 정의막(160)과 스페이서(170)의 패턴이 일치하지 않을 경우에는 도 12에 도시된 바와 같이 반투과부를 더 구비한 하프톤 마스크가 이용될 수 있다.
화소 정의막(160)과 스페이서(170)가 마스크(M5)로 패터닝된 후, 그 구조물 상에 유기 발광층(180)이 형성된다.
유기 발광층(180)은 화소 전극(152)과 대향 전극(190)의 전기적 구동에 의해 발광한다. 유기 발광층(180)은 저분자 또는 고분자 유기물이 사용될 수 있다. 유기 발광층(180)이 저분자 유기물로 형성되는 경우, 유기 발광층(180)을 중심으로 화소 전극(152)의 방향으로 홀 수송층 및 홀 주입층 등이 적층되고, 대향 전극(190) 방향으로 전자 수송층 및 전자 주입층 등이 적층된다. 이외에도 필요에 따라 다양한 층들이 적층될 수 있다. 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯하여 다양하게 적용 가능하다.
한편, 고분자 유기물로 형성된 고분자 유기층의 경우에는 유기 발광층(180)을 중심으로 화소 전극(152)의 방향으로 홀 수송층(Hole Transport Layer: HTL)만이 포함될 수 있다. 상기 고분자 홀 수송층은 폴리에틸렌 디히드록시티오펜 (PEDOT: poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline) 등을 사용하여 잉크젯 프린팅이나 스핀 코팅의 방법에 의해 화소전극(152) 상부에 형성되며, 고분자 유기 발광층(180)은 PPV, 용해성 PPV's(Soluble PPV's), 시아노 PPV(Cyano-PPV), 폴리플루오렌(Polyfluorene) 등을 사용할 수 있으며, 잉크젯 프린팅이나 스핀 코팅 또는 레이저를 이용한 열전사 방식 등의 통상의 방법으로 컬러 패턴을 형성할 수 있다.
유기 발광층(180) 상에 공통전극으로 전술한 대향 전극(190)이 증착되고, 그 위에 외부의 수분이나 산소 등으로부터유기 발광층(180)을 보호하기 위한 밀봉 부재(미도시)등이 더 구비될 수 있다.
상술한 바에 의하면, 본 실시예에 의한 유기 발광 표시장치는 반도체층(130)과 소스 및 드레인 전극(141, 142)이 동시에 패터닝되고, 화소 정의막(160)과 스페이서(170)가 동시에 패터닝됨으로써 마스크를 이용한 패터닝 공정의 회수를 상당히 줄일 수 있다. 또한, 화소 전극(152)을 패터닝하는 기존의 마스크 공정을 이용하여 도전층(151) 및 화소 전극(152)이 도핑영역(132)과 소스 및 드레인 전극(141, 412)에 접촉하게 함으로써, 도핑영역(132)과 소스 및 드레인 전극(141, 142)의 접촉 면적이 작아서 콘택 저항이 증가하는 문제를 해결할 수 있다.
또한, 본 실시예의 경우에는 유기 발광 표시장치가 개시되어 있지만, 전술한 실시예의 박막 트랜지스터은 액정 표시장치를 포함한 다양한 표시장치에 적용될 수 있음은 이 분야의 통상의 지식을 가진자라면 잘 이해할 수 있을 것이다.
상술한 바와 같이 이루어진 본 발명은 다음과 같은 하나 또는 그 이상의 효과를 얻을 수 있다.
첫째, 반도체층과 소스 및 드레인 전극을 동시에 패터닝함으로써 마스크 공정의 횟수를 줄일 수 있다.
둘째, 화소 정의막과 스페이서를 동시에 패터닝함으써 마스크 공정의 횟수를 줄일 수 있다.
세째, 화소 전극을 패터닝하는 기존의 마스크 공정을 그대로 이용하여 도전층과 화소 전극을 도핑영역과 소스/드레인 전극에 접촉시킴으로써, 도핑영역과 소스 및 드레인 전극의 접촉 면적이 작아서 발생하는 콘택 저항을 줄일 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해 할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Claims (19)
- 기판;상기 기판 상에 배치된 게이트 전극;상기 게이트 전극을 덮도록 상기 기판 상에 배치된 게이트 절연막;상기 게이트 전극에 대응하는 위치에 배치된 채널영역과, 상기 채널 영역 외부에 배치되고 불순물이 도핑된 도핑영역과, 상기 도핑영역 외부에 배치된 비도핑영역을 포함하고, 상기 게이트 절연막 상에 배치되는 반도체층;상기 도핑영역이 노출되도록 상기 비도핑영역 상에 구비된 소스 및 드레인 전극;상기 게이트 절연막, 소스 및 드레인 전극 및 채널 영역 상에 배치되고, 상기 도핑영역 및 상기 소스 및 드레인 전극의 일부가 노출되도록 개구부를 구비한 평탄화막;상기 도핑영역 및 상기 소스 및 드레인 전극 가운데 하나의 전극과 접촉하도록 상기 개구부에 배치되는 도전층; 및상기 도핑영역 및 상기 소스 및 드레인 전극 가운데 상기 도전층이 접촉되지 않은 나머지 하나의 전극과 접촉하도록 상기 개구부 및 평탄화막 상에 배치되는 화소전극;을 포함하는 박막 트랜지스터.
- 제1항에 있어서,상기 도핑영역은 상기 채널 영역과 상기 소스 전극이 배치된 비도핑영역 사이에 배치된 제1도핑영역 및 상기 채널영역과 상기 드레인 전극이 배치된 비도핑영역 사이에 배치된 제2도핑영역을 포함하고, 상기 도전층은 제1도핑영역 및 소스 전극에 접촉되는 박막 트랜지스터.
- 제1항에 있어서,상기 도핑영역은 상기 채널 영역과 상기 소스 전극이 배치된 비도핑영역 사이에 배치된 제1도핑영역 및 상기 채널영역과 상기 드레인 전극이 배치된 비도핑영역 사이에 배치된 제2도핑영역을 포함하고, 상기 도전층은 제2도핑영역 및 드레인 전극에 접촉되는 박막 트랜지스터.
- 제1항에 있어서,상기 도전층 및 상기 화소 전극은 동일물질로 형성되는 박막 트랜지스터.
- 제1항에 있어서,상기 도전층 및 상기 화소 전극은 동시에 형성되는 박막 트랜지스터.
- 제1항에 있어서,상기 반도체층의 비도핑영역의 단부와 상기 소스 및 드레인 전극의 단부의 패턴이 동일한 박막 트랜지스터.
- 제1항에 있어서,상기 반도체층은 다결정 실리콘을 포함하는 박막 트랜지스터.
- 기판;상기 기판 상의 게이트 전극;상기 게이트 전극을 덮도록 상기 기판 상에 배치된 게이트 절연막;상기 게이트 전극에 대응하는 위치에 배치된 채널영역과, 상기 채널 영역 외부에 배치되고 불순물이 도핑된 도핑영역과, 상기 도핑영역 외부에 배치된 비도핑영역을 포함하고, 상기 게이트 절연막 상에 배치되는 반도체층;상기 도핑영역이 노출되도록 상기 비도핑영역 상에 구비된는 소스 및 드레인 전극;상기 게이트 절연막, 소스 및 드레인 전극 및 채널 영역 상에 배치되고, 상기 도핑영역 및 상기 소스 및 드레인 전극의 일부가 노출되도록 개구부를 구비한 평탄화막;상기 도핑영역 및 상기 소스 및 드레인 전극 가운데 하나의 전극과 접촉하도록 상기 개구부에 배치되는 도전층;상기 도핑영역 및 상기 소스 및 드레인 전극 가운데 상기 도전층이 접촉되지 않은 나머지 하나의 전극과 접촉하도록 상기 개구부 및 평탄화막 상에 배치되는 화소전극;상기 평탄화막 및 화소전극을 덮고, 상기 화소전극의 일부를 노출시키는 화소정의막;상기 노출된 화소 전극 상에 구비된 유기 발광층; 및상기 유기 발광층을 덮는 대향전극;을 포함하는 유기 발광 표시 장치.
- 제8항에 있어서,상기 도전층 및 상기 화소 전극은 동일물질로 형성되는 유기 발광 표시 장치.
- 제9항에 있어서,상기 도전층 및 상기 화소 전극은 하나 이상의 층을 공통으로 구비하는 유기 발광 표시장치.
- 제9항에 있어서,상기 도전층 및 상기 화소 전극은 상기 소스 및 드레인 전극과 동일 물질로 형성되는 유기 발광 표시장치.
- 제8항에 있어서,상기 화소정의막 상에 스페이서를 더 포함하는 유기 발광 표시 장치.
- 제12항에 있어서,상기 화소정의막과 상기 스페이서는 동일물질로 형성되는 유기 발광 표시 장치.
- 제12항에 있어서,상기 화소정의막과 상기 스페이서는 동시에 패터닝되는 유기 발광 표시 장치.
- 제8항에 있어서,상기 기판 상에 버퍼층을 더 포함하는 유기 발광 표시 장치.
- 기판 상에 게이트 전극 물질을 증착하고 패터닝하는 단계;상기 기판 및 게이트 전극 상에 게이트 절연막을 증착하는 단계;상기 게이트 절연막 상에 상기 게이트 전극을 덮도록 비정질 실리콘층을 증착하는 단계;상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;상기 다결정 실리콘층 상에 소스 및 드레인 전극 물질을 증착하는 단계;하프톤(half-tone) 마스크를 이용하여 상기 게이트 전극에 대응하는 위치의 다결정 실리콘층을 포함한 다결정 실리콘층의 일부가 노출되도록 상기 다결정 실리콘층 및 상기 소스 및 드레인 전극을 동시에 패터닝하는 단계:상기 게이트절연막, 소스 및 드레인 전극 및 상기 노출된 다결정 실리콘층 상에 평탄화막을 형성하는 단계;상기 게이트 전극에 대응하는 위치의 다결정 실리콘층의 외부에 위치한 다결정 실리콘층 및 상기 소스 및 드레인 전극의 일부가 노출되도록 상기 평탄화막에 개구부를 형성하는 단계;상기 개구부에 의해 노출된 다결정 실리콘층에 불순물을 도핑하는 단계;상기 평탄화막, 상기 소스 및 드레인 전극 및 상기 불순물이 도핑된 영역 상에 도전물질을 증착하는 단계;상기 도전물질의 일부는 상기 불순물이 도핑된 영역과 소스 및 드레인 전극 가운데 하나의 전극과 접촉하도록 상기 개구부에 패터닝하여 도전층을 형성하고, 상기 도전물질의 다른 일부는 상기 불순물이 도핑된 영역과 소스 및 드레인 전극 가운데 다른 하나의 전극과 접촉하도록 상기 개구부 및 상기 평탄화막 상에 패터닝하여 화소전극을 형성하는 단계;상기 화소전극 상에 화소정의막을 형성하는 단계;상기 화소전극의 일부가 노출되도록 화소정의막을 패터닝하는 단계; 및상기 화소정의막 상에 유기 발광층 및 대향전극을 형성하는 단계;를 포함하는 유기 발광 표시장치 제조방법.
- 제16항에 있어서,상기 화소정의막 상에 스페이서를 형성하는 단계를 더 포함하는 유기 발광 표시장치 제조방법.
- 제17항에 있어서,상기 화소정의막과 스페이서는 하프톤(half-tone) 마스크를 이용하여 동시에 패터닝되는 유기 발광 표시장치의 제조방법.
- 제16항에 있어서,상기 기판 상에 버퍼층을 형성하는 단계를 더 포함하는 유기 발광 표시장치의 제조방법.
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