[go: up one dir, main page]

KR100856319B1 - 스크라이브 레인 및 그 제조 방법 - Google Patents

스크라이브 레인 및 그 제조 방법 Download PDF

Info

Publication number
KR100856319B1
KR100856319B1 KR1020050106504A KR20050106504A KR100856319B1 KR 100856319 B1 KR100856319 B1 KR 100856319B1 KR 1020050106504 A KR1020050106504 A KR 1020050106504A KR 20050106504 A KR20050106504 A KR 20050106504A KR 100856319 B1 KR100856319 B1 KR 100856319B1
Authority
KR
South Korea
Prior art keywords
dummy
scribe lane
pattern
kelvin pattern
mort
Prior art date
Application number
KR1020050106504A
Other languages
English (en)
Other versions
KR20070049392A (ko
Inventor
박주현
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050106504A priority Critical patent/KR100856319B1/ko
Publication of KR20070049392A publication Critical patent/KR20070049392A/ko
Application granted granted Critical
Publication of KR100856319B1 publication Critical patent/KR100856319B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명은 켈빈 패턴의 위치를 정확하게 파악하기 위한 것으로서, 금속층 하부에 존재하는 켈빈 패턴과 2개 이상의 더미 모트(dummy moat)를 포함하는 스크라이브 레인 제조 방법에 있어서, 켈빈 패턴의 수평면에 위치하는 더미 모트가 다른 영역에 위치하는 더미 모트와 구별된다. 이와 같이, 켈빈 패턴의 위치를 더미 모트 혹은 폴리 실리콘층과 같이 스크라이브 레인을 구성하는 층에 라벨링(labeling) 작업을 진행하여 간접적으로 나타냄으로써 별도의 장비없이 켈빈 패턴의 위치를 정확히 파악할 수 있다. 이에 따라, 반도체 칩의 제조 공정시 발생한 공정상의 문제점을 정확하게 파악함으로써 제품의 수율을 향상시키고 공정 시간을 단축할 수 있다.
웨이퍼, scribe lane, label

Description

스크라이브 레인 및 그 제조 방법{SCRIBE LANE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 한 실시예에 따른 웨이퍼의 스크라이브 레인(scribe lane)에 대한 배치도이다.
도 2는 도 1에 도시한 A영역을 확대하여 도시한 도면이다.
도 3은 도 2에 도시한 B영역의 다른 실시예를 보여준 도면이다.
본 발명은 스크라이브 레인 제조 방법에 관한 것이다.
일반적으로 실리콘 웨이퍼 위에 각각의 반도체 칩을 만들고, 서로 이웃하는 반도체 칩 사이 영역에 해당하는 스크라이브 레인(scribe lane)에 대한 공정이 정상적으로 이루어졌는지를 검사(monitoring)한다.
이를 위해 반도체 소자의 공정 진행 정도, 전기적 특성 및 공정상의 문제점 등을 확인할 수 있는 공정 제어 모니터링(process control monitoring, PCM) 패턴(pattern)을 삽입하고, 공정 제어 모니터링 패턴(PCM)을 테스트 하여 공정이 정상적으로 진행되었는지를 검사한다.
이러한 공정 제어 모니터링(PCM) 패턴은 그 목적에 따라 다양한 패턴의 모양을 갖는데, 그 중에서 켈빈 패턴(kelvin pattern)은 상하부의 금속층이 전기적으로 연결을 이루게 하는 접촉구 패턴으로서, 금속(metal), 폴리 실리콘(poly silicon), 모트(moat) 등과 같은 반도체 소자의 주된 층에 대한 공정이 정상적으로 진행되었는지를 테스트할 때 필수적인 패턴이다.
한편, 켈빈 패턴은 금속층 아래에 존재하고 수 μm2 히아의 크기로 작아 스크라이브 레인의 단면을 통해 반도체 소자의 물리적 분석(physical analysis)을 하는 경우 그 위치를 파악하기가 어렵다. 이로 인해 현미경을 이용하여 켈빈 패턴의 위치를 파악해야 하므로 공정 시간이 길어질 수 있으며 반도체 칩의 수율이 저하될 수 있다.
따라서, 본 발명의 목적은 켈빈 패턴의 위치를 정확하게 파악하여 반도체 소자의 수율을 향상시키고 공정 시간을 단축하는 스크라이브 레인 제조 방법을 제공하기 위한 것이다.
본 발명은 스크라이브 레인 및 그 제조 방법에 관한 것으로서, 금속층 하부에 존재하는 켈빈 패턴과 2개 이상의 더미 모트(dummy moat)를 포함하는 스크라이브 레인 제조 방법에 있어서, 상기 켈빈 패턴의 수평면에 위치하는 상기 더미 모트가 다른 영역에 위치하는 상기 더미 모트와 구별된다.
상기 켈빈 패턴은 수 μm2 이하의 크기일 수 있다.
금속층 하부에 존재하는 켈빈 패턴과 2개 이상의 더미 모트(dummy moat)를 포함하는 스크라이브 레인 제조에 있어서, 상기 켈빈 패턴의 수평면에 위치하는 상기 더미 모트가 다른 영역에 위치하는 상기 더미 모트와 구별된다.
상기 켈빈 패턴은 μm2 이하의 크기일 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 스크라이브 레인 제조 방법에 대하여 도면을 참고로 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 스크라이브 레인 영역에 대한 배치도이고, 도 2는 도 1에 도시한 A영역을 확대하여 도시한 도면이고, 도 3은 도 2에 도시 한 B영역의 다른 실시예를 보여준 도면이다.
도 1에 도시한 바와 같이, 스크라이브 레인(scribe lane)(105)은 웨이퍼(wafer)에서 반도체 칩(chip)(100)과 반도체 칩(107) 경계면 사이에 위치하며, 절연물질로 이루어진 STI(shallow trench Isolation)(110), 패드 번호(160)을 가지는 실리콘 폴리막(silicon poly layer)(140), 금속 배선(120) 및 더미 모트(dummy moat)(130) 등과 같이 반도체 칩을 구성하는 층들로 이루어진다. 그리고 스크라이브 레인(105)은 반도체 칩을 제조하는 공정을 통해 만들어진다. 그러나 스크라이브 레인(105)은 반도체 칩(100, 107) 구동에 관여하지 않는다.
이러한 스크라이브 레인(105)은 반도체 칩을 구성하는 반도체 소자의 CD(critical dimension)를 측정하거나 OPC(optical proximity correction) 모델을 추출하기 위한 패턴, 그리고 반도체 소자의 제조 공정이 정상적으로 진행되었는지를 테스트하기 위한 패턴(A)과 같이 그 목적에 따라 다양한 패턴으로 설계될 수 있다.
이와 같이 다양한 목적을 갖는 스크라이브 레인(105)에서 반도체 소자의 제조 공정이 정상적으로 진행되었는지를 테스트할 경우, 켈빈 패턴(kelvin pattern)(125)은 필수적인 패턴이다.
켈빈 패턴(125)은 금속 배선(120)과 금속 배선이 전기적으로 연결을 이루게 하는 접촉구 패턴으로서, 도 2에 도시한 바와 같이, 금속 배선(120) 아래에 존재하며 μm2 단위의 크기 정도로 작다.
따라서, 반도체 소자의 제조공정이 정상적으로 진행되었는지의 여부를 반도체 소자의 단면을 통해 파악할 경우, 켈빈 패턴(125)의 위치를 파악하기가 어렵다. 이로 인해 현미경을 이용하여 켈빈 패턴(125)의 위치를 파악해야 하므로 공정 시간이 길어질 수 있으며 반도체 칩의 수율이 저하될 수 있다.
본 발명에서는 이를 방지하기 위해 더미 모트(130) 형성시, 켈빈 패턴(125)이 위치하는 금속 배선(120)과 최초로 수평한 선을 이루는 더미 모트(B)에만 다른 영역에 존재하는 더미 모트(미도시)와 구별되는 패턴으로 식각 공정을 진행한다. 이로 인해 본 발명에서는 켈빈 패턴(125)의 정확한 위치를 별도의 장비 없이도 눈으로 쉽고 빠르게 찾을 수 있다.
또한, 도 3에 도시한 바와 같이, 더미 모트(B) 위에 만들어지는 폴리 실리콘(140)을 식각하여 별도의 라벨(label)을 만듦으로써 켈빈 패턴(125)의 위치를 표시할 수 있다. 그 밖에도 켈빈 패턴(125)의 위치를 간접적으로 나타내는 층은 스크라이브 레인(105)을 구성하는 모든 층을 사용할 수 있다.
본 발명에 따르면 켈빈 패턴의 위치를 더미 모트 혹은 폴리 실리콘층과 같이 스크라이브 레인을 구성하는 층에 라벨링(labeling) 작업을 진행하여 간접적으로 나타냄으로써 별도의 장비없이 켈빈 패턴의 위치를 정확히 파악할 수 있다. 이에 따라, 반도체 칩의 제조 공정시 발생한 공정상의 문제점을 정확하게 파악함으로써 제품의 수율을 향상시키고 공정 시간을 단축할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (4)

  1. 금속층 하부에 존재하는 켈빈 패턴과 2개 이상의 더미 모트(dummy moat)를 포함하는 스크라이브 레인 제조 방법에 있어서,
    상기 켈빈 패턴의 수평면에 위치하는 상기 더미 모트가 다른 영역에 위치하는 상기 더미 모트와 구별되도록 형성하는 것을 특징으로 하는 스크라이브 레인 제조 방법
  2. 제1항에서,
    상기 켈빈 패턴은 수 μm2 이하의 크기인 스크라이브 레인 제조 방법.
  3. 금속층 하부에 존재하는 켈빈 패턴과 2개 이상의 더미 모트(dummy moat)를 포함하는 스크라이브 레인에 있어서,
    상기 켈빈 패턴의 수평면에 위치하는 상기 더미 모트가 다른 영역에 위치하는 상기 더미 모트와 구별되도록 형성된 것을 특징으로 하는 스크라이브 레인.
  4. 제3항에서,
    상기 켈빈 패턴은 수 μm2 이하의 크기인 스크라이브 레인.
KR1020050106504A 2005-11-08 2005-11-08 스크라이브 레인 및 그 제조 방법 KR100856319B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050106504A KR100856319B1 (ko) 2005-11-08 2005-11-08 스크라이브 레인 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050106504A KR100856319B1 (ko) 2005-11-08 2005-11-08 스크라이브 레인 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20070049392A KR20070049392A (ko) 2007-05-11
KR100856319B1 true KR100856319B1 (ko) 2008-09-03

Family

ID=38273376

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050106504A KR100856319B1 (ko) 2005-11-08 2005-11-08 스크라이브 레인 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100856319B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831139B2 (en) 2016-01-18 2017-11-28 Samsung Electronics Co., Ltd. Test structure and method of manufacturing structure including the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050066853A (ko) * 2003-12-27 2005-06-30 동부아남반도체 주식회사 2단자 켈빈 패턴 및 그 측정 방법
KR20050066851A (ko) * 2003-12-27 2005-06-30 동부아남반도체 주식회사 3단자 켈빈 패턴 측정 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050066853A (ko) * 2003-12-27 2005-06-30 동부아남반도체 주식회사 2단자 켈빈 패턴 및 그 측정 방법
KR20050066851A (ko) * 2003-12-27 2005-06-30 동부아남반도체 주식회사 3단자 켈빈 패턴 측정 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831139B2 (en) 2016-01-18 2017-11-28 Samsung Electronics Co., Ltd. Test structure and method of manufacturing structure including the same

Also Published As

Publication number Publication date
KR20070049392A (ko) 2007-05-11

Similar Documents

Publication Publication Date Title
US20080277659A1 (en) Test structure for semiconductor chip
US6531709B1 (en) Semiconductor wafer and fabrication method of a semiconductor chip
US8754412B2 (en) Intra die variation monitor using through-silicon via
JP7299952B2 (ja) 半導体ユニットのテスト方法
JP2020536382A (ja) チップ中間体、その製造システム、半導体チップを作成する方法、およびそのテスト方法
WO2010110233A1 (ja) 半導体ウェハ及び半導体装置の製造方法
US7614147B2 (en) Method of creating contour structures to highlight inspection region
CN110957329A (zh) 显示模组及显示模组的制作方法
KR100856319B1 (ko) 스크라이브 레인 및 그 제조 방법
US20080057677A1 (en) Chip location identification
JP2008028274A (ja) 半導体装置の製造方法
US9583406B2 (en) System and method for dual-region singulation
JP2007036252A (ja) 改善されたパッド構造を有する半導体装置及び半導体装置のパッド形成方法
KR20100013935A (ko) 반도체 소자의 테스트 패턴
US7250670B2 (en) Semiconductor structure and fabricating method thereof
JP2008047643A (ja) 半導体装置
KR100787745B1 (ko) 반도체 제조용 ｐｃｍ 테스트 패턴
KR20100013938A (ko) 반도체 소자의 테스트 패턴 및 이의 테스트 방법
JP2008141111A (ja) 半導体装置及び半導体装置のチップクラック検査方法
JP2021012970A (ja) 半導体装置およびその検査方法
JP4877465B2 (ja) 半導体装置、半導体装置の検査方法、半導体ウェハ
KR100686456B1 (ko) 공정 제어 모니터링 패턴 및 이의 라우팅 방법
KR20100067861A (ko) 프로브 카드 및 그 제조방법
JPH03196633A (ja) 半導体集積回路装置及び半導体ウエハ
JPH1050777A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20051108

A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20070409

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20051108

Comment text: Patent Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20080325

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20080822

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20080827

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20080827

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee