KR100851077B1 - 섭스트레이트 제조방법 - Google Patents

Abstract

섭스트레이트(substrate) 제조방법이 개시된다. 홀 및 회로 패턴이 형성되는 섭스트레이트를 제조하는 방법으로서, 섭스트레이트에 제1 에칭 레지스트를 적층하는 단계; 회로 패턴에 상응하여 제1 에칭 레지스트를 선택적으로 노광하는 단계; 홀을 텐팅(tenting)하도록 제1 에칭 레지시트에 제2 에칭 레지스트를 적층하는 단계; 및 홀에 상응하여 제2 에칭 레지스트를 선택적으로 노광하는 단계를 포함하는 섭스트레이트 제조방법이 제공된다. 이에 의하면, 섭스트레이트 상의 회로에서 요구되는 미세 피치(fine pitch)를 구현하기 위한 특성은 제1 에칭 레지스트 층을 이용하여 제공하고, 에칭 공정 중의 홀 텐팅은 제2 에칭 레지스트 층의 특성을 이용하여 보장함으로써, 홀 파괴 현상을 방지하면서도 동시에 미세 피치를 구현할 수 있다. 또한, 제1 에칭 레지스트 층의 에칭 팩터(etching factor)의 향상을 통해 동일한 홀 크기에 대해 작은 랜드(land)의 크기를 가지는 미세회로를 구현할 수 있다.

멀티-칩 패키지, 바텀 섭스트레이트, 홀, 미세 피치, bottom substrate, hole, fine pitch

Description

섭스트레이트 제조방법 {Manufacturing method of substrate}

본 발명은 섭스트레이트 제조방법에 관한 것이다.

전자 부품의 소형화 추세에 발 맞추어 패키지는 싱글-칩 패키지(single-chip package)로부터 하나의 섭스트레이트(substrate)에 여러 개의 집적회로(integrated circuit, IC)를 실장(mounting)하는 멀티-칩 패키지(multi-chip package, MCP)로 진화하고 있다.

멀티-칩 패키지에서 하나의 섭스트레이트에 2개 이상의 집적회로가 실장되므로, 섭스트레이트의 단위면적당 입출력 단자 수가 클 것이 요구된다. 단위면적당 입출력 단자 수를 증가시키기 위해서는 섭스트레이트에 형성되는 회로 패턴이 미세 피치(fine pitch)를 가질 것이 요구된다. 또한, 섭스트레이트의 양면은 금속 층이 도금된 홀을 통하여 서로 통전되므로, 홀을 드라이 필름을 사용하여 커버하는 홀 텐팅 기법이 사용된다.

종래기술에 따른 섭스트레이트 제조공정에서는 도금된 섭스트레이트에 드라 이 필름(dry film)을 적층하고, 그 이후에 노광 공정, 현상 공정, 에칭 공정 및 박리공정을 순차적으로 수행한다.

얇은 두께의 드라이 필름을 사용하는 경우 높은 에칭 팩터(etching factor)를 가지게 되므로 미세 피치를 구현하는 데 유리하다. 다만, 얇은 두께의 드라이 필름을 사용은, 홀 텐팅(hole tenting) 성능이 보장되지 못하여, 에칭 공정에서 에처(etcher)의 침투에 의한 홀의 파괴를 초래하기도 한다. 한편, 홀 텐팅 성능이 보장되는 두꺼운 드라이 필름을 사용할 경우, 섭스트레이트 상의 회로의 피치를 미세하게 형성하는 데 불리하다.

본 발명은 공정 중의 홀 텐팅을 보장하면서도 회로의 미세피치를 구현하는 섭스트레이트 제조방법을 제공하는 것이다.

본 발명의 일 측면에 따르면, 홀 및 회로 패턴이 형성되는 섭스트레이트를 제조하는 방법으로서, 섭스트레이트에 제1 에칭 레지스트를 적층하는 단계; 회로 패턴에 상응하여 제1 에칭 레지스트를 선택적으로 노광하는 단계; 홀을 텐팅(tenting)하도록 제1 에칭 레지시트에 제2 에칭 레지스트를 적층하는 단계; 및 홀에 상응하여 제2 에칭 레지스트를 선택적으로 노광하는 단계를 포함하는 섭스트 레이트 제조방법이 제공된다.

제2 에칭 레지스트를 노광하는 영역은 제1 에칭 레지스트를 노광하는 영역의 안쪽에 위치할 수 있다.

제1 에칭 레지스트를 적층하는 단계는, 액상의 에칭 레지스트를 섭스트레이트에 도포하여 수행될 수 있다. 제2 에칭 레지스트를 적층하는 단계는, 섭스트레이트에 드라이 필름을 적층하여 수행될 수 있다.

제2 에칭 레지스트를 노광하는 단계 이후에, 제1 에칭 레지스트 및 제2 에칭 레지스트를 하나의 공정으로 현상할 수 있다. 현상 공정에서, 제1 에칭 레지스트에서 회로 패턴이 형성되는 부분을 잔존할 수 있으며, 제2 에칭 레지스트에서 홀을 텐팅하는 부분이 잔존할 수 있다.

전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.

본 발명의 바람직한 실시예에 따르면, 섭스트레이트 상의 회로에서 요구되는 미세 피치를 구현하기 위한 특성은 제1 에칭 레지스트 층을 이용하여 제공하고, 에칭 공정 중의 홀의 텐팅은 제2 에칭 레지스트 층의 특성을 이용하여 보증함으로써, 홀 파괴 현상을 방지하면서도 동시에 미세 피치를 구현할 수 있다. 또한, 제1 에칭 레지스트 층의 에칭 팩터의 향상을 통해 동일한 홀 크기 대비 작은 랜드의 크기를 가지는 미세회로를 구현할 수 있다.

이하, 본 발명에 따른 섭스트레이트 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 1은 본 발명의 일 실시예에 따른 섭스트레이트 제조방법을 나타낸 순서도이고, 도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 섭스트레이트 제조공정을 나타낸 흐름도이다. 도 1, 도 2a 내지 도 2h를 참조하면, 절연 층(200), 홀(201), 전도 층(210), 회로 패턴(211), 제1 에칭 레지스트 층(220), 제1 에칭 레지스트 층(221), 제2 에칭 레지스트 층(230), 제2 에칭 레지스트 패턴(231), 제3 에칭 레지스트 층(240) 및 제3 에칭 레지스트 패턴(241)이 도시되어 있다.

이하, 섭스트레이트 상에 적층된 에칭 레지스트를 '에칭 레지스트 층', 노광된 에칭 레지스트를 '에칭 레지스트 패턴'으로 명명하여 설명한다.

홀을 포함하는 절연 층에 전도 층을 형성하는 단계(S110)는 도 2a를 참조하 여 설명된다.

섭스트레이트의 전도 층(210)은 후속되는 공정들에 의하여 절연 층(200) 상에 회로를 구성할 수 있다. 일 예로 구리(Cu)등의 금속 물질이 절연 층(200)의 양면에 도금될 수 있다. 이 경우 절연 층(200)에 포함된 홀(201)의 내벽에도 전도성 물질이 도금된다. 내벽이 도금된 홀(201)을 통하여 절연 층(200)의 양면에 형성된 전도 층(210) 간의 전기적인 연결이 제공된다.

제1 에칭 레지스트 층을 형성하는 단계(S120)는 도 2b를 참조하여 설명된다.

본 실시예에서, 제1 에칭 레지스트 층(220)은 액상의 레지스트를 기판의 일면에 도포함으로써 형성될 수 있다. 액상의 레지스트는 스프레이 방식 등을 사용하여 섭스트레이트의 일면에 도포된다.

액상의 레지스트를 사용할 경우, 얇은 두께의 레지스트 층을 형성할 수 있다. 얇은 두께의 제1 에칭 레지스트 층(220)은 미세한 피치를 갖는 회로를 형성하는 데 유리하다. 이와 같이 미세 피치를 가지는 회로를 형성하기 위한 특성들은 제1 에칭 레지스트 층(220)에 의하여 제공될 수 있다. 섭스트레이트에 형성되는 회로의 피치와 레지스트 층의 두께 사이의 관계는 도 4를 참조하여 설명될 것이다.

본 실시예에서 액상의 레지스트는 10 마이크로 미터 이하의 두께로 도포되어 제1 에칭 레지스트 층(220)을 형성할 수 있다. 섭스트레이트의 디자인 룰을 실현할 수 있는 범위 내에서 제1 에칭 레지스트 층(220)의 두께는 변할 수 있다. 또한, 반드시 액상의 레지스트가 사용되어야 하는 것만은 아니므로 드라이 필름을 이용하여 제1 에칭 레지스트 층(220)을 형성하는 것도 가능하다.

한편, 섭스트레이트의 타면에도 액상 레지스트를 도포하여 회로 형성을 위한 준비를 할 수 있다.

제1 에칭 레지스트 층을 노광 시키는 단계(S130)는 도 2c를 참조하여 설명된다. 제1 에칭 레지스트 층(220)은 절연 층(200) 상에 형성될 회로 패턴(211)에 상응하여 노광되며, 노광된 부분은 제1 에칭 레지스트 패턴(221)을 형성한다.

본 실시예에서 제조되는 섭스트레이트는 멀티-칩 패키지 용 바텀 섭스트레이트(bottom substrate)이다. 섭스트레이트 상에 형성되는 회로는 패키지내의 칩들이 전기적으로 연결되는 본드 핑거(bond finger), 배선, 홀(201)을 감싸는 애뉼라 링(annular ring)을 포함할 수 있다. 제1 에칭 레지스트 패턴(221)도 이들 회로에 상응하는 형상을 포함한다.

노광 공정은 소정의 패턴의 형상에 대응하여 빛을 조사하는 공정이다. 원하는 부분만을 노광시키기 위해, 마스크(mask) 또는 아트 워크 필름(art work film)이 사용될 수 있다. 노광 공정에 사용되는 광원으로 자외선을 발생시키는 메탈 할라이드 램프(metal halide lamp) 등이 사용될 수 있다.

제1 에칭 레지스트 층(220)에는 광중합 개시제가 구성성분으로 포함될 수 있다. 광중합 개시제는 조사된 빛에 반응하여 레지스트에 포함된 수지의 중합반응을 유발한다.

광중합 개시제로는 벤조인, 벤조인 메틸 에테르와 같은 벤조인 알킬 에테르계; 2-에틸 안트라 퀴논이나 1-클로로 안트라퀴논과 같은 안트라 퀴논계; 이소 프로필 티오산톤이나 2,4-디에틸 티오산톤과 같은 티오산톤계; 벤조 페논이나 4-벤조 일 4'-메틸 디페닐 술피드와 같은 벤조 페논계 등이 있다. 이들 중에서 선택된 1종을 단독으로 사용하거나 또는 2종 이상을 혼합하여 사용하는 것도 가능하다.

제1 에칭 레지스트 층(220)의 비노광 영역(222)에서는 중합반응이 일어나지 않으므로 수지가 단량체 상태로 존재하게 된다. 이 부분은 후속되는 현상 공정에서 제거 될 수 있다.

한편, 앞서 언급된 바와 같이 섭스트레이트의 타면에도 액상의 레지스트가 도포되어 있는 경우에는, 제1 에칭 레지스트 층(220)에 대하여 수행된 것과 유사한 노광공정이 수행될 수 있다.

제2 에칭 레지스트 층을 형성하는 단계(S140)는 도 2d를 참조하여 설명된다. 제2 에칭 레지스트 층(230)은 제1 에칭 레지스트 층(220) 위에 형성될 수 있다. 이 단계는 제2 에칭 레지스트 층(230)이 홀(201)을 텐팅하도록 함으로써 후속되는 에칭 공정 등에서의 홀(201)의 내벽에 도금된 전도 층(210)이 파괴되는 현상을 예방하는 데에 특징이 있다.

제2 에칭 레지스트 층(230)은 드라이 필름을 섭스트레이트의 일면에 적층함으로써 형성될 수 있다. 제2 에칭 레지스트 층(230)의 두께가 지나치게 얇은 경우 후속되는 에칭 공정 중의 홀 텐팅이 보장되지 않는다. 본 실시예에서는 15 마이크로 미터의 두께를 가진 드라이 필름이 사용되었으나, 홀 텐팅이 보장되는 범위에서 제2 에칭 레지스트 층(230)을 형성하는 데 사용되는 필름의 두께는 변할 수 있다.

한편, 본 실시예에서 기판의 타면에도 드라이 필름을 사용한 제3 에칭 레지스트 층(240)이 형성되었다. 즉, 종래기술과 같이 홀을 텐팅하는 한 층의 드라이 필름으로 패턴을 형성하는 공정이 수행될 수 있다.

제2 에칭 레지스트 층을 노광시키는 단계(S150)는 도 2e를 참조하여 설명된다. 이 단계에서는 제2 에칭 레지스트 층(230) 중에서 홀(201)을 텐팅하는 영역이 노광되며, 제2 에칭 레지스트 패턴(231)이 제2 에칭 레지스트 층(230) 내에 형성된다.

제2 에칭 레지스트 패턴(231)은 후속되는 현상 공정에서 제거되지 않는다. 이 단계는 제2 에칭 레지스트 패턴(231)을 이용하여 후속되는 에칭 공정에서 홀 텐팅이 유지되도록 하는 것에 특징이 있다.

홀(201)을 텐팅한다는 것은 후속되는 에칭 공정에서 에처의 유입을 방지할 수 있도록, 홀(201)을 커버한다는 의미를 포함하고, 반드시 홀(201)의 형상과 실질적으로 동일한 크기의 면적을 가지는 레지스트 층이 형성된다는 것에 한정되지는 않는다.따라서, 제2 에칭 레지스트 패턴(231)은 홀(201) 자체의 면적을 커버할 뿐 만 아니라 홀 주변 영역에 까지 미칠 수 있다.

한편, 미세 피치를 가지는 회로를 형성하기 위해 요구되는 형성을 위한 에칭 특성(예로서, 높은 에칭 팩터)은 제1 에칭 레지스트 패턴(221)에 의하여 제공된다. 이를 손상시키지 않기 위해서는 제2 에칭 레지스트 패턴(231)의 가장자리가 제1 에칭 레지스트 패턴(221)의 내부에 존재할 것이 요구될 수 있다.

즉, 제2 에칭 레지스트 층(230)이 노광되는 영역이 제1 에칭 레지스트 층(230)이 노광되는 영역의 안쪽에 위치할 것이 요구될 수 있다. 이렇게 함으로써, 상대적으로 두꺼운 두께의 제2 에칭 레지스트 패턴(231)에 의하여 전도 층(210)의 에칭 특성이 저하되는 것을 피할 수 있다.

한편, 본 실시예에서 제3 에칭 레지스트 층(240)의 홀(201)을 텐팅하는 영역이 노광되어 제3 에칭 레지스트 패턴(241)이 형성된다. 섭스트레이트의 타면에 형성될 수 있는 다른 회로들에 대한 설명은 편의상 생략되었다.

제1 및 제2 에칭 레지스트 층(220, 230)을 현상하는 단계는 단계(S160)는 도 2f를 참조하여 설명된다. 현상 공정에서 제1 에칭 레지스트 층(220)의 비노광 영역(222) 및 제2 에칭 레지스트 층(230)의 비노광 영역(232)이 제거되어, 제1 및 제2 에칭 레지스트 패턴(221, 231)이 남겨진다.

이 단계는 하나의 현상 공정에서 제1 및 제2 에칭 레지스트 층(220, 230)을 현상하여 공정을 단순화 시키는 데 특징이 있다.

제1 및 제2 에칭 레지스트 층(220, 230)에서, 노광 공정에 의한 중합반응이 일어나지 않은 비노광영역(222, 232)의 수지는 단량체 상태로 남아있다. 이 부분은 현상액에 의하여 제거될 수 있다. 본 실시예에서 현상 공정은 1 wt% 탄산나트륨 수용액에 노광 공정을 거친 인쇄회로기판을 통과시킴으로써 수행될 수 있다.

앞서 언급된 바와 같이, 제1 에칭 레지스트 패턴(221)의 에칭특성에 영향을 미치지 않도록 하기 위해, 제2 에칭 레지스트 패턴(231)의 가장자리가 제1 에칭 레지스트 패턴(221)의 내부에 존재할 것이 요구될 수 있다. 즉, 제2 에칭 레지스트 패턴(231)이 전도 층(210)의 노출된 영역(212)를 커버하지 않도록 요구될 수 있다.

한편, 섭스트레이트의 타면에는 제3 에칭 레지스트 패턴(241)이 홀(201)을 텐팅하는 형태로 현상되었다.

전도 층을 에칭하는 단계(S170)는 도 2g를 참조하여 설명된다. 현상 공정이 수행된 후, 전도 층(210)의 노출 영역(212)을 에칭 공정으로 제거하는 단계이다.

이 단계에서 홀(201)은 제2 에칭 레지스트 패턴(231)에 의하여 텐팅되므로, 에처가 홀(201)의 내부로 침투하여 홀(201) 내벽의 전도 층(210)을 손상시키는 홀 파괴 현상이 예방한다.

한편, 섭스트레이트의 타면의 경우 제3 에칭 레지스트 패턴(241)에 의하여 텐팅되는 홀(201) 주위의 영역이 에칭되지 않고 애뉼라 링(annular ring)을 형성한다.

제1 및 제2 에칭 레지스트 층을 박리하는 단계(S180)는 도 2h를 참조하여 설명된다. 박리공정은 섭스트레이트 상의 제1 내지 제3 에칭 레지스트 패턴(221,231,241)을 제거하고 회로 패턴(211)을 남긴다.

본 실시예에서, 박리공정은 도 2g에 도시된 제1 내지 제3 에칭 레지스트 패턴((221,231,241)에 박리액을 적용함으로써 수행될 수 있다. 일 예로 박리액에는 트리아졸화합물류, 알칸올아민류 또는 수산화물류, 금속 부식방지제 및 유기용매 등이 포함될 수 있다.

도 3은 도 2g의 부분 확대 단면도이다. 도 3을 참조하면, 절연 층(200), 회로 패턴(211), 제1 에칭 레지스트 패턴(221), 제2 에칭 레지스트 패턴(231) 및 제3 에칭 레지스트 패턴(241)이 도시된다.

제1 에칭 레지스트 패턴(221)은 섭스트레이트의 회로 패턴(211) 형성에 직접 적으로 관여한다. 제1 에칭 레지스트 패턴(221)에 상응하는 형상의 회로 패턴(211)이 에칭 공정을 통해 절연 층(200)의 일면에 형성된다. 본 실시예에서 액상 레지스트의 도포로 형성된 제1 에칭 레지스트 패턴(221)은 드라이 필름을 사용하여 형성된 제2 에칭 레지스트 패턴(231)에 비하여 미세 피치 회로의 형성에 유리하다.

제2 에칭 레지스트 패턴(231)은 제1 에칭 레지스트 패턴(221)의 영역을 넘어서 전도 층(210)을 커버하지 않으므로 회로의 형성에는 직접적으로 관여하지 아니한다. 다만, 제2 에칭 레지스트 패턴(231)은 에칭 공정 중에 홀(201)을 텐팅하는 역할을 수행한다.

또한, 제3 에칭 레지스트 패턴(241) 역시 홀(201)을 텐팅하며, 섭스트레이트의 타면에 홀(201) 영역 주위를 감싸는 환형의 랜드, 즉 애뉼라 링을 형성하는 데 기여한다.

본 실시예에서는 섭스트레이트의 타면에 드라이 필름을 이용한 제3 에칭 레지스트 층(240)이 형성되는 경우를 예로 들어 설명되었으나, 섭스트레이트의 타면이 다른 수단에 의하여 차폐될 수 있는 경우에는 섭스트레이트의 일면에만 제1 및 제2 에칭 레지스트 층(230)을 형성하여 일련의 공정을 수행하고, 이후에 섭스트레이트의 타면에 대해서 유사한 공정을 반복하는 것도 가능하다.

도 4a 및 도4b는 에칭 레지스트 층 두께와 그에 상응하는 회로 패턴 형상을 예시한 도면이다. 도4a 및 도4b를 참조하면, 절연 층(400, 401), 회로 패턴(410, 411) 및 에칭 레지스트 패턴(420, 421)이 도시된다. 각각에서 회로 패턴간의 간격 은 d1 및 d2로 명명되고, 회로 패턴(410, 411)의 피치는 p1 및 p2 로 명명되었다.

도 4a에서, 상대적으로 두꺼운 에칭 레지스트 패턴은 에칭 공정에서 에칭 액의 흐름을 방해하므로 절연 층(400)에 가까울수록 에칭이 잘 진행되지 못한다. 이로 인해 형성되는 회로 패턴(410)은 사다리꼴의 형태를 가지게 된다.

도 4b에서, 상대적으로 얇은 에칭 레지스트 패턴은 에칭 액의 흐름을 원활하게 하므로, 도 4a의 회로 패턴(410)에 비해 직사각형에 가까운 단면을 가진 회로 패턴(411)이 형성된다. 회로 패턴간의 간격(d1, d2)이 동일한 경우 도 4b에 도시된 회로 패턴(411)의 피치(p2)가 도 4a에 도시된 회로 패턴(411)의 피치(p1)이 더 크게 된다. 따라서, 보다 얇은 에칭 레지스트 패턴을 사용하는 것이 미세 피치를 가진 회로를 구현하는 데 유리하다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

이제까지 본 발명에 대하여 그 실시예를 중심으로 살펴보았다. 전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

도 1은 본 발명의 일 실시예에 따른 섭스트레이트 제조방법을 나타낸 순서도이다.

도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 섭스트레이트 제조공정을 나타낸 흐름도이다.

도 3은 도 2g의 부분 확대 단면도이다.

도 4a 및 도4b는 에칭 레지스트 층 두께와 그에 상응하는 회로 패턴 형상을 예시한 도면이다.

<도면의 주요부분에 대한 부호의 설명>

200: 절연 층 201: 홀

210: 전도 층 211: 회로 패턴

220: 제1 에칭 레지스트 층 221: 제1 에칭 레지스트 패턴

230: 제2 에칭 레지스트 층 231: 제2 에칭 레지스트 패턴

240: 제3 에칭 레지스트 층 241: 제3 에칭 레지스트 패턴

Claims (6)

1. 홀 및 회로 패턴이 형성되는 섭스트레이트를 제조하는 방법으로서,

   상기 섭스트레이트에 제1 에칭 레지스트를 적층하는 단계;

   상기 회로 패턴에 상응하여 상기 제1 에칭 레지스트를 선택적으로 노광하는 단계;

   상기 홀을 텐팅(tenting)하도록 상기 제1 에칭 레지시트에 제2 에칭 레지스트를 적층하는 단계; 및

   상기 홀에 상응하여 상기 제2 에칭 레지스트를 선택적으로 노광하는 단계를 포함하는 섭스트레이트 제조방법.
2. 제1항에 있어서,

   상기 제1 에칭 레지스트를 적층하는 단계는,

   액상의 에칭 레지스트를 상기 섭스트레이트에 도포하는 단계를 포함하는 것을 특징으로 하는 섭스트레이트 제조방법.
3. 제1항에 있어서,

   상기 제2 에칭 레지스트를 적층하는 단계는,

   상기 섭스트레이트에 드라이 필름을 적층하는 단계를 포함하는 것을 특징으로 하는 인쇄회로 섭스트레이트 제조방법.
4. 제1항에 있어서,

   상기 제2 에칭 레지스트를 노광하는 영역은 상기 제1 에칭 레지스트를 노광하는 영역의 안쪽에 위치하는 것을 특징으로 하는 섭스트레이트 제조방법.
5. 제1항에 있어서,

   상기 제2 에칭 레지스트를 노광하는 단계 이후에,

   상기 제1 에칭 레지스트 및 상기 제2 에칭 레지스트를 현상하는 단계를 더 포함하는 인쇄회로 섭스트레이트 제조방법.
6. 제4항에 있어서,

   상기 제1 에칭 레지스트 및 상기 제2 에칭 레지스트를 현상하는 단계는,

   상기 제1 에칭 레지스트에서 상기 회로 패턴이 형성되는 부분을 잔존시키고,

   상기 제2 에칭 레지스트에서 상기 홀을 텐팅하는 부분을 잔존시키는 것을 특징으로 하는 섭스트레이트 제조방법.

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