JP3149352B2 - 基板の導体層の形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、基板に導体層を形
成する方法に関し、特に半導体チップが実装される、ス
ル一ホ一ルまたはバイアホ一ルを有するプリント回路基
板に導体メッキ層を形成する方法に関する。
成する方法に関し、特に半導体チップが実装される、ス
ル一ホ一ルまたはバイアホ一ルを有するプリント回路基
板に導体メッキ層を形成する方法に関する。
【０００２】
【従来の技術】ＩＣチップ等の電子部品が搭載される回
路基板の高密度化を達成するために、回路基板の２つの
表面の両方に電子部品が搭載される、いわゆる両面実装
がおこなわれている。この両面実装においては、一般
に、２つの表面上の導体からなる回路パタ一ン間の電気
的接続をとるために、スル一ホ一ル、すなわち、基板を
貫通する小さな穴を有する基板が使われる。
路基板の高密度化を達成するために、回路基板の２つの
表面の両方に電子部品が搭載される、いわゆる両面実装
がおこなわれている。この両面実装においては、一般
に、２つの表面上の導体からなる回路パタ一ン間の電気
的接続をとるために、スル一ホ一ル、すなわち、基板を
貫通する小さな穴を有する基板が使われる。
【０００３】スル一ホ一ルを有する基板において、スル
一ホ一ルの内壁表面は導体層で覆われ、この導体層が基
板の２つの表面上の導体パタ一ンと接続される。これに
より、２つの表面上の導体パタ一ン間の電気的接続がと
られる。
一ホ一ルの内壁表面は導体層で覆われ、この導体層が基
板の２つの表面上の導体パタ一ンと接続される。これに
より、２つの表面上の導体パタ一ン間の電気的接続がと
られる。
【０００４】また、回路基板の高密度化を達成するため
に、基板として、回路用にパタ一ン化された導体層が積
層された多層基板が使われる。この多層基板において、
基板表面上の導体と基板内の導体層との電気的接続をと
るために、バイアホ一ル、すなわち、基板表面から基板
内の導体層の表面に至る小さな穴を有する基板が使われ
る。
に、基板として、回路用にパタ一ン化された導体層が積
層された多層基板が使われる。この多層基板において、
基板表面上の導体と基板内の導体層との電気的接続をと
るために、バイアホ一ル、すなわち、基板表面から基板
内の導体層の表面に至る小さな穴を有する基板が使われ
る。
【０００５】バイアホ一ルを有する基板においては、バ
イアホ一ルの内壁表面に設けられた導体層によって、基
板表面上の導体層と基板内の導体層との電気的接続がと
られる。
イアホ一ルの内壁表面に設けられた導体層によって、基
板表面上の導体層と基板内の導体層との電気的接続がと
られる。
【０００６】スル一ホ一ルまたはバイアホ一ルの内壁表
面上に設けられる導体層は、通常、化学反応によって銅
などの金属を表面上に析出させる、いわゆるメッキ法に
よって、基板表面上の導体と同時かつ一体的に形成され
る。
面上に設けられる導体層は、通常、化学反応によって銅
などの金属を表面上に析出させる、いわゆるメッキ法に
よって、基板表面上の導体と同時かつ一体的に形成され
る。
【０００７】メッキ法によって導体層を形成する場合、
スル一ホ一ルまたはバイアホ一ルの直径が小さいので、
ホ一ル内に金属を含んだ溶液が充分に行き渡らず、スル
一ホ一ルまたはバイアホ一ルの内壁表面上に形成される
導体層の厚さが、同時に形成される基板表面上の導体に
比べて薄くなりやすいという傾向がある。スル一ホ一ル
またはバイアホ一ル内の導体層の厚さが薄いと、断線の
原因となるピンホ一ル、クラック等の欠陥が発生しやす
くなり、電気的接続の上で好ましくない。したがって、
スル一ホ一ルまたはバイアホ一ル内の導体層の厚さは、
電気的接続が確実に行われるように、充分な厚さを有す
ることが必要である。このため、通常メッキ時間を長く
して、スル一ホ一ルまたはバイアホ一ル内の導体層の厚
さが充分に確保されるようにすることがおこなわれる。
スル一ホ一ルまたはバイアホ一ルの直径が小さいので、
ホ一ル内に金属を含んだ溶液が充分に行き渡らず、スル
一ホ一ルまたはバイアホ一ルの内壁表面上に形成される
導体層の厚さが、同時に形成される基板表面上の導体に
比べて薄くなりやすいという傾向がある。スル一ホ一ル
またはバイアホ一ル内の導体層の厚さが薄いと、断線の
原因となるピンホ一ル、クラック等の欠陥が発生しやす
くなり、電気的接続の上で好ましくない。したがって、
スル一ホ一ルまたはバイアホ一ル内の導体層の厚さは、
電気的接続が確実に行われるように、充分な厚さを有す
ることが必要である。このため、通常メッキ時間を長く
して、スル一ホ一ルまたはバイアホ一ル内の導体層の厚
さが充分に確保されるようにすることがおこなわれる。
【０００８】しかしながら、メッキ時間を長くすると、
スル一ホ一ルまたはバイアホ一ル内の導体層の厚さは確
保されるが、同時に基板表面上の導体層が厚くなりす
ぎ、以下のような問題が発生する。すなわち、例えばス
ル一ホ一ルを有する基板においては、図２１に示したよ
うに、導体層形成後の回路パタ一ンの形成工程中のエッ
チングによってパタ一ン化された導体層２００同士の、
基板表面部においての間隔（図２１に符号ｄで示す）が
狭くなり、導体層間で短絡が発生しやすくなる。同様な
問題は、バイアホ一ルを有する基板においても発生す
る。なお、このようなことが起こるのは、使用されるエ
ッチングがエッチング溶液を用いた、いわゆるウエット
・エッチングであるために、エッチングが基板表面に対
して垂直に進行せず、エッチングの結果得られるメッキ
層の断面が台形状になるようにエッチングが進行してし
まうからである。
スル一ホ一ルまたはバイアホ一ル内の導体層の厚さは確
保されるが、同時に基板表面上の導体層が厚くなりす
ぎ、以下のような問題が発生する。すなわち、例えばス
ル一ホ一ルを有する基板においては、図２１に示したよ
うに、導体層形成後の回路パタ一ンの形成工程中のエッ
チングによってパタ一ン化された導体層２００同士の、
基板表面部においての間隔（図２１に符号ｄで示す）が
狭くなり、導体層間で短絡が発生しやすくなる。同様な
問題は、バイアホ一ルを有する基板においても発生す
る。なお、このようなことが起こるのは、使用されるエ
ッチングがエッチング溶液を用いた、いわゆるウエット
・エッチングであるために、エッチングが基板表面に対
して垂直に進行せず、エッチングの結果得られるメッキ
層の断面が台形状になるようにエッチングが進行してし
まうからである。
【０００９】また、この導体層間の間隔ｄを一定の長さ
以上にするために、設計（スペック）上の導体パタ一ン
の間隔を広げてしまうと、導体パタ一ンの高密度化が達
成できなくなってしまう。したがって、基板表面上の導
体層を厚くすることなく、スル一ホ一ル内の導体層の厚
さを十分に確保する必要がある。
以上にするために、設計（スペック）上の導体パタ一ン
の間隔を広げてしまうと、導体パタ一ンの高密度化が達
成できなくなってしまう。したがって、基板表面上の導
体層を厚くすることなく、スル一ホ一ル内の導体層の厚
さを十分に確保する必要がある。
【００１０】この問題を解決するための従来技術とし
て、例えば特開平２一１７４１９４号公報には、スル一
ホ一ルを有する基板に金属メッキを施した後に、スル一
ホ一ル部を除いた基板表面をメッキレジスト層で覆い、
スル一ホ一ル部のみに再び金属メッキを施してスル一ホ
一ル内の金属層の厚さを厚くする方法が開示されてい
る。
て、例えば特開平２一１７４１９４号公報には、スル一
ホ一ルを有する基板に金属メッキを施した後に、スル一
ホ一ル部を除いた基板表面をメッキレジスト層で覆い、
スル一ホ一ル部のみに再び金属メッキを施してスル一ホ
一ル内の金属層の厚さを厚くする方法が開示されてい
る。
【００１１】しかしながら、この従来技術を採用した場
合、以下のような問題点がある。すなわち、この従来の
方法では、メッキレジスト層が形成された基板に対して
２回目の金属メッキを行うので、メッキ溶液中にメッキ
レジストが混入し、メッキ溶液が汚染される結果、均一
なメッキができなくなり、メッキ層に断線の原因となる
クラックなどの欠陥が発生しやすくなる。
合、以下のような問題点がある。すなわち、この従来の
方法では、メッキレジスト層が形成された基板に対して
２回目の金属メッキを行うので、メッキ溶液中にメッキ
レジストが混入し、メッキ溶液が汚染される結果、均一
なメッキができなくなり、メッキ層に断線の原因となる
クラックなどの欠陥が発生しやすくなる。
【００１２】また、このメッキ溶液の汚染を除去するた
めに、メッキ溶液を何度もろ過しなければならない。さ
らに、メッキレジスト層の有無によってメッキ条件が大
きく異なるので、同一のメッキ装置を使用した場合、最
初のメッキと２回目のメッキとで異なるメッキ条件を設
定しなければならず、製造工程が複雑になる。
めに、メッキ溶液を何度もろ過しなければならない。さ
らに、メッキレジスト層の有無によってメッキ条件が大
きく異なるので、同一のメッキ装置を使用した場合、最
初のメッキと２回目のメッキとで異なるメッキ条件を設
定しなければならず、製造工程が複雑になる。
【００１３】そして、このメッキ溶液の汚染を除去しな
ければならないことおよびメッキ条件を再設定しなけれ
ばならないことから、最初のメッキと２回目のメッキを
別々のメッキ装置で行わなければならない場合がある。
すなわち、メッキレジスト層が形成された基板専用のメ
ッキ装置が必要となる場合がある。
ければならないことおよびメッキ条件を再設定しなけれ
ばならないことから、最初のメッキと２回目のメッキを
別々のメッキ装置で行わなければならない場合がある。
すなわち、メッキレジスト層が形成された基板専用のメ
ッキ装置が必要となる場合がある。
【００１４】
【発明が解決しようとする課題】本発明は、上述した従
来技術の問題点を解決するべくなされたものであり、そ
の目的は、スル一ホ一ルまたはバイアホ一ルを有する基
板表面上の導体層の厚さを薄くしつつ、かつスル一ホ一
ルまたはバイアホ一ル内の導体層の厚さを十分に厚くす
ることのできる、導体層の形成方法を提供することであ
る。
来技術の問題点を解決するべくなされたものであり、そ
の目的は、スル一ホ一ルまたはバイアホ一ルを有する基
板表面上の導体層の厚さを薄くしつつ、かつスル一ホ一
ルまたはバイアホ一ル内の導体層の厚さを十分に厚くす
ることのできる、導体層の形成方法を提供することであ
る。
【００１５】また、本発明の別の目的は、メッキ法、エ
ッチング法などのプロセスを用いて、スル一ホ一ルまた
はバイアホ一ルを有する基板に欠陥の少ない均一な導体
層を形成する方法を提供することである。
ッチング法などのプロセスを用いて、スル一ホ一ルまた
はバイアホ一ルを有する基板に欠陥の少ない均一な導体
層を形成する方法を提供することである。
【００１６】さらに、本発明の別の目的は、従来からの
メッキ法において、余計なメッキ溶液の汚染除去やメッ
キ条件の再設定などを行う必要がなく、また新たなメッ
キ装置をも必要とすることがない、スル一ホ一ルまたは
バイアホ一ルを有する基板に欠陥の少ない均一な導体メ
ッキ層を形成する方法を提供することである。
メッキ法において、余計なメッキ溶液の汚染除去やメッ
キ条件の再設定などを行う必要がなく、また新たなメッ
キ装置をも必要とすることがない、スル一ホ一ルまたは
バイアホ一ルを有する基板に欠陥の少ない均一な導体メ
ッキ層を形成する方法を提供することである。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、２つの表面および少なくとも１つのス
ル一ホ一ルを有する基板を準備するステップと、２つの
表面上およびスル一ホ一ルの内壁表面上に第１の導体層
を形成するステップと、２つの表面上に形成された第１
の導体層を除去するステップと、第１の導体層が除去さ
れた２つの表面上およびスル一ホ一ルの内壁表面上に形
成された第１の導体層上に第２の導体層を形成するステ
ップと、を含む基板に導体層を形成する方法が提供され
る。
に、本発明では、２つの表面および少なくとも１つのス
ル一ホ一ルを有する基板を準備するステップと、２つの
表面上およびスル一ホ一ルの内壁表面上に第１の導体層
を形成するステップと、２つの表面上に形成された第１
の導体層を除去するステップと、第１の導体層が除去さ
れた２つの表面上およびスル一ホ一ルの内壁表面上に形
成された第１の導体層上に第２の導体層を形成するステ
ップと、を含む基板に導体層を形成する方法が提供され
る。
【００１８】また、本発明では、２つの表面と、基板中
に設けられた少なくとも１つの導体層と、２つの表面の
少なくとも一方から基板中の導体層に至る少なくとも１
つのバイアホ一ルと、を有する基板を準備するステップ
と、バイアホ一ルが設けられた基板の表面上と、バイア
ホ一ルの内壁表面上および底部表面上とに第１の導体層
を形成するステップと、バイアホ一ルが設けられた基板
の表面上に形成された第１の導体層を除去するステップ
と、第１の導体層が除去された基板の表面上と、バイア
ホ一ルの内壁表面上および底部表面上に形成された第１
の導体層上とに第２の導体層を形成するステップと、を
含む基板に導体層を形成する方法が提供される。
に設けられた少なくとも１つの導体層と、２つの表面の
少なくとも一方から基板中の導体層に至る少なくとも１
つのバイアホ一ルと、を有する基板を準備するステップ
と、バイアホ一ルが設けられた基板の表面上と、バイア
ホ一ルの内壁表面上および底部表面上とに第１の導体層
を形成するステップと、バイアホ一ルが設けられた基板
の表面上に形成された第１の導体層を除去するステップ
と、第１の導体層が除去された基板の表面上と、バイア
ホ一ルの内壁表面上および底部表面上に形成された第１
の導体層上とに第２の導体層を形成するステップと、を
含む基板に導体層を形成する方法が提供される。
【００１９】さらに、本発明では、第１の導体層を除去
するステップが、２つの表面上およびスル一ホ一ルの内
壁表面上に形成された第１の導体層上にポジ型のエッチ
ング・レジスト層を形成するステップと、エッチング・
レジスト層が形成された基板に、スル一ホ一ルの内壁表
面に対して実質的に平行な光を照射して上記エッチング
・レジスト層を露光するステップと、露光後の基板を現
像し、上記２つの表面上のエッチング・レジスト層を除
去するステップと、２つの表面上の第１の導体層をエッ
チングにより除去するステップと、を含むことに特徴が
ある。
するステップが、２つの表面上およびスル一ホ一ルの内
壁表面上に形成された第１の導体層上にポジ型のエッチ
ング・レジスト層を形成するステップと、エッチング・
レジスト層が形成された基板に、スル一ホ一ルの内壁表
面に対して実質的に平行な光を照射して上記エッチング
・レジスト層を露光するステップと、露光後の基板を現
像し、上記２つの表面上のエッチング・レジスト層を除
去するステップと、２つの表面上の第１の導体層をエッ
チングにより除去するステップと、を含むことに特徴が
ある。
【００２０】
【発明の実施の形態】本発明の実施例を図１から図１０
を参照しながら以下に説明する。なお、以下の説明で
は、（Ａ）スル一ホ一ルを有する基板の場合の例と
（Ｂ）バイアホ−ルを有する基板の場合の例とに分けて
説明しているが、スル一ホ一ルおよびバイアホ−ルの両
方を有する基板においても本発明が適用できることは言
うまでもない。また、以下の説明は、メッキ法を用いた
場合の例について説明しているが、本発明の方法はこれ
に限られたものではなく、基板に導体層を形成すること
ができる全ての方法が利用できる。
を参照しながら以下に説明する。なお、以下の説明で
は、（Ａ）スル一ホ一ルを有する基板の場合の例と
（Ｂ）バイアホ−ルを有する基板の場合の例とに分けて
説明しているが、スル一ホ一ルおよびバイアホ−ルの両
方を有する基板においても本発明が適用できることは言
うまでもない。また、以下の説明は、メッキ法を用いた
場合の例について説明しているが、本発明の方法はこれ
に限られたものではなく、基板に導体層を形成すること
ができる全ての方法が利用できる。
【００２１】（Ａ）スル一ホ一ルを有する基板の場合の
例 図１から図１２を参照しながら、以下にスル一ホ一ルを
有する基板の場合の例を示す。
例 図１から図１２を参照しながら、以下にスル一ホ一ルを
有する基板の場合の例を示す。
【００２２】図１は、本発明の方法の一実施例の工程の
フロ一を示した図である。まず、基板の準備のステップ
では、本発明の方法によって導体層が形成されることに
なる基板（図２）が準備される（図１のステップ
（１））。基板は、一般的には、エポキシ樹脂などの絶
縁材を加工して得られた板材の両面に銅箔を張り付けた
ものが使われる。なお、基板は回路パタ一ンが各層に形
成された多層基板、あるいは複数の絶縁材を組み合わせ
たいわゆるコンポジット基板であってもよい。また、銅
箔を張り付けていないものでもよい。
フロ一を示した図である。まず、基板の準備のステップ
では、本発明の方法によって導体層が形成されることに
なる基板（図２）が準備される（図１のステップ
（１））。基板は、一般的には、エポキシ樹脂などの絶
縁材を加工して得られた板材の両面に銅箔を張り付けた
ものが使われる。なお、基板は回路パタ一ンが各層に形
成された多層基板、あるいは複数の絶縁材を組み合わせ
たいわゆるコンポジット基板であってもよい。また、銅
箔を張り付けていないものでもよい。
【００２３】次に、用意した基板の所定の位置に基板両
面の回路パタ一ン間の電気的接続を取るためのスル一ホ
一ル用の穴を開ける。穴は専用のドリルによって通常約
０．３〜０．８ｍｍの直径を有するように開けられる。
また、非常に小さい穴の場合には、０．２ｍｍ程度の直
径を有する穴が開けられる場合もある。
面の回路パタ一ン間の電気的接続を取るためのスル一ホ
一ル用の穴を開ける。穴は専用のドリルによって通常約
０．３〜０．８ｍｍの直径を有するように開けられる。
また、非常に小さい穴の場合には、０．２ｍｍ程度の直
径を有する穴が開けられる場合もある。
【００２４】図２には、このステップによって準備され
たスル一ホ一ル用の穴が開けられた基板１０の断面が示
されている。図２において、絶縁材料からなる板材２０
の両面に銅箔３０が張り付けられており、基板を貫通す
るスル一ホ一ル４０が形成されている。銅箔３０の厚さ
は、通常約１８〜７０μｍである。なお、図２をはじめ
として、以下に示される断面図においては、断面の様子
がより明確になるように、実際の寸法（デイメンジョ
ン）とは異なるサイズで穴の直径、層の厚さなどが示さ
れている。
たスル一ホ一ル用の穴が開けられた基板１０の断面が示
されている。図２において、絶縁材料からなる板材２０
の両面に銅箔３０が張り付けられており、基板を貫通す
るスル一ホ一ル４０が形成されている。銅箔３０の厚さ
は、通常約１８〜７０μｍである。なお、図２をはじめ
として、以下に示される断面図においては、断面の様子
がより明確になるように、実際の寸法（デイメンジョ
ン）とは異なるサイズで穴の直径、層の厚さなどが示さ
れている。
【００２５】第１回目の銅メッキのステップでは、基板
を脱脂および洗浄した後に基板全体に銅メッキが行われ
る（図１のステップ（２））。銅メッキは通常の無電解
メッキ法または電解メッキ法によりおこなわれる。図３
には、このステップにより銅メッキされた基板１０の断
面が示されている。銅メッキ層５０は基板全体に渡って
形成される。ここで注目すべきことは、スル一ホ一ル４
０の直径が小さいので、メッキ溶液がスル一ホ一ル内に
供給されにくい結果、スル一ホ一ルの内壁上の銅メッキ
層の厚さが基板表面の銅箔３０上の銅メッキ層の厚さよ
りも薄くなってしまうことである。
を脱脂および洗浄した後に基板全体に銅メッキが行われ
る（図１のステップ（２））。銅メッキは通常の無電解
メッキ法または電解メッキ法によりおこなわれる。図３
には、このステップにより銅メッキされた基板１０の断
面が示されている。銅メッキ層５０は基板全体に渡って
形成される。ここで注目すべきことは、スル一ホ一ル４
０の直径が小さいので、メッキ溶液がスル一ホ一ル内に
供給されにくい結果、スル一ホ一ルの内壁上の銅メッキ
層の厚さが基板表面の銅箔３０上の銅メッキ層の厚さよ
りも薄くなってしまうことである。
【００２６】エッチング・レジスト層を形成するステッ
プでは、基板の銅メッキ層の上にエッチング・レジスト
層が形成される（図１のステップ（３））。ここで使用
されるエッチング・レジストは、有機化合物からなる感
光性レジスト（フォトレジスト）であり、光が照射され
ない部分が耐エッチング性を示す、いわゆるポジ゛型の
フォトレジストである。図４には、このステップによっ
てエッチング・レジスト層６０が形成された基板１０の
断面が示されている。エッチング・レジスト層６０は、
銅メッキ層５０の上に一様に形成される。
プでは、基板の銅メッキ層の上にエッチング・レジスト
層が形成される（図１のステップ（３））。ここで使用
されるエッチング・レジストは、有機化合物からなる感
光性レジスト（フォトレジスト）であり、光が照射され
ない部分が耐エッチング性を示す、いわゆるポジ゛型の
フォトレジストである。図４には、このステップによっ
てエッチング・レジスト層６０が形成された基板１０の
断面が示されている。エッチング・レジスト層６０は、
銅メッキ層５０の上に一様に形成される。
【００２７】露光および現像ステップでは、エッチング
・レジスト層６０が形成された基板１０の露光および現
像がおこなわれる（図１のステップ（４））。この露光
において注目すべきことは、図４の符号７０で示される
ように、光が基板表面に対して垂直に照射されること、
言いかえれば、スル一ホ一ルの内壁表面に対して平行な
光が照射されることである。これにより、スル一ホ一ル
内壁表面上のエッチング・レジスト層を露光することな
く、基板表面上のエッチング・レジスト層のみを露光す
ることができる。また、この露光においては、一般的な
露光工程において必要とされるマスクを必要としないこ
とも注目すべき点である。
・レジスト層６０が形成された基板１０の露光および現
像がおこなわれる（図１のステップ（４））。この露光
において注目すべきことは、図４の符号７０で示される
ように、光が基板表面に対して垂直に照射されること、
言いかえれば、スル一ホ一ルの内壁表面に対して平行な
光が照射されることである。これにより、スル一ホ一ル
内壁表面上のエッチング・レジスト層を露光することな
く、基板表面上のエッチング・レジスト層のみを露光す
ることができる。また、この露光においては、一般的な
露光工程において必要とされるマスクを必要としないこ
とも注目すべき点である。
【００２８】露光された基板は、例えば炭酸ナトリウム
溶液またはメタケイ酸ナトリウム溶液からなる現像液中
で現像され、露光された基板表面上のエッチング・レジ
スト層のみが除去される。図５は現像後の基板１０の断
面を示している。図５において、スル一ホ一ルの内壁表
面上のエッチング・レジスト層６２のみを残して基板表
面上のエッチング・レジスト層が除去されている。
溶液またはメタケイ酸ナトリウム溶液からなる現像液中
で現像され、露光された基板表面上のエッチング・レジ
スト層のみが除去される。図５は現像後の基板１０の断
面を示している。図５において、スル一ホ一ルの内壁表
面上のエッチング・レジスト層６２のみを残して基板表
面上のエッチング・レジスト層が除去されている。
【００２９】エッチング・ステップでは、エッチング・
レジスト層６２で覆われていない銅メッキ層がエッチン
グにより除去される（図１のステップ（５））。エッチ
ングは、例えば塩化第２鉄あるいは塩化第２銅の酸性水
溶液をエッチング液として用いる、通常の湿式のエッチ
ングによりおこなわれる。図６は図５の基板をエッチン
グした後の基板１０の断面を示している。図６におい
て、注目すべきことは、エッチング・レジスト層６２で
覆われていない部分の全ての銅がエッチングされている
こと、すなわち、図５中の基板表面上の銅メッキ層５０
のみならず銅箔３０もエッチングされていることであ
る。これにより、後述する第２回目の銅メッキのステッ
プにおいて、基板表面上に薄い銅メッキ層を形成するこ
とが可能となる。次に、図６のエッチング・レジスト層
６２は、例えば水酸化ナトリウム溶液によって剥離され
る。図７は、エッチング・レジスト層６２を除去した後
の基板の断面を示している。
レジスト層６２で覆われていない銅メッキ層がエッチン
グにより除去される（図１のステップ（５））。エッチ
ングは、例えば塩化第２鉄あるいは塩化第２銅の酸性水
溶液をエッチング液として用いる、通常の湿式のエッチ
ングによりおこなわれる。図６は図５の基板をエッチン
グした後の基板１０の断面を示している。図６におい
て、注目すべきことは、エッチング・レジスト層６２で
覆われていない部分の全ての銅がエッチングされている
こと、すなわち、図５中の基板表面上の銅メッキ層５０
のみならず銅箔３０もエッチングされていることであ
る。これにより、後述する第２回目の銅メッキのステッ
プにおいて、基板表面上に薄い銅メッキ層を形成するこ
とが可能となる。次に、図６のエッチング・レジスト層
６２は、例えば水酸化ナトリウム溶液によって剥離され
る。図７は、エッチング・レジスト層６２を除去した後
の基板の断面を示している。
【００３０】第２回目の銅メッキのステップでは、基板
を脱脂および洗浄した後、基板全体に銅メッキが行われ
る（図１のステップ（６））。銅メッキは、第１回目の
銅メッキのステップと同様に、例えば通常の無電解メッ
キ法または電解メッキ法によりおこなわれる。この第２
回目の銅メッキにおいて注目すべきことは、従来の方法
のように、メッキレジスト層が形成された基板に銅メッ
キをするものではないので、第１回目の銅メッキの条件
がほとんどそのまま利用できることである。すなわち、
第１回目の銅メッキと同一のメッキ装置を使用し、ほと
んど同一のメッキ条件で銅メッキができる。また、メッ
キ溶液中にメッキレジストが混入し、メッキ溶液が汚染
される結果、均一なメッキができなくなり、メッキ層に
断線の原因となるクラックなどの欠陥が発生しやすくな
るという従来の方法における問題が発生しないことも重
要な点である。
を脱脂および洗浄した後、基板全体に銅メッキが行われ
る（図１のステップ（６））。銅メッキは、第１回目の
銅メッキのステップと同様に、例えば通常の無電解メッ
キ法または電解メッキ法によりおこなわれる。この第２
回目の銅メッキにおいて注目すべきことは、従来の方法
のように、メッキレジスト層が形成された基板に銅メッ
キをするものではないので、第１回目の銅メッキの条件
がほとんどそのまま利用できることである。すなわち、
第１回目の銅メッキと同一のメッキ装置を使用し、ほと
んど同一のメッキ条件で銅メッキができる。また、メッ
キ溶液中にメッキレジストが混入し、メッキ溶液が汚染
される結果、均一なメッキができなくなり、メッキ層に
断線の原因となるクラックなどの欠陥が発生しやすくな
るという従来の方法における問題が発生しないことも重
要な点である。
【００３１】図８には、第２回目の銅メッキのステップ
により銅メッキされた基板１０の断面が示されている。
図８において、銅メッキ層５２は基板全体に渡って形成
される。その結果、スル一ホ一ル４０内の銅メッキ層の
厚さは、第１回目の銅メッキによって形成された銅メッ
キ層５０の厚さと第２回目の銅メッキによって形成され
た銅メッキ層５２の厚さを併せたものとなり、電気的接
続を確実にとる上で十分な厚さが確保される。同時に、
基板表面上の銅メッキ層の厚さは、この第２回目の銅メ
ッキによって形成された銅メッキ層５２の厚さだけとな
るので、従来の方法に比べて格段に薄くすることができ
る。これにより、スル一ホ一ルを有する基板表面上の導
体層の厚さを薄くしつつ、かつスル一ホ一ル内の導体層
の厚さを十分に厚くするという本発明の目的が達成され
る。
により銅メッキされた基板１０の断面が示されている。
図８において、銅メッキ層５２は基板全体に渡って形成
される。その結果、スル一ホ一ル４０内の銅メッキ層の
厚さは、第１回目の銅メッキによって形成された銅メッ
キ層５０の厚さと第２回目の銅メッキによって形成され
た銅メッキ層５２の厚さを併せたものとなり、電気的接
続を確実にとる上で十分な厚さが確保される。同時に、
基板表面上の銅メッキ層の厚さは、この第２回目の銅メ
ッキによって形成された銅メッキ層５２の厚さだけとな
るので、従来の方法に比べて格段に薄くすることができ
る。これにより、スル一ホ一ルを有する基板表面上の導
体層の厚さを薄くしつつ、かつスル一ホ一ル内の導体層
の厚さを十分に厚くするという本発明の目的が達成され
る。
【００３２】なお、基板表面上の銅メッキ層５２の厚さ
は、１０μｍ程度にまで薄くすることができる。一方、
スル一ホ一ル内の導体層の厚さは２０μｍ以上に厚くす
ることができる。したがって、スル一ホ一ル内の導体層
の厚さを基板表面上の銅メッキ層の厚さの２倍以上にす
ることが可能である。
は、１０μｍ程度にまで薄くすることができる。一方、
スル一ホ一ル内の導体層の厚さは２０μｍ以上に厚くす
ることができる。したがって、スル一ホ一ル内の導体層
の厚さを基板表面上の銅メッキ層の厚さの２倍以上にす
ることが可能である。
【００３３】図８の銅メッキ層５２が形成された基板
は、さらにレジスト塗布、露光、現像、エッチング等の
一連の工程を経て、最終的に表面上に図９に示すような
回路パタ一ン５４が形成される。この回路パタ一ンの形
成は、従来の方法と同様に行われるので、ここではその
記載を省略する。
は、さらにレジスト塗布、露光、現像、エッチング等の
一連の工程を経て、最終的に表面上に図９に示すような
回路パタ一ン５４が形成される。この回路パタ一ンの形
成は、従来の方法と同様に行われるので、ここではその
記載を省略する。
【００３４】なお、ここで注目すべきことは、基板表面
上の銅メッキ層の厚さが薄いので、エッチング工程にお
いて、たとえエッチングがエッチングの結果得られるメ
ッキ層の断面が台形状になるように進行したとしても、
その進行程度が小さく、上述した図２１に示された先行
技術のように、パタ一ン化された導体層間の間隔が狭く
なり導体層間で短絡が発生しやすくなるという問題が発
生しないことである。すなわち、例えば図１０に示すよ
うに、同一の回路パタ一ンの設計仕様（スペック）に基
づき銅メッキ層をエッチングした場合、本発明の方法に
よって形成された銅メッキ層の回路パタ一ン９０間の間
隔"ｂ"を、従来の方法によって形成された銅メッキ層の
回路パタ一ン８０間の間隔"ａ"よりも相当に広くするこ
とができる。このことは、言いかえれば、本発明の方法
を採用した場合は、より回路パタ一ンの設計仕様（スペ
ック）を厳しくすること、すなわち、設計（スペック）
上の導体間の間隔をより狭くすることができることを意
味する。したがって、本発明の方法を採用した場合、従
来よりも回路パタ一ンの高密度化を図ることができる。
上の銅メッキ層の厚さが薄いので、エッチング工程にお
いて、たとえエッチングがエッチングの結果得られるメ
ッキ層の断面が台形状になるように進行したとしても、
その進行程度が小さく、上述した図２１に示された先行
技術のように、パタ一ン化された導体層間の間隔が狭く
なり導体層間で短絡が発生しやすくなるという問題が発
生しないことである。すなわち、例えば図１０に示すよ
うに、同一の回路パタ一ンの設計仕様（スペック）に基
づき銅メッキ層をエッチングした場合、本発明の方法に
よって形成された銅メッキ層の回路パタ一ン９０間の間
隔"ｂ"を、従来の方法によって形成された銅メッキ層の
回路パタ一ン８０間の間隔"ａ"よりも相当に広くするこ
とができる。このことは、言いかえれば、本発明の方法
を採用した場合は、より回路パタ一ンの設計仕様（スペ
ック）を厳しくすること、すなわち、設計（スペック）
上の導体間の間隔をより狭くすることができることを意
味する。したがって、本発明の方法を採用した場合、従
来よりも回路パタ一ンの高密度化を図ることができる。
【００３５】上述したエッチング・レジスト層を形成す
るステップでは、エッチング・レジスト層として、上述
したポジ型のフォトレジストを用いる方法以外に、感光
性樹脂がキャリア・フィルムと保護フィルムでサンドイ
ッチされた３層構造からなる、ドライフィルムを用いる
方法もある。図１１はドライフィルムを用いた場合の例
を示している。図１１において、パタ−ニングされたド
ライフィルム６４が、スル一ホ一ル４０を完全に覆うよ
うに、基板表面上に設けられている。
るステップでは、エッチング・レジスト層として、上述
したポジ型のフォトレジストを用いる方法以外に、感光
性樹脂がキャリア・フィルムと保護フィルムでサンドイ
ッチされた３層構造からなる、ドライフィルムを用いる
方法もある。図１１はドライフィルムを用いた場合の例
を示している。図１１において、パタ−ニングされたド
ライフィルム６４が、スル一ホ一ル４０を完全に覆うよ
うに、基板表面上に設けられている。
【００３６】このドライフィルムを用いた方法の場合、
次に銅メッキ層５０のエッチングが行われる。しかしな
がら、図１１に示されているように、スル一ホ一ル周辺
部の基板表面もドライフィルムが覆っているので、この
スル一ホ一ル周辺部の基板表面上の銅メッキ層がエッチ
ングされずに残ってしまう。その結果、第２回目の銅メ
ッキ・ステップにおいて、銅メッキ層５２が形成された
場合に、図１２に示すように、スル一ホ一ル周辺部の基
板表面上の銅メッキ層の厚さが厚くなり、段差ができて
しまうという不都合が生ずる。したがって、このスル一
ホ一ル周辺部の銅メッキ層の段差が好ましくない場合に
は、上述したポジ型のフォトレジストを用いる方がよ
い。
次に銅メッキ層５０のエッチングが行われる。しかしな
がら、図１１に示されているように、スル一ホ一ル周辺
部の基板表面もドライフィルムが覆っているので、この
スル一ホ一ル周辺部の基板表面上の銅メッキ層がエッチ
ングされずに残ってしまう。その結果、第２回目の銅メ
ッキ・ステップにおいて、銅メッキ層５２が形成された
場合に、図１２に示すように、スル一ホ一ル周辺部の基
板表面上の銅メッキ層の厚さが厚くなり、段差ができて
しまうという不都合が生ずる。したがって、このスル一
ホ一ル周辺部の銅メッキ層の段差が好ましくない場合に
は、上述したポジ型のフォトレジストを用いる方がよ
い。
【００３７】（Ｂ）バイアホ一ルを有する基板の場合の
例 図１および図１３から図２０を参照しながら以下にバイ
アホ一ルを有する基板の場合の例を示す。
例 図１および図１３から図２０を参照しながら以下にバイ
アホ一ルを有する基板の場合の例を示す。
【００３８】まず、基板の準備のステップでは、本発明
の方法によって導体層が形成されることになる基板が準
備される（図１のステップ（１））。基板の準備にあた
っては、まず、図１３に示されるように、エポキシ樹脂
などの絶縁材を加工して得られた板材２２の表面に、基
板内の導体層を形成する銅箔３２が張り付けられる。な
お、板材に銅箔を張り付ける代わりに、メッキ法あるい
はスパッタリング法などの導体層形成方法によって銅な
どの導体層を板材上に形成してもよい。
の方法によって導体層が形成されることになる基板が準
備される（図１のステップ（１））。基板の準備にあた
っては、まず、図１３に示されるように、エポキシ樹脂
などの絶縁材を加工して得られた板材２２の表面に、基
板内の導体層を形成する銅箔３２が張り付けられる。な
お、板材に銅箔を張り付ける代わりに、メッキ法あるい
はスパッタリング法などの導体層形成方法によって銅な
どの導体層を板材上に形成してもよい。
【００３９】次に、図１４に示されるように、銅箔３２
が張り付けられた板材２２上に、熱硬化性ポリイミドな
どからなる絶縁材６６が塗布された後、通常のフォトリ
ソグラフィ技術を用いて、絶縁材６６中に銅箔３２に至
るバイアホ一ル４５が形成される。これにより、バイア
ホ一ルを有する基板１５が準備される。図１４におい
て、断面が台形状のバイアホ一ル４５の絶縁材表面部に
おける直径は約２００μｍであり、銅箔表面部における
直径は約１２５μｍである。
が張り付けられた板材２２上に、熱硬化性ポリイミドな
どからなる絶縁材６６が塗布された後、通常のフォトリ
ソグラフィ技術を用いて、絶縁材６６中に銅箔３２に至
るバイアホ一ル４５が形成される。これにより、バイア
ホ一ルを有する基板１５が準備される。図１４におい
て、断面が台形状のバイアホ一ル４５の絶縁材表面部に
おける直径は約２００μｍであり、銅箔表面部における
直径は約１２５μｍである。
【００４０】なお、バイアホ一ルの断面は必ずしも台形
状である必要はなく、長方形などの他の形状を断面とし
て有する穴であってもよい。また、通常のフォトリソグ
ラフィおよびエッチング方法を用いて、予め用意した多
層基板に、基板表面から基板中の導体層に至る穴を形成
することにより、バイアホ一ルを有する基板を準備する
こともできる。
状である必要はなく、長方形などの他の形状を断面とし
て有する穴であってもよい。また、通常のフォトリソグ
ラフィおよびエッチング方法を用いて、予め用意した多
層基板に、基板表面から基板中の導体層に至る穴を形成
することにより、バイアホ一ルを有する基板を準備する
こともできる。
【００４１】第１回目の銅メッキのステップでは、基板
１５を脱脂および洗浄した後に基板全体に銅メッキが行
われる（図１のステップ（２））。銅メッキは通常の無
電解メッキ法または電解メッキ法によりおこなわれる。
図１５には、このステップにより銅メッキされた基板１
５の断面が示されている。銅メッキ層５６は基板全体に
渡って形成される。ここで注目すべきことは、バイアホ
一ルの直径が小さいので、メッキ溶液がスル一ホ一ル内
に供給されにくい結果、バイアホ一ル４５の内壁上の銅
メッキ層の厚さがバイアホ一ルを除く基板表面上の銅メ
ッキ層の厚さよりも薄くなってしまうことである。
１５を脱脂および洗浄した後に基板全体に銅メッキが行
われる（図１のステップ（２））。銅メッキは通常の無
電解メッキ法または電解メッキ法によりおこなわれる。
図１５には、このステップにより銅メッキされた基板１
５の断面が示されている。銅メッキ層５６は基板全体に
渡って形成される。ここで注目すべきことは、バイアホ
一ルの直径が小さいので、メッキ溶液がスル一ホ一ル内
に供給されにくい結果、バイアホ一ル４５の内壁上の銅
メッキ層の厚さがバイアホ一ルを除く基板表面上の銅メ
ッキ層の厚さよりも薄くなってしまうことである。
【００４２】エッチング・レジスト層を形成するステッ
プでは、基板の銅メッキ層の上にエッチング・レジスト
層が形成される（図１のステップ（３））。ここで使用
されるエッチング・レジストは、有機化合物からなる感
光性レジスト（フォトレジスト）であり、例えば光が照
射されない部分が耐エッチング性を示す、いわゆるポジ
型のフォトレジストである。図１６には、このステップ
によってエッチング・レジスト層６６が形成された基板
１５の断面が示されている。エッチング・レジスト層６
６は、銅メッキ層５６の上に一様に形成される。
プでは、基板の銅メッキ層の上にエッチング・レジスト
層が形成される（図１のステップ（３））。ここで使用
されるエッチング・レジストは、有機化合物からなる感
光性レジスト（フォトレジスト）であり、例えば光が照
射されない部分が耐エッチング性を示す、いわゆるポジ
型のフォトレジストである。図１６には、このステップ
によってエッチング・レジスト層６６が形成された基板
１５の断面が示されている。エッチング・レジスト層６
６は、銅メッキ層５６の上に一様に形成される。
【００４３】露光および現像ステップでは、エッチング
・レジスト層６６が形成された基板１５の露光および現
像がおこなわれる（図１のステップ（４））。露光は、
一般的な露光方法により、バイアホ一ルに相当する大き
さの光透過部を有するマスクを用いて行われる。
・レジスト層６６が形成された基板１５の露光および現
像がおこなわれる（図１のステップ（４））。露光は、
一般的な露光方法により、バイアホ一ルに相当する大き
さの光透過部を有するマスクを用いて行われる。
【００４４】露光された基板は、例えば炭酸ナトリウム
溶液あるいはメタケイ酸ナトリウム溶液からなる現像液
中で現像され、露光された基板表面上のエッチング・レ
ジスト層のみが除去される。図１７は現像後の基板１５
の断面を示している。図１７において、バイアホ一ル４
５内のエッチング・レジスト層６８のみを残して基板表
面上のエッチング・レジスト層が除去されている。
溶液あるいはメタケイ酸ナトリウム溶液からなる現像液
中で現像され、露光された基板表面上のエッチング・レ
ジスト層のみが除去される。図１７は現像後の基板１５
の断面を示している。図１７において、バイアホ一ル４
５内のエッチング・レジスト層６８のみを残して基板表
面上のエッチング・レジスト層が除去されている。
【００４５】エッチング・ステップでは、エッチング・
レジスト層６８で覆われていない銅メッキ層がエッチン
グにより除去される（図１のステップ（５））。エッチ
ングは、例えば塩化第２鉄あるいは塩化第２銅の酸性水
溶液をエッチング液として用いる、通常の湿式のエッチ
ングによりおこなわれる。次に、エッチング後の基板上
のエッチング・レジスト層６８は、例えば水酸化ナトリ
ウム溶液によって剥離される。図１８は、エッチング・
レジスト層６８を除去した後の基板の断面を示してい
る。
レジスト層６８で覆われていない銅メッキ層がエッチン
グにより除去される（図１のステップ（５））。エッチ
ングは、例えば塩化第２鉄あるいは塩化第２銅の酸性水
溶液をエッチング液として用いる、通常の湿式のエッチ
ングによりおこなわれる。次に、エッチング後の基板上
のエッチング・レジスト層６８は、例えば水酸化ナトリ
ウム溶液によって剥離される。図１８は、エッチング・
レジスト層６８を除去した後の基板の断面を示してい
る。
【００４６】第２回目の銅メッキのステップでは、基板
を脱脂および洗浄した後、基板全体に銅メッキが行われ
る（図１のステップ（６））。銅メッキは、第１回目の
銅メッキのステップと同様に、例えば通常の無電解メッ
キ法または電解メッキ法によりおこなわれる。この第２
回目の銅メッキにおいて注目すべきことは、従来の方法
のように、メッキレジスト層が形成された基板に銅メッ
キをするものではないので、第１回目の銅メッキの条件
がほとんどそのまま利用できることである。すなわち、
第１回目の銅メッキと同一のメッキ装置を使用し、ほと
んど同一のメッキ条件で銅メッキができる。また、メッ
キ溶液中にメッキレジストが混入し、メッキ溶液が汚染
される結果、均一なメッキができなくなり、メッキ層に
断線の原因となるクラックなどの欠陥が発生しやすくな
るという従来の方法における問題が発生しないことも重
要な点である。
を脱脂および洗浄した後、基板全体に銅メッキが行われ
る（図１のステップ（６））。銅メッキは、第１回目の
銅メッキのステップと同様に、例えば通常の無電解メッ
キ法または電解メッキ法によりおこなわれる。この第２
回目の銅メッキにおいて注目すべきことは、従来の方法
のように、メッキレジスト層が形成された基板に銅メッ
キをするものではないので、第１回目の銅メッキの条件
がほとんどそのまま利用できることである。すなわち、
第１回目の銅メッキと同一のメッキ装置を使用し、ほと
んど同一のメッキ条件で銅メッキができる。また、メッ
キ溶液中にメッキレジストが混入し、メッキ溶液が汚染
される結果、均一なメッキができなくなり、メッキ層に
断線の原因となるクラックなどの欠陥が発生しやすくな
るという従来の方法における問題が発生しないことも重
要な点である。
【００４７】図１９には、第２回目の銅メッキのステッ
プにより銅メッキされた基板１５の断面が示されてい
る。図１９において、銅メッキ層５８は基板全体に渡っ
て形成される。その結果、上述したスル−ホ−ルを有す
る基板の場合と同様に、バイアホ一ル４５内の銅メッキ
層の厚さは、第１回目の銅メッキによって形成された銅
メッキ層５６の厚さと第２回目の銅メッキによって形成
された銅メッキ層５８の厚さを併せたものとなり、電気
的接続を確実にとる上で十分な厚さが確保される。同時
に、基板表面上の銅メッキ層の厚さは、この第２回目の
銅メッキによって形成された銅メッキ層５８の厚さだけ
となるので、従来の方法に比べて格段に薄くすることが
できる。これにより、バイアホ一ルを有する基板表面上
の導体層の厚さを薄くしつつ、かつバイアホ一ル内の導
体層の厚さを十分に厚くするという本発明の目的が達成
される。
プにより銅メッキされた基板１５の断面が示されてい
る。図１９において、銅メッキ層５８は基板全体に渡っ
て形成される。その結果、上述したスル−ホ−ルを有す
る基板の場合と同様に、バイアホ一ル４５内の銅メッキ
層の厚さは、第１回目の銅メッキによって形成された銅
メッキ層５６の厚さと第２回目の銅メッキによって形成
された銅メッキ層５８の厚さを併せたものとなり、電気
的接続を確実にとる上で十分な厚さが確保される。同時
に、基板表面上の銅メッキ層の厚さは、この第２回目の
銅メッキによって形成された銅メッキ層５８の厚さだけ
となるので、従来の方法に比べて格段に薄くすることが
できる。これにより、バイアホ一ルを有する基板表面上
の導体層の厚さを薄くしつつ、かつバイアホ一ル内の導
体層の厚さを十分に厚くするという本発明の目的が達成
される。
【００４８】なお、基板表面上の銅メッキ層５８の厚さ
は、１０μｍ程度にまで薄くすることができる。一方、
バイアホ一ル内の導体層の厚さは２０μｍ以上に厚くす
ることができる。したがって、上述したスル−ホ−ルを
有する基板の場合と同様に、バイアホ一ル内の導体層の
厚さを基板表面上の銅メッキ層の厚さの２倍以上にする
ことが可能である。
は、１０μｍ程度にまで薄くすることができる。一方、
バイアホ一ル内の導体層の厚さは２０μｍ以上に厚くす
ることができる。したがって、上述したスル−ホ−ルを
有する基板の場合と同様に、バイアホ一ル内の導体層の
厚さを基板表面上の銅メッキ層の厚さの２倍以上にする
ことが可能である。
【００４９】図１９の銅メッキ層５８が形成された基板
は、さらにレジスト塗布、露光、現像、エッチング等の
一連の工程を経て、最終的に表面上に図２０に示すよう
な回路パタ一ン５９が形成される。この回路パタ一ンの
形成は、従来の方法と同様に行われるので、ここではそ
の記載を省略する。
は、さらにレジスト塗布、露光、現像、エッチング等の
一連の工程を経て、最終的に表面上に図２０に示すよう
な回路パタ一ン５９が形成される。この回路パタ一ンの
形成は、従来の方法と同様に行われるので、ここではそ
の記載を省略する。
【００５０】なお、基板表面上の銅メッキ層の厚さが薄
いので、エッチング工程において、たとえエッチングが
エッチングの結果得られるメッキ層の断面が台形状にな
るように進行したとしても、その進行程度が小さく、上
述した図２１に示された先行技術のように、パタ一ン化
された導体層間の間隔が狭くなり導体層間で短絡が発生
しやすくなるという問題を回避することができる。した
がって、本発明の方法を採用した場合、上述したスル−
ホ−ルを有する基板の場合と同様に、設計（スペック）
上の導体間の間隔をより狭くすることができるので、従
来よりも回路パタ一ンの高密度化を図ることができる。
いので、エッチング工程において、たとえエッチングが
エッチングの結果得られるメッキ層の断面が台形状にな
るように進行したとしても、その進行程度が小さく、上
述した図２１に示された先行技術のように、パタ一ン化
された導体層間の間隔が狭くなり導体層間で短絡が発生
しやすくなるという問題を回避することができる。した
がって、本発明の方法を採用した場合、上述したスル−
ホ−ルを有する基板の場合と同様に、設計（スペック）
上の導体間の間隔をより狭くすることができるので、従
来よりも回路パタ一ンの高密度化を図ることができる。
【００５１】また、上述したエッチング・レジスト層を
形成するステップでは、上述したスル−ホ−ルを有する
基板の場合と同様に、エッチング・レジスト層として、
ポジ型のフォトレジストを用いる代わりに、ドライフィ
ルムを用いることが可能である。
形成するステップでは、上述したスル−ホ−ルを有する
基板の場合と同様に、エッチング・レジスト層として、
ポジ型のフォトレジストを用いる代わりに、ドライフィ
ルムを用いることが可能である。
【００５２】以上好ましい実施例について説明したが、
本発明は上記実施例に限定されるものではなく、本発明
の要旨を変更しない範囲内において各種の変更が可能で
ある。例えば、基板上に形成される導体は、銅（Ｃｕ）
に限られず、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、金
（Ａｕ）または半田（Ｐｂ一Ｓｎ）などの材料からなる
導体であってもよい。また、第１回目に形成される第１
の導体と第２回目に形成される第２の導体とは、必ずし
も同一の導体である必要はなく、例えば銅とニッケルの
ような異なる導体であってもよい。さらに、導体層の形
成方法も、メッキ法に限られず、スル一ホ一ルを有する
基板に導体層を形成することができる、例えばスパッタ
リング法などのあらゆる方法が利用可能である。
本発明は上記実施例に限定されるものではなく、本発明
の要旨を変更しない範囲内において各種の変更が可能で
ある。例えば、基板上に形成される導体は、銅（Ｃｕ）
に限られず、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、金
（Ａｕ）または半田（Ｐｂ一Ｓｎ）などの材料からなる
導体であってもよい。また、第１回目に形成される第１
の導体と第２回目に形成される第２の導体とは、必ずし
も同一の導体である必要はなく、例えば銅とニッケルの
ような異なる導体であってもよい。さらに、導体層の形
成方法も、メッキ法に限られず、スル一ホ一ルを有する
基板に導体層を形成することができる、例えばスパッタ
リング法などのあらゆる方法が利用可能である。
【００５３】
【発明の効果】以上説明した本発明の方法によって、以
下に示す効果を得ることができる。スル一ホ一ルまたは
バイアホ−ルを有する基板において、第１回目に形成さ
れた基板表面上の第１の導体層を除去した後に、スル一
ホ一ルまたはバイアホ−ル内を含む基板全体に第２の導
体層を形成するので、基板表面上の導体層の厚さを薄く
しつつ、かつスル一ホ一ルまたはバイアホ−ル内の導体
層の厚さを十分に厚くすることができる。したがって、
スル一ホ一ルまたはバイアホ−ル内の導体層に断線の原
因となるピンホ一ル、クラック等の欠陥が発生せず、電
気的接続が確実におこなわれる。また、基板表面上のパ
タ一ン化された導体層間の間隔が十分確保でき、電気的
な短絡が発生することなく、導体回路パタ一ンの高密度
化を図ることができる。
下に示す効果を得ることができる。スル一ホ一ルまたは
バイアホ−ルを有する基板において、第１回目に形成さ
れた基板表面上の第１の導体層を除去した後に、スル一
ホ一ルまたはバイアホ−ル内を含む基板全体に第２の導
体層を形成するので、基板表面上の導体層の厚さを薄く
しつつ、かつスル一ホ一ルまたはバイアホ−ル内の導体
層の厚さを十分に厚くすることができる。したがって、
スル一ホ一ルまたはバイアホ−ル内の導体層に断線の原
因となるピンホ一ル、クラック等の欠陥が発生せず、電
気的接続が確実におこなわれる。また、基板表面上のパ
タ一ン化された導体層間の間隔が十分確保でき、電気的
な短絡が発生することなく、導体回路パタ一ンの高密度
化を図ることができる。
【００５４】メッキ法、エッチング法などの従来からあ
る技術を用いて、スル一ホ一ルまたはバイアホ−ルを有
する基板に、電気的接続が確実で回路パタ一ンの高密度
化が可能である、導体層を形成することができる。特
に、導体層の形成方法としてメッキ法を採用した場合、
メッキレジスト層が形成された基板に導体メッキをする
ものではないので、メッキ溶液中にメッキレジストが混
入し、メッキ溶液が汚染される結果、均一なメッキがで
きなくなり、導体メッキ層に断線の原因となるクラック
などの欠陥が発生することがない。また、第１回目の導
体メッキと第２回目の導体メッキとを同一のメッキ装置
でほとんど同一のメッキ条件でおこなうことができるの
で、製造工程の簡略化が図れる。
る技術を用いて、スル一ホ一ルまたはバイアホ−ルを有
する基板に、電気的接続が確実で回路パタ一ンの高密度
化が可能である、導体層を形成することができる。特
に、導体層の形成方法としてメッキ法を採用した場合、
メッキレジスト層が形成された基板に導体メッキをする
ものではないので、メッキ溶液中にメッキレジストが混
入し、メッキ溶液が汚染される結果、均一なメッキがで
きなくなり、導体メッキ層に断線の原因となるクラック
などの欠陥が発生することがない。また、第１回目の導
体メッキと第２回目の導体メッキとを同一のメッキ装置
でほとんど同一のメッキ条件でおこなうことができるの
で、製造工程の簡略化が図れる。
【図１】本発明の方法の一実施例の各ステップのフロ−
を示した図である。
を示した図である。
【図２】図１の（１）基板の準備のステップによって準
備されたスル−ホ−ル用の穴をが開けられた基板の断面
図である。
備されたスル−ホ−ル用の穴をが開けられた基板の断面
図である。
【図３】図１の（２）第１回目の銅メッキのステップに
よって銅メッキされた基板の断面図である。
よって銅メッキされた基板の断面図である。
【図４】図１の（３）エッチング・レジスト層を形成す
るステップによってエッチング・レジスト層が形成され
た基板の断面図である。
るステップによってエッチング・レジスト層が形成され
た基板の断面図である。
【図５】図１の（４）露光および現像ステップによって
現像された基板断面である。
現像された基板断面である。
【図６】図１の（５）エッチング・ステップによってエ
ッチングされた基板の断面図である。
ッチングされた基板の断面図である。
【図７】図１の（５）エッチング・ステップによってエ
ッチング・レジスト層が除去された後の基板の断面図で
ある。
ッチング・レジスト層が除去された後の基板の断面図で
ある。
【図８】図１の（６）第２回目の銅メッキのステップに
よって銅メッキされた基板の断面図である。
よって銅メッキされた基板の断面図である。
【図９】本発明によって得られた回路パタ−ン形成後の
基板の断面図である。
基板の断面図である。
【図１０】本発明と従来技術によって得られた回路パタ
−ン形成後の基板の断面図である。
−ン形成後の基板の断面図である。
【図１１】エッチング・レジスト層としてドライフィル
ムを用いた場合の例を示す基板の断面図である。
ムを用いた場合の例を示す基板の断面図である。
【図１２】図１１の基板をエッチングし、さらに第２回
目の銅メッキ層を形成した後の基板の断面図である。
目の銅メッキ層を形成した後の基板の断面図である。
【図１３】図１の（１）基板の準備のステップにおいて
銅箔が張り付けられ板材の断面図である。
銅箔が張り付けられ板材の断面図である。
【図１４】図１の（１）基板の準備のステップにおいて
バイアホ一ルが形成され基板の断面図である。
バイアホ一ルが形成され基板の断面図である。
【図１５】図１の（２）第１回目の銅メッキのステップ
によって銅メッキされた基板の断面図である。
によって銅メッキされた基板の断面図である。
【図１６】図１の（３）エッチング・レジスト層を形成
するステップによってエッチング・レジスト層が形成さ
れた基板の断面図である。
するステップによってエッチング・レジスト層が形成さ
れた基板の断面図である。
【図１７】図１の（４）露光および現像ステップによっ
て現像された基板断面である。
て現像された基板断面である。
【図１８】図１の（５）エッチング・ステップによって
エッチングされ、さらにエッチング・レジスト層が除去
された後の基板の断面図である。
エッチングされ、さらにエッチング・レジスト層が除去
された後の基板の断面図である。
【図１９】図１の（６）第２回目の銅メッキのステップ
によって銅メッキされた基板の断面図である。
によって銅メッキされた基板の断面図である。
【図２０】本発明によって得られた回路パタ−ン形成後
の基板の断面図である。
の基板の断面図である。
【図２１】従来技術によって回路パタ−ンが形成された
基板の断面図である。
基板の断面図である。
１０、１５ 基板 ２０、２２ 絶縁材料からなる板材 ３０、３２ 銅箔 ４０ スル−ホ−ル ４５ バイアホ−ル ５０、５２、５６、５８ 銅メッキ層 ５４、５７、５９ パタ−ン化された銅メッキ層 ６０、６２、６８ エッチング・レジスト層 ６４ ドライフィルム ６６ 絶縁材 ７０ 露光用の光 ８０ 従来方法によって形成された銅メッキ層の回路パ
タ−ン ９０ 本発明の方法によって形成された銅メッキ層の回
路パタ−ン
タ−ン ９０ 本発明の方法によって形成された銅メッキ層の回
路パタ−ン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 内藤 義之 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲 事業所内 (72)発明者 山下 重明 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲 事業所内 (56)参考文献 特開 昭64−49299（ＪＰ，Ａ) 特開 平６−334337（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 3/42 650
Claims (13)
- 【請求項１】 基板に導体層を形成する方法であって、 ２つの表面および少なくとも１つのスル一ホ一ルを有す
る基板を準備するステップと、 上記２つの表面上およびスル一ホ一ルの内壁表面上に第
１の導体層を形成するステップと、 上記２つの表面上に形成された全ての第１の導体層を除
去するステップと、 上記第１の導体層が除去された２つの表面上および上記
スル一ホ一ルの内壁表面上に形成された第１の導体層上
に第２の導体層を形成するステップと、 を含む方法。 - 【請求項２】 上記第１の導体層を除去するステップ
が、 上記２つの表面上およびスル一ホ一ルの内壁表面上に形
成された第１の導体層上にエッチング・レジスト層を形
成するステップと、 上記２つの表面上のエッチング・レジスト層を除去する
ステップと、 上記２つの表面上の全ての第１の導体層をエッチングに
より除去するステップと、 を含む請求項１記載の方法。 - 【請求項３】 上記エッチング・レジストがポジ型のフ
ォトレジストであり、 さらに、上記エッチング・レジスト層を除去するステッ
プが、 上記エッチング・レジスト層が形成された基板に、上記
スル一ホ一ルの内壁表面に対して実質的に平行な光を照
射して上記エッチング・レジスト層を露光するステップ
と、 上記露光後の基板を現像し、上記２つの表面上のエッチ
ング・レジスト層を除去するステップと、 を含む請求項２記載の方法。 - 【請求項４】 上記２つの表面の少なくとも１つが上記
基板上に予め形成された導体箔の表面からなり、上記全
ての第１の導体層を除去するステップが、同時に上記基
板上の導体箔を除去することを特徴とする請求項１記載
の方法。 - 【請求項５】 基板に導体層を形成する方法であって、 ２つの表面と、基板中に設けられた少なくとも１つの導
体層と、上記２つの表面の少なくとも一方から上記基板
中の導体層に至る少なくとも１つのバイアホ一ルと、を
有する基板を準備するステップと、 上記バイアホ一ルが設けられた基板の表面上と、上記バ
イアホ一ルの内壁表面上および底部表面上とに第１の導
体層を形成するステップと、 上記バイアホ一ルが設けられた基板の表面上に形成され
た全ての第１の導体層を除去するステップと、 上記全ての第１の導体層が除去された基板の表面上と、
上記バイアホ一ルの内壁表面上および底部表面上に形成
された第１の導体層上とに第２の導体層を形成するステ
ップと、 を含む方法。 - 【請求項６】 上記全ての第１の導体層を除去するステ
ップが、 上記バイアホ一ルが設けられた基板の表面上と、上記バ
イアホ一ルの内壁表面上および底部表面上とに形成され
た第１の導体層上にエッチング・レジスト層を形成する
ステップと、 上記バイアホ一ルが設けられた基板の表面上のエッチン
グ・レジスト層を除去するステップと、 上記バイアホ一ルが設けられた基板の表面上の全ての第
１の導体層をエッチングにより除去するステップと、 を含む請求項５記載の方法。 - 【請求項７】 上記第１の導体層を形成するステップ
と、上記第２の導体層を形成するステップが、ともにメ
ッキ法によって導体メッキ層を形成するステップを含む
請求項１または５記載の方法。 - 【請求項８】 上記第１の導体層を形成するステップ
と、上記第２の導体層を形成するステップが、実質的に
同一な条件によって導体メッキ層を形成することを特徴
とする請求項７記載の方法。 - 【請求項９】 上記第１の導体および第２の導体が、
銅、ニッケル、ロジウム、金、および半田からなるグル
一プの中から選択された材料からなる導体である請求項
１または５記載の方法。 - 【請求項１０】 上記スル一ホ一ルの内壁表面上に形成
された第１導体層の厚さと第２の導体層の厚さの和が、
上記２つの表面上に形成された第２の導体層の厚さの２
倍以上である請求項１記載の方法。 - 【請求項１１】 上記バイアホ一ルの内壁表面上に形成
された第１導体層の厚さと第２の導体層の厚さの和が、
上記バイアホ一ルが設けられた基板の表面上に形成され
た第２の導体層の厚さの２倍以上である請求項５記載の
方法。 - 【請求項１２】 基板に導体層を形成する方法であっ
て、 少なくとも１つの表面に導体箔が形成された基板を準備
するステップと、 上記基板に少なくとも１つのスル一ホ一ルを形成するス
テップと、 上記基板の表面上およびスル一ホ一ルの内壁表面上に第
１のメッキ導体層を形成するステップと、 上記第１のメッキ導体層上にポジ型のフォトレジスト層
を形成するステップと、 上記フォトレジスト層が形成された基板に、スル一ホ一
ルの内壁表面に対して実質的に平行な光を照射して上記
フォトレジスト層を露光するステップと、 上記露光後の基板を現像し、上記表面上のフォトレジス
ト層を除去するステップと、 上記基板の表面上の全ての第１のメッキ導体層をエッチ
ングにより除去するステップと、 上記スル一ホ一ルの内壁表面上のフォトレジスト層を除
去するステップと、 上記全ての第１のメッキ導体層が除去された基板の表面
および上記スル一ホ一ルの内壁表面上に形成された第１
のメッキ導体層上に第２のメッキ導体層を形成するステ
ップと、 を含む方法。 - 【請求項１３】 基板に導体層を形成する方法であっ
て、 ２つの表面と、基板中に設けられた少なくとも１つの導
体層と、上記２つの表面の少なくとも一方から上記基板
中の導体層の表面に至るバイアホ一ルと、を有する基板
を準備するステップと、 上記バイアホ一ルが設けられた基板の表面上と、上記バ
イアホ一ルの内壁表面上および底部表面上とに第１のメ
ッキ導体層を形成するステップと、 上記第１のメッキ導体層上にフォトレジスト層を形成す
るステップと、 上記フォトレジスト層を露光および現像し、上記バイア
ホ一ルが設けられた基板の表面上のフォトレジスト層を
除去するステップと、 上記バイアホ一ルが設けられた基板の表面上の全ての第
１のメッキ導体層をエッチングにより除去するステップ
と、 上記バイアホ一ルの内壁表面上および底部表面上のフォ
トレジスト層を除去するステップと、 上記全ての第１のメッキ導体層が除去された基板の表面
上と、上記バイアホ一ルの内壁表面上および底部表面上
に形成された第１のメッキ導体層上とに第２のメッキ導
体層を形成するステップと、 を含む方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04240996A JP3149352B2 (ja) | 1996-02-29 | 1996-02-29 | 基板の導体層の形成方法 |
| US08/775,739 US5985521A (en) | 1996-02-29 | 1996-12-30 | Method for forming electrically conductive layers on chip carrier substrates having through holes or via holes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04240996A JP3149352B2 (ja) | 1996-02-29 | 1996-02-29 | 基板の導体層の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246719A JPH09246719A (ja) | 1997-09-19 |
| JP3149352B2 true JP3149352B2 (ja) | 2001-03-26 |
Family
ID=12635277
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| US (1) | US5985521A (ja) |
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1996
- 1996-02-29 JP JP04240996A patent/JP3149352B2/ja not_active Expired - Fee Related
- 1996-12-30 US US08/775,739 patent/US5985521A/en not_active Expired - Fee Related
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Also Published As
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|---|---|
| US5985521A (en) | 1999-11-16 |
| JPH09246719A (ja) | 1997-09-19 |
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