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KR100733253B1 - 고밀도 인쇄회로기판 및 그 제조방법 - Google Patents

고밀도 인쇄회로기판 및 그 제조방법 Download PDF

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KR100733253B1
KR100733253B1 KR1020050110805A KR20050110805A KR100733253B1 KR 100733253 B1 KR100733253 B1 KR 100733253B1 KR 1020050110805 A KR1020050110805 A KR 1020050110805A KR 20050110805 A KR20050110805 A KR 20050110805A KR 100733253 B1 KR100733253 B1 KR 100733253B1
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Abstract

본 발명은 원재료로서 종래의 동박적층판(CCL)을 사용하지 않음으로써, 박형의 인쇄회로기판을 제조할 수 있고, 종래의 인쇄회로기판 제조 방법에서 발생하던 문제점들을 해결할 수 있는 고밀도 인쇄회로기판 및 그 제조방법에 관한 것이다.
또한, 본 발명에 따르면, 일정한 두께를 가지고 있는 제1 절연층; 및 상기 제1 절연층의 양측에 각각 뭍혀 있는 한쌍의 제1 회로층을 포함하여 이루어진 고밀도 인쇄회로기판이 제공된다.
고밀도, 인쇄회로기판, 시드층, 중간 매개체, interposer

Description

고밀도 인쇄회로기판 및 그 제조방법 {High density printed circuit board and manufacturing method thereof}
도1a 내지 도1d는 종래의 세미 애디티브 공법에 따른 인쇄회로기판 제조방법을 나타낸다.
도 2는 본 발명의 일실시예에 따른 고밀도 인쇄회로기판의 단면도이다.
도3a 내지 도3m은 본 발명의 일 실시예에 따른 양면 고밀도 인쇄회로기판의 제조 방법을 나타낸다.
도 4a 내지 도 4h는 본 발명이 일실시예에 따른 고밀도 기판의 제조방법에서 레이저 드릴을 사용하여 비아를 형성하는 과정을 나타내는 공정도이다.
*도면의 주요 부분에 대한 설명*
31, 31a, 31b, 41a, 41b : 케리어
32, 32a, 32b, 42a, 42b : 동호일
33a, 33b, 43a, 43b : 에칭 레지스트
34a, 34b, 44a, 44b : 회로층
35, 45 : 접착제
36, 46 : 비아홀 37, 47 : 시드층
38, 48 : 도금 레지스트 39, 49 : 동도금층
40, 50 : 솔더 레지스트
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.
보다 구체적으로, 본 발명은 원재료로서 종래의 동박적층판(CCL)을 사용하지않음으로써, 박형의 인쇄회로기판을 제조할 수 있고, 종래의 인쇄회로기판 제조 방법에서 발생하던 문제점들을 해결할 수 있는 고밀도 인쇄회로기판 및 그 제조방법에 관한 것이다.
전자산업의 발달에 따라 전자 부품의 고기능화, 소형화 요구가 발생가고 있으며, 특히 휴대단말기의 두께를 줄이기 위하여 탑재되는 부품의 두께를 감소해야 하는 요구가 증가하고 있는 상태이다.
이러한 상태이기 때문에 휴대폰의 부품 중에서 PKG의 높이도 낮추어야 하는 것도 중요한 문제중의 하나가 되었다.
이동통신 부문이 다양한 서비스가 늘어남에 따라서 휴대폰에 탑재되는 부품 또한 늘어나게 되었다. 하지만 휴대폰의 면적을 감소 시키는 것이 최종사용자의 중 요한 요구사항 중의 하나이기 때문에 결국에는 하나의 중간 매개체(Interposer)위에 여러개의 칩(Chip)을 실장시키는 추세로 전향되고 있는 상태이다.
특히 IC의 중간 매개체(interposer)로 사용되는 기판인 CSP가 휴대폰에 채용되는 수가 많아지기 시작하여 현재는 거의 모든 PKG가 CSP기판을 사용하고 있으며 대부분의 IC 스택이 이루어지고 있는 분야가 CSP기판이 되고 있다.
하지만 IC 스택을 하나라도 더 하기 위해서는 전체 PKG의 높이가 정해져 있기 때문에 높이를 맞추면서 IC를 실장하기 위해서 2가지 방향으로 접근을 하고 있다.
이 2가지 방향은 IC 자체의 두께를 감소시키는 방향과 중간 매개체(Interposer)의 두께를 줄이는 방향이다.
IC의 두께는 현재는 50㎛~75㎛까지는 가능하며 실장업체에서도 상당한 수준까지의 기술력을 확보하고 있다. 하지만 그 이하의 두께에 대해서는 현재 다양한 연구를 하고 있는 상태이며 현재 기준으로는 한계치까지 도달해 있다고 보고 있다.
중간 매개체(Interposer)의 두께 또한 상당히 얇은 상태까지 접근해 있는 상태이며 현재 기술의 한계치라고 보고 있으며 이를 더 얇게 하기 위한 노력으로는 중간 매개체(Interposer)의 구성성분들에 대한 하한값으로 접근하여 두께를 줄이는 방향으로 접근하고 있는 상황이다.
한편, 종래의 인쇄회로기판 제작공정 중에 회로형성을 위한 방법으로는 텐팅(Tenting)공법(에칭공법)과 애디티브(Additive)공법으로 나누어 진다.
텐팅 공법은 동박적층판에 일정한 두께로 형성되어 있는 동박 위에 에칭 레 지스트 패턴을 형성하고, 기판을 에칭액에 담금으로써 회로가 아닌 부분을 식각하여 회로패턴을 형성하는 방법이다.
최근에 널리 사용되는 애디티브공법은 동박적층판에 도금 레지스트 패턴을 형성하고, 회로가 될 부분만 도금에 의해 형성한 다음 도금 레지스트를 제거하여 회로 패턴을 구현하는 방법이다.
텐팅공법은 제조비용이 낮은 대신 미세 회로패턴(fine pattern)을 형성하는데 그 한계점을 가지고 있으며, 그 한계점을 해결하기 위한 방법으로 등장한 방법이 애디티브공법이다.
도1a 내지 도1d는 종래의 세미 애디티브 공법에 따른 인쇄회로기판 제조방법을 나타낸다.
도1a에서, 동박(12)과 보강기재(11)로 이루어진 동박적층판(CCL)의 동박(12) 표면에 도금 레지스트(13)를 도포하고 현상하여, 도금 레지스트 패턴을 형성한다.
통상적으로 사용되는 동박적층판의 동박(12)의 두께는 0.5㎛~3㎛ 정도이다. 도금 레지스트(13)로는 통상적으로 감광성의 드라이 필름이 사용된다.
도1b에서, 전해 도금을 통해 도금층(14)을 형성한다. 도금시 동박(12)은 시드 레이어(seed layer) 역할을 하게 된다. 그러나, 이때 도금에 의해 형성되는 도금층(14)의 두께는 도금시에 발생하는 편차로 인해 모든 면에 일정한 두께를 가질 수 없다.
도1c에서, 도금이 완료된 후 남아있는 도금 레지스트(13)를 박리해 준다.
이 때, 도금 레지스트(13)를 박리할 때는 기판을 박리액에 담궈서 제거하게 되는데, 이때 도금 레지스트(13)가 완전히 제거되지 않고 도금층(14)의 측벽에 잔존물이 남는 문제점이 있다.
그리고 나서, 도1d에서, 동박(12) 중 회로 패턴이 되지 않는 부분을 소프트 에칭으로 제거하여 원하는 회로 패턴만을 남기면, 회로 패턴이 형성된다.
그러나 위와 같은 애디티브공법을사용한다 하더라도 여전히 원하는 두께를 얻을 수가 없다.
본 발명은 원재료로써 종래의 동박적층판을 사용하지 않는 인쇄회로기판 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 보다 박형의 인쇄회로기판을 제조할 수 있는 인쇄회로기판 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 고밀도 인쇄회로기판은, 일정한 두께를 가지고 있는 제1 절연층; 및 상기 제1 절연층의 양측에 각각 뭍혀 있는 한쌍의 제1 회로층을 포함한다.
또한, 본 발명에 따른 고밀도 인쇄회로기판의 제조방법은, 동호일이 일측에 형성되어 있는 한쌍의 케리어를 준비하는 제 1 단계; 상기 각각의 케리어의 동호일 위에 회로패턴을 가진 도금 레지스트를 형성한 후에 도금층을 형성하는 제 2 단계; 상기 도금 레지스트를 제거한 후에 상기 한쌍의 케리어의 사이에 접착제를 넣고 도금층이 서로 마주보록 하여 가접하는 제 3 단계; 상기 양측의 케리어를 제거한 후에 비아홀을 가공하고 시드층을 형성한 후에 비아홀의 부분만이 오픈되도록 도금 레지스트를 형성하는 제 4 단계; 및 도금 후에 도금 레지스트를 박리하며 에칭 공정을 통하여 시드층을 제거하는 제 5 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 인쇄회로기판의 단면도이다.
도면을 참조하면, 본 발명의 일실시예에 따른 인쇄회로기판은 에폭시 수지층(21)에 회로패턴(22)이 파뭍혀 있음을 알 수 있다. 이에 따라 회로패턴(22)의 두께가 15~25㎛로서 기존기술과 비교하여 전체두께에서 약 30~50㎛까지 감소시킬 수가 있다. 또한 솔더 레지스트(24)의 두께 또한 도포전의 표면이 평탄하기 때문에 실장에 문제가 되지 않을 두께까지만 도포하는 것이 가능하기 때문에 두게 감소에 한 부문을 차지할 수 있다.
도3a 내지 도3g는 본 발명의 일 실시예에 따른 고밀도 인쇄회로기판의 제조 방법을 나타낸다. 도3a 내지 도3g를 참조하여 본 발명의 일 실시예에 따른 고밀도 인쇄회로기판의 제조 방법을 설명한다.
우선, 도3a에 도시된 바와 같은 얇은 동호일(32)이 케리어(31)에 붙어 있는 두개의 구조물로 공정을 시작한다.
이때 사용되는 자재는 인쇄회로기판에 범용적으로 사용되는 재료를 적용한 다. 여기에서, 동호일(32)의 두께는 바람직하게 3㎛가 적절하다. 그리고, 케리어(31)의 두께는 15~100㎛가 적절하며, 그 재료는 동이나, 알루미늄등의 금속 메탈과 에폭시 등도 가능하다.
또한, 얇은 동호일(32)과 케리어(31)은 무기물 또는 유기물로 접합되어 있으며 고온고압의 공정 후에 쉽게 제거할 수 있다.
이후에, 도 3b 및 도 3c에 도시된 바와 같이, 두개의 동호일(32)이 케리어(31)에 부착된 구조물의 각각의 양측에 에칭 레지스트(33a 또는 33b)를 적층하고 일면에 노광 현상 공정을 이용하여 에칭 레지스트(33a 또는 33b)에 회로패턴을 형성한다.
이러한 에칭 레지스트(33a, 33b)를 형성하는 방법은 사진법과 스크린 인쇄법으로 나눌수 있다. 그리고, 사진법은 드라이필름을 에칭 레지스트를 사용하는 D/F법과 액체 상태의 감광재를 사용하는 액상감광재법으로 구분된다.
그리고, 도 3d 및 도 3e에 도시된 바와 같이, 동호일(32a, 32b)를 도금인입선으로 하여 전해 동도금을 수행하여 에칭 레지스트(33a, 또는 33b)에 동도금층 패턴(34a, 34b)을 형성한 후에 에칭 레지스트(33a, 33b)를 제거한다. 에칭 레지스트(33a, 33b)에 대한 동도금은 전해 동도금이 사용되며, 전해 동도금은 두꺼운 도금피막을 형성하기 쉽고, 막의 물성도 무전해 동도금에 비하여 우수하다.
다음에, 도 3f에 도시된 바와 같이 접착제(35)를 사이에 두고 동도금층 회로패턴(34a, 34b)가 형성된 2개의 기재를 고온, 고압의 공정을 거쳐 부착시킨다.
이때, 동도금층 회로패턴(34a, 34b)의 표면에는 접착제(35)와의 접착력을 증 가시키기 위한 표면처리를 진행하며, 표면처리는 흑화처리 또는 브라운 흑화 처리 등이 바람직하다.
접착제(35)로는 다층 인쇄회로기판 제조시에 층간 절연용으로서 열을 가할 때 적절한 접착력을 갖는 프리프렉을 사용하는 것이 바람직하다.
프리프렉은 유리섬유 소재에 접착제를 함침시킨 재질로서, 회로패턴이 형성된 회로층(34a, 34b)들 사이에 삽입되어 회로층들 사이의 절연역할을 함과 동시에 층들 사이의 접착층의 역할도 하게 된다.
접착제(35)를 도3f와 같이 배치한 후에 상하면에서 가열 가압하면 도3g와 같이 접착제(35)의 양면이 회로패턴(34a, 34b)으로 밀려들어가면서 회로패턴(34a, 34b)이 접착제(35)를 사이에 두고 부착된다.
이후에, 도 3h에서 볼 수 있는 바와 같이 케리어(31a, 31b)를 제거해주는데 이때 손으로 제거가능하다.
다음으로, 도 3i에 도시된 바와 같이 드릴 공정을 통하여 1층과 2층의 신호 연결을 위한 비아홀(36)을 형성한다.
이 때의 드릴링 공정은 회로층(34a, 34b)와 접착제(35)를 드릴링하여야 하기 때문에 CNC 드릴을 이용한 기계적 드릴링이 바람직하다.
이후에, 도3j에서, 기판 전체를 무전해 동도금하여 약 1.0㎛~3.0㎛ 두께로 시드층(37)을 형성한다.
홀 내벽에 대한 동도금은 무전해 동도금과 전해 동도금의 순서로 진행된다. 이는 드릴링된 홀의 내벽이 절연체인 에폭시로 되어 있어 전기분해에 의한 전해 동 도금을 실시할 수 없기 때문이다. 따라서 무전해 동도금을 먼저 실시하고 이어서 전해 동도금을 실시하여 홀 내벽을 완전하게 동으로 도금한다.
무전해 도금은 수지, 세라믹, 유리 등과 같은 부도체의 표면에 도전성을 부여하기 위한 유일한 도금방법이다.
무전해 동도금을 행하여 홀의 내벽에 도전성을 부여하였으므로 이제 전기분해를 이용한 전해 동도금이 가능하다. 이때, 비아부분만을 동도금하기 위해 도금 레지스트(38)을 비아부분을 제외한 부분에 형성한다. 즉, 도금 레지스트(38)을 도포한 후에 노광, 현상 공정을 통하여 비아부분만 오픈한다.
이후, 전해동도금을 하여 비아부분만 도금을 하여 동도금층(39)를 형성하며, 이때 전해 동도금은 두꺼운 도금피막을 형성하기 쉽고, 막의 물성도 무전해 동도금에 비하여 우수하다.
동도금층(39)이 비아홀(36)의 내벽을 도금하면서 비아홀(36)의 내부를 충진하게 된다.
다음에, 도3k에 도시된 바와 같이, 동도금층(39)을 형성한 후에 도금 레지스트(38)를 제거하여 시드층(37)이 드러나도록 한다.
그리고, 도 3l에 도시된 바와 같이 에칭 공정을 통하여 표면의 시드층(37)과 동호일(32)를 제거한다. 이때, 에칭 공정을 진행하여 접착제(35)가 드러날 때까지 에칭을 진행한다.
즉, 도금후에 표면에칭을 통하여 시드층(37)과 동호일(32a,32b)의 표면을 에칭하여 접착제(35)의 패턴이 외부에 노출되도록 한다. 이와 같은 공정을 통해, 이 후에 4층 인쇄회로기판을 형성할 때 1층 및 2층 회로패턴이 상하면에 형성되어 있는 중심층이 형성된다.
물론, 도 3m에 도시된 바와 같이 솔더 레지스트(40)을 도포하고, 노광 현상을 통하여 표면처리(금도금 또는 OSP 처리 등)가 될 부분을 형성한 후에 표면처리를 진행하여 중간 매개체(interposer) 제작을 완료한다.
도 4a 내지 도 4h는 본 발명이 일실시예에 따른 고밀도 기판의 제조방법에서 레이저 드릴을 사용하여 비아를 형성하는 과정을 나타내는 공정도로서, 도 3d의 단계 이후부터 도시하면서 설명하며 도 3d 이전의 단계는 동일하다..
먼저, 도 4a를 참조하면, 두개의 회로층(44a, 44b)중에서 상부 회로층(44a)의 비아가 형성될 부분은 애널링 링(40) 형상을 만든다.
그리고, 접착제(45)를 사이에 두고 상부 회로층(44a)의 비아가 형성될 부분에 애널링 링(40)이 형성된 동도금층 회로패턴(44a, 44b)가 형성된 2개의 기재를 고온, 고압의 공정을 거쳐 부착시킨다.
이때, 동도금층 회로패턴(44a, 44b)의 표면에는 접착제(45)와의 접착력을 증가시키기 위한 표면처리를 진행하며, 표면처리는 흑화처리 또는 브라운 흑화 처리 등이 바람직하다.
접착제(45)로는 다층 인쇄회로기판 제조시에 층간 절연용으로서 열을 가할 때 적절한 접착력을 갖는 프리프렉을 사용하는 것이 바람직하다.
접착제(45)를 도4a와 같이 배치한 후에 상하면에서 가열 가압하면 접착제(45)의 양면이 회로패턴(44a, 44b)으로 밀려들어가면서 회로패턴(44a, 44b)이 접착 제(45)를 사이에 두고 부착된다.
이후에, 도 4b에서 볼 수 있는 바와 같이 케리어(41a, 41b)를 제거해주는데 이때 손으로 제거가능하다.
다음에, 도 4c에 도시된 바와 같이 케리어(41a, 41b)를 제거한 후에 시드층(42a, 42b)을 에칭공정을 통하여 제거해준다.
다음으로, 도 4d에 도시된 바와 같이 레이저 드릴 공정을 통하여 1층과 2층의 신호 연결을 위한 비아홀(46)을 형성한다. 이때, 레이저 드릴을 사용하는 것은 하부 동도금층(44b)에 영향을 주지 않기 위해서이다. 그리고, 이미 상부 회로층(44a)에 애널링 링(40)이 형성되어 비아(46)가 형성될 부분에 동도금층(44a)가 제거되어 있음으로 동도금층(44a)를 제거할 공정이 필요하지 않다.
이후에, 도 4e에 도시된 바와 같이 비아(46)이 형성된 기판 전체를 무전해 동도금하여 약 1.0㎛~3.0㎛ 두께로 시드층(47)을 형성한다.
홀 내벽에 대한 동도금은 무전해 동도금과 전해 동도금의 순서로 진행된다. 이는 드릴링된 홀의 내벽이 절연체인 에폭시로 되어 있어 전기분해에 의한 전해 동도금을 실시할 수 없기 때문이다. 따라서 무전해 동도금을 먼저 실시하고 이어서 전해 동도금을 실시하여 홀 내벽을 완전하게 동으로 도금한다.
이때, 비아부분만을 동도금하기 위해 도금 레지스트(48)을 비아부분을 제외한 부분에 형성한다. 즉, 도금 레지스트(48)을 도포한 후에 노광, 현상 공정을 통하여 비아부분만 오픈한다.
이후, 도 4f에 도시된 바와 같이 전해동도금을 하여 비아부분만 도금을 하여 동도금층(49)를 형성하며, 이때 전해 동도금은 두꺼운 도금피막을 형성하기 쉽고, 막의 물성도 무전해 동도금에 비하여 우수하다.
동도금층(49)이 비아홀(46)의 내벽을 도금하면서 비아홀(46)의 내부를 충진하게 된다.
다음에, 도4g에 도시된 바와 같이, 동도금층(49)을 형성한 후에 도금 레지스트(48)를 제거하여 시드층(47)이 드러나도록 한다.
그리고, 에칭 공정을 통하여 표면의 시드층(47)과 동호일(42)를 제거한다. 이때, 에칭 공정을 진행하여 접착제(45)가 드러날 때까지 에칭을 진행한다.
즉, 도금후에 표면에칭을 통하여 시드층(47)과 동호일(42a,42b)의 표면을 에칭하여 접착제(45)의 패턴이 외부에 노출되도록 한다. 이와 같은 공정을 통해, 이후에 4층 인쇄회로기판을 형성할 때 1층 및 2층 회로패턴이 상하면에 형성되어 있는 중심층이 형성된다.
물론, 도 4h에 도시된 바와 같이 솔더 레지스트(50)을 도포하고, 노광 현상을 통하여 표면처리(금도금 또는 OSP 처리 등)가 될 부분을 형성한 후에 표면처리를 진행하여 중간 매개체(interposer) 제작을 완료한다.
상기와 같은 본 발명에 따르면, 중간 매개체의 전체 두께에서 60um~110um 정도의 두께를 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 따르면, 시드층을 사용하여 회로를 형성하기 때문에 미세 패턴이 되는데 이때에 회로의 밀착력이 증가하며, 이후에 공정 진행시에 밀착력 부족에 의한 불량발생이 없으며, 단선불량도 없다.
또한, 본 발명에 따르면, 시드층을 제거해주기 때문에 제거된 부분이 평탄도의 기준이 되어 패턴의 평탄도가 기존공정보다 좋다.
이상 본 발명을 실시예를 참조하여 설명하였으나, 이상의 설명한 실시예들은 하나의 예시로서, 본 발명의 범위는 이하의 특허청구범위에 의해 정해지고, 당업자들은 본 발명의 범위에 속하는 범위 내에서 위 실시예 들에 다양한 변형을 가할 수 있음을 이해할 것이며, 이들은 모두 본 발명의 범위에 포함된다.

Claims (10)

  1. 일정한 두께를 가지고 있으며, 전도성 물질이 포함되지 않은 제1 절연층; 및
    상기 제1 절연층의 양측에 각각 뭍혀 있는 한쌍의 제1 회로층을 포함하여 이루어진 고밀도 인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 제1 회로층의 양측에 일정두께로 형성되어 있는 제 2 절연층; 및
    상기 제2 절연층의 양측에 각각 뭍혀 있는 한쌍의 제2 회로층을 포함하여 이루어진 고밀도 인쇄회로기판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 절연층 및 제 2 절연층은 프리프렉인 것을 특징으로 하는 고밀도 인쇄회로기판.
  4. 제 1 항 또는 제 2 항에 있어서,
    외부의 양측에 각각 형성되어 있는 솔러 레지스트를 더 포함하여 이루어진 고밀도 인쇄회로기판.
  5. 동호일이 일측에 형성되어 있는 한쌍의 케리어를 준비하는 제 1 단계;
    상기 각각의 케리어의 동호일 위에 회로패턴을 가진 도금 레지스트를 형성한 후에 도금층을 형성하는 제 2 단계;
    상기 도금 레지스트를 제거한 후에 상기 한쌍의 케리어의 사이에 접착제를 넣고 도금층이 서로 마주보록 하여 가접하는 제 3 단계;
    상기 양측의 케리어를 제거한 후에 비아홀을 가공하고 시드층을 형성한 후에 비아홀의 부분만이 오픈되도록 도금 레지스트를 형성하는 제 4 단계; 및
    도금 후에 도금 레지스트를 박리하며 에칭 공정을 통하여 시드층을 제거하는 제 5 단계를 포함하여 이루어진 고밀도 인쇄회로기판의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 2 단계는,
    상기 각각의 케리어의 동호일 위에 도금 레지스트를 형성하는 제 2-1 단계;
    상기 도금 레지스트에 회로패턴을 형성하는 제 2-2 단계; 및
    상기 동호일을 도금인입선으로 하여 전해 도금을 하여 도금층을 형성하는 제 2-3 단계를 포함하여 이루어진 고밀도 인쇄회로기판의 제조방법.
  7. 제 5 항에 있어서,
    상기 제 3 단계는,
    상기 도금 레지스트를 제거한 후에 상기 한쌍의 케리어의 사이에 접착제를 개제하는 제 3-1 단계; 및
    상기 접착제가 사이에 위치한 상태에서 도금층이 서로 마주보록 하여 가접하는 제 3-2 단계를 포함하여 이루어진 고밀도 인쇄회로기판의 제조방법.
  8. 제 5 항에 있어서,
    상기 제 4 단계는,
    상기 양측의 케리어를 제거하는 제 4-1 단계;
    드릴 공정을 통하여 상기 비아홀을 가공하는 제 4-2 단계; 및
    상기 시드층을 형성한 후에 도금 레지스트를 형성하고 비아홀의 부분을 오픈시키는 제 4-3 단계를 포함하여 이루어진 고밀도 인쇄회로기판의 제조방법.
  9. 제 5 항에 있어서,
    상기 제 5 단계는,
    도금 후에 도금 레지스트를 박리하는 제 5-1 단계; 및
    에칭 공정을 통하여 시드층을 제거하는 제 5-2 단계를 포함하여 이루어진 고밀도 인쇄회로기판의 제조방법.
  10. 제 5 항에 있어서,
    상기 제 2 단계에서 도금 레지스트에 회로패턴을 형성할 때 비아홀이 형성될 부분이 노출되도록 일측의 도금 레지스트에 애널링 링 형상을 형성하며,
    상기 제 4 단계는,
    상기 양측의 케리어를 제거하는 제 4-1 단계;
    상기 동호일을 에칭공정을 통하여 제거하여 비아홀의 형성 부분이 오픈되도록 하는 제 4-2 단계;
    레이저 드릴 공정을 통하여 상기 비아홀을 가공하는 제 4-3 단계; 및
    상기 시드층을 형성한 후에 도금 레지스트를 형성하고 비아홀의 부분을 오픈시키는 제 4-4 단계를 포함하여 이루어진 고밀도 인쇄회로기판의 제조방법.
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JP2006305080A JP2007142403A (ja) 2005-11-18 2006-11-10 プリント基板及びその製造方法
US11/599,435 US20070114203A1 (en) 2005-11-18 2006-11-15 High density printed circuit board and method of manufacturing the same
CNA2006101452054A CN1968565A (zh) 2005-11-18 2006-11-17 高密度印刷电路板及其制造方法
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101006603B1 (ko) 2009-01-09 2011-01-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
WO2019107819A1 (ko) * 2017-11-29 2019-06-06 (주)잉크테크 인쇄회로기판 제조방법

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US7670962B2 (en) * 2002-05-01 2010-03-02 Amkor Technology, Inc. Substrate having stiffener fabrication method
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US8826531B1 (en) 2005-04-05 2014-09-09 Amkor Technology, Inc. Method for making an integrated circuit substrate having laminated laser-embedded circuit layers
US7589398B1 (en) 2006-10-04 2009-09-15 Amkor Technology, Inc. Embedded metal features structure
CN101022189A (zh) * 2006-12-30 2007-08-22 番禺得意精密电子工业有限公司 电连接器
US7752752B1 (en) 2007-01-09 2010-07-13 Amkor Technology, Inc. Method of fabricating an embedded circuit pattern
US7874065B2 (en) * 2007-10-31 2011-01-25 Nguyen Vinh T Process for making a multilayer circuit board
KR100890447B1 (ko) * 2007-12-27 2009-03-26 주식회사 코리아써키트 매립형 인쇄회로기판 제조방법
JP5138459B2 (ja) * 2008-05-15 2013-02-06 新光電気工業株式会社 配線基板の製造方法
TWI430722B (zh) 2008-09-05 2014-03-11 Unimicron Technology Corp 線路板之線路結構及其製程
KR101230564B1 (ko) * 2008-12-22 2013-02-07 후지쯔 가부시끼가이샤 전자 부품과 그 제조 방법
US8872329B1 (en) 2009-01-09 2014-10-28 Amkor Technology, Inc. Extended landing pad substrate package structure and method
TWI384925B (zh) * 2009-03-17 2013-02-01 Advanced Semiconductor Eng 內埋式線路基板之結構及其製造方法
TWI393508B (zh) * 2009-12-17 2013-04-11 Unimicron Technology Corp 線路板及其製程
KR101140982B1 (ko) * 2010-09-07 2012-05-03 삼성전기주식회사 단층 인쇄회로기판 및 그 제조 방법
CN103140050B (zh) * 2011-12-05 2015-07-15 深南电路有限公司 埋容线路板的加工方法
US8502391B2 (en) 2011-12-08 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of making single layer substrate with asymmetrical fibers and reduced warpage
KR20130141927A (ko) * 2012-06-18 2013-12-27 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
US9876992B2 (en) 2014-04-30 2018-01-23 Panasonic Intellectual Property Management Co., Ltd. Imaging apparatus and distance measuring apparatus using the same
KR102497595B1 (ko) 2016-01-05 2023-02-08 삼성전자주식회사 패키지 기판, 이를 제조하는 방법 및 패키지 기판을 포함하는 패키지 장치
CN107949173B (zh) * 2017-11-22 2019-10-08 广州兴森快捷电路科技有限公司 线路板的钻孔方法
CN110600458A (zh) * 2018-06-12 2019-12-20 深圳市环基实业有限公司 一种led灯及其制作方法
CN110863224B (zh) * 2019-11-22 2022-09-30 中国船舶重工集团公司第十二研究所 一种有色金属零件微弧氧化保护剂及局部保护方法
CN111629527B (zh) * 2020-06-12 2023-07-04 东莞市龙谊电子科技有限公司 一种柔性电路板的制作方法及其柔性电路板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050049452A (ko) * 1999-08-25 2005-05-25 히다치 가세고교 가부시끼가이샤 접착제, 배선단자의 접속방법 및 배선구조체

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3161945A (en) * 1958-05-21 1964-12-22 Rogers Corp Method of making a printed circuit
US4354895A (en) * 1981-11-27 1982-10-19 International Business Machines Corporation Method for making laminated multilayer circuit boards
CA1283591C (en) * 1985-08-26 1991-04-30 Theron L. Ellis Method for making a flush surface laminate for a multilayer circuit board
JP2739726B2 (ja) * 1990-09-27 1998-04-15 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 多層プリント回路板
IL111497A (en) * 1993-12-08 2001-01-28 Rohco Inc Mcgean Seelan preparations are useful as adhesives
JP3149352B2 (ja) * 1996-02-29 2001-03-26 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 基板の導体層の形成方法
US6192581B1 (en) * 1996-04-30 2001-02-27 Matsushita Electric Industrial Co., Ltd. Method of making printed circuit board
JPH11121897A (ja) * 1997-10-14 1999-04-30 Fujitsu Ltd 複数の回路素子を基板上に搭載するプリント配線基板の製造方法及びプリント配線基板の構造
DE19910482A1 (de) * 1999-03-10 2000-05-04 Stp Elektronische Systeme Gmbh Verfahren zur Herstellung von Leiterplatten-Schaltungsebenen
US6198166B1 (en) * 1999-07-01 2001-03-06 Intersil Corporation Power semiconductor mounting package containing ball grid array
US6711813B1 (en) * 1999-11-05 2004-03-30 Interuniversitair Microelektronica Centrum Method for fabricating a thin film build-up structure on a sequentially laminated printed circuit board base
JP3585796B2 (ja) * 1999-12-17 2004-11-04 新光電気工業株式会社 多層配線基板の製造方法、及び半導体装置
US6522018B1 (en) * 2000-05-16 2003-02-18 Micron Technology, Inc. Ball grid array chip packages having improved testing and stacking characteristics
JP3729092B2 (ja) * 2001-06-19 2005-12-21 ソニー株式会社 導電性接合材、多層型プリント配線基板及び多層型プリント配線基板の製造方法
KR100671541B1 (ko) * 2001-06-21 2007-01-18 (주)글로벌써키트 함침 인쇄회로기판 제조방법
JP2003163458A (ja) * 2001-11-29 2003-06-06 Fujitsu Ltd 多層配線基板及びその製造方法
US20030197514A1 (en) * 2002-04-22 2003-10-23 Howard Hsu System and method for testing a printed circuit board by employing a ceramic substrate with micro-probes formed on the ceramic substrate
US20060043603A1 (en) * 2004-08-31 2006-03-02 Lsi Logic Corporation Low temperature PB-free processing for semiconductor devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050049452A (ko) * 1999-08-25 2005-05-25 히다치 가세고교 가부시끼가이샤 접착제, 배선단자의 접속방법 및 배선구조체

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101006603B1 (ko) 2009-01-09 2011-01-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
WO2019107819A1 (ko) * 2017-11-29 2019-06-06 (주)잉크테크 인쇄회로기판 제조방법

Also Published As

Publication number Publication date
DE102006051762B4 (de) 2013-03-07
KR20070052965A (ko) 2007-05-23
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