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KR100850026B1 - Ⅲ-질화물 전류 제어 디바이스와 그 제조방법 - Google Patents

Ⅲ-질화물 전류 제어 디바이스와 그 제조방법 Download PDF

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KR100850026B1
KR100850026B1 KR1020067016978A KR20067016978A KR100850026B1 KR 100850026 B1 KR100850026 B1 KR 100850026B1 KR 1020067016978 A KR1020067016978 A KR 1020067016978A KR 20067016978 A KR20067016978 A KR 20067016978A KR 100850026 B1 KR100850026 B1 KR 100850026B1
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인터내쇼널 렉티파이어 코포레이션
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Abstract

Ⅲ-질화물 디바이스는 명목상 오프 또는 인핸스먼트 모드 디바이스를 제조하도록 리세스된 전극을 포함한다. 리세스된 전극을 제공함으로서, 디바이스에서의 전류 흐름을 방해하기 위해 전극 콘택이 비 활성화될 때, 2개의 Ⅲ-질화물 물질의 계면에서 형성된 전도 채널은 저지된다. 전극은 쇼트키 콘택 도는 절연된 콘택일 수 있다. 명목상 오프 특성을 갖는 정류기 디바이스를 만들기 위해 2개의 오믹 콘택들이 제공될 수 있다. 전극에 형성된 리세스는 경사진 측벽들을 가질 수 있다. 디바이스의 전류 운반 전극들과 관련하여, 전극은 다양한 형상들을 갖게 형성될 수 있다. 전극이 리세스되지 않을 때, 명목상 온 디바이스 또는 핀치저항이 형성될 수 있다. 절연막을 관통하여 AlGaN 막에 연결되며 리세스 되지 않은 쇼트키와 오믹 콘택들을 제공함으로서 다이오드 역시 형성될 수 있다.
Ⅲ-질화물, 전력 어플리케이션, 2차원 전자가스, HEMT, HFET

Description

Ⅲ-질화물 전류 제어 디바이스와 그 제조방법{Ⅲ-NITRIDE CURRENT CONTROL DEVICE AND METHOD OF MANUFACTURE}
관련출원
본 출원은, 2004년 1월 23일자로 미국에 가특허출원된 "Clamped Impedance Field Effect rectifier"(가출원번호 60/538941), 2004년 1월 23일자로 미국에 가특허출원된 "Ⅲ-Nitride Pinch Resistor"(가출원번호 60/538794), 2004년 1월 23일자로 미국에 가특허출원된 "Ⅲ-Nitrid Piezoelectric Heterojunction Interdigitated Rectifier"(가출원번호 60/538864)에 근거하며 이의 우선권을 주장한다. 상기 가 특허출원들의 전체 내용은 참조로서 본 출원에 인용된다.
본 발명은 필드효과 전류 제어 디바이스들에 관한 것으로, 보다 상세하게는 Ⅲ-질화물 물질계로 이루어진 정류기들과 전류 제한 디바이스들에 관한 것이다.
현재, Ⅲ-질화물 반도체는 2.2MV/cm 이상인 매우 큰 유전 파괴 전계(dielectric breakdown field)를 갖는 것으로 알려져 있다. 또한, Ⅲ-질화물 헤테로 접합 구조들은 매우 큰 전류를 운반할 수 있으며 따라서, Ⅲ-질화물 물질로 제조된 디바이스들이 전력 어플리케이션 분야에서 뛰어난 성능을 발휘하고 있다. 일반적으로, 휴대폰의 기지국에서 사용되는 이미터(emitter)와 같이 고전력-고주파수 응용예들을 목표로 하여, Ⅲ-질화물 물질에 기반한 디바이스들이 개발되고 있다. 이러한 타입들의 응용예들을 위해 제조된 디바이스들은, 고전자 이동도를 얻을 수 있는 일반적인 디바이스 구조들에 기반하고 있으며, 이러한 구조들은 헤테로 접합 전계 효과 트랜지스터(Hetero Junction Field Effect Transistors)(HFETs), 고전자 이동도 트랜지스터(High Electron Mobility Transistors)(HEMs) 또는 도핑변조된 전계 효과 트랜지스터(Modulation doped FET)(MODFETs) 등등 다양한 명칭으로 불리우고 있다. 이러한 타입의 디바이스들은, 통상적으로 2~100 ㎓의 고주파수 영역에서 동작하면서도 100 볼트 정도의 고전압에도 견딜수 있는 것이 일반적이다.
이러한 타입들의 디바이스들은 많은 응용예들에 맞게 변형될 수도 있지만, 매우 적은 저항성 손실을 가지며 매우 높은 전류밀도의 운반을 가능케 하는 2-차원 전자 가스(2 Dimensional Electron gas : 2 DEG)를 생성하기 위해 압전 분극 전계(piezoelectric polarization fields)를 이용하여 동작하는 것이 일반적이다. 이러한 통상적인 Ⅲ-질화물 HEMT 디바이스들에서, 2 DEG 는 AlGaN/GaN 의 계면에서 형성된다.
AlGaN/GaN 계면의 성질과 계면에서의 2 DEG 의 형성때문에, Ⅲ-질화물 물질 계로 이루어진 디바이스들은 명목상 온(nominally On) 모드 디바이스 또는 공핍 모드 디바이스들일 경우가 많다. AlGaN/GaN 계면에서 2 DEG 의 고전자 이동도로 인해, HEMT 디바이스와 같은 Ⅲ-질화물 디바이스는 게이트 전위의 인가가 없이도 도통이 가능하다. 종래기술에 따라 제조된 HEMT 디바이스들은 그 명목상 온 성질때문 에 전력 처리와 관련된 응용예들에 있어 제한을 받아왔다. 즉, 제어회로에 이미 전원이 공급되어 있어야 하거나 또는 제어회로가 동작중이어야 한다는 점이, Ⅲ-질화물 HEMT 디바이스에 의해 전력이 안전하게 제어되기 이전에 요구되기 때문에, 이러한 점을 살펴보면, 명목상 온 성질을 갖는 전력 디바이스들에 대한 제한이 있다는 것을 알 수 있다. 따라서, 초기 동작시 또는 다른 모드들에서 전류가 도통되는 문제를 회피하기 위해, 명목상 오프(nominally Off)될 수 있는 Ⅲ-질화물 HEMT 디바이스가 필요하다.
낮은 저항성 손실을 가지면서도 고밀도의 전류를 허용하는 Ⅲ-질화물 HEMT 디바이스들의 단점은, 긴장된 AlGaN/GaN 계에서 얻을 수 있는 한정된 두께이다.
이러한 타입들의 물질들에서 격자 구조들 상에서의 차이는 긴장(strain)을 생산하는데, 이는 서로 다른 막들을 만들어내기 위해 성장되는 필름들의 변위(dislocation)를 야기할 수 있다. 예를 들면, 장벽막(barrier layer)을 통한 누설전류가 매우 많아질 수 있다 . 종래기술중에서 몇몇은 AlGaN 막의 평면 격자 상수를, 변위의 발생과 누설전류를 감소시키는 정도까지 줄이는 데에 주안점을 두고 있다. 하지만 이러한 종래기술에서는, 제한된 두께로 인한 문제점들은 고려되지 않고 있다.
다른 해결책은 누설전류 문제를 해결하기 위해 절연막을 추가하는 것이다. 절연막을 추가함으로써 장벽막을 통한 누설전류는 감소시킬 수 있으며, 통상적으로 실리콘 산화막, 실리콘 질화막, 사파이어, 또는 다른 절연막들이 이러한 목적으로 주로 사용되며 AlGaN 막과 금속 게이트 막들 사이에 배치된다. 이러한 타입의 디바 이스는 MISHFET 으로 불려지며 절연막을 갖지않는 통상적인 디바이스들 보다는 여러 장점을 갖는다.
절연막의 추가로 인해 좀더 두꺼운 긴장된 AlGaN/GaN 계 구조가 형성될 수 있지만, 추가적인 절연막에 의해 생성된 컨파인 막(confinement layer)때문에 전류 운반능력은 더 낮아지는데, 이는 GaN 과 절연막의 경계에서 발생한 전자들의 산란효과 때문이다. 또한, AlGaN 막과 절연막 사이의 추가적인 계면때문에, 계면 함정 상태(interface trap states)들의 생성이 야기되는데, 이는 디바이스의 반응을 느리게 한다. 산화막의 추가적인 두께와 두 막간의 추가적인 계면때문에 디바이스를 스위치하기 위해서는 더 큰 게이트 구동전압이 필요해 진다.
명목상 오프를 획득하기 위해 질화물을 이용하는 통상적인 디바이스들은 이러한 추가적인 절연막이 콘파인 막으로 작동하기를 요구하고 있으며, 최상층 AlGaN 막을 줄이거나 또는 아예 제거하기도 한다. 이러한 디바이스들은, GaN/절연막 계면에서의 산란때문에 통상적으로 더 낮은 전류 운반 능력을 갖는다.
따라서, 좀더 적은 갯수의 계면과 좀더 적은 갯수의 막을 구비하여 낮은 누설전류 특성을 갖되, 여전히 고전압을 견딜 수 있으며 낮은 저항성 손실을 갖고 높은 전류밀도를 생산할 수 있는 헤테로 접합 디바이스 또는 FET 를 만들어 내는 것이 바람직하다. 현재, 분자 빔 에피택시(Molecular beam epitaxy), 하이브리드 기상 페이즈 에피택시(Hybrid Vapor Phase Epitaxy : HVPE) 뿐만 아니라, 금속유기 화학기상증착(Metal Organic Chemical Vapor Deposition : MOCVD)을 포함하는 많은 수의 기술들을 통해 GaN 과 AlGaN 합금들을 이용하여 평면형 디바이스들이 제조되 고 있다.
갈륨 질화물질계의 물질들은 갈륨 질화물(GaN)을 포함할 수 있으며, 또한 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 인듐 알루미늄 갈륨 질화물(InAlGaN)과 같은 합금을 포함할 수도 있다. 이러한 물질들은 상대적으로 넓은 직접 밴드갭(direct bandgap)을 갖는 반도체 화합물들이며, 고에너지의 전자적인 천이가 일어날 수 있다. 갈륨 질화물 물질은 실리콘 카바이드(silicon carbide), 사파이어, 실리콘을 포함하는 다양한 반도체 기판상에 형성되어 왔다. 실리콘 기판들은 손쉽게 이용가능하며 상대적으로 저렴하거니와 실리콘 공정기술 역시 많이 발전해 왔다.
하지만, 반도체 디바이스를 만들기 위해 실리콘 기판 상에 갈륨 질화물 물질을 형성하는 것은 다음과 같은 문제점에 직면한다. 즉, 격자 상수의 차이, 열 팽창의 차이, 그리고 실리콘과 갈륨 질화물간의 밴드갭 차이라는 문제에 직면한다. 또한, GaN 과 통상적인 기판물질간의 격자 불일치로 인한 문제점들은, GaN 과 GaN 합금이 관련된 물질막 구조에서 만연해 있다.
예를 들면, GaN 과 AlGaN 물질들은 막간에 긴장을 유발할 정도로 충분히 다른 격자 구조를 갖으며, 이는 압전 분극현상에 기여한다. 종래기술에 따른 많은 디바이스에서는 압전 분극에 의해 발생한 전계가 제어되는데, 이는 디바이스의 특성을 향상시키기 위해서이다. AlGaN/GaN 막 구조에서 알루미늄 조성물의 변화는 물질간의 격자 불일치를 변화시키는 경향이 있는데, 이는 향상된 전도도 또는 절연 장벽과 같이 서로 다른 디바이스 특성을 향상시키기 위해서이다.
낮은 순방향 저항 또는 전압강하를 갖는 반도체 구조이기 때문에 특별히 유리한 응용예가 바로 정류기이다. 통상적으로, 전력 응용예들에서의 정류기들은 동기식 정류기들과 같이 제어되는데, 여기서는 하나의 다이오드가 정류기의 전압 차단 기능을 수행하며 그리고 상기 다이오드의 양단에 연결된 하나의 동기식 스위치가, 다이오드가 순방향 바이어스 되었을 때 다이오드의 ON 저항과 순방향 전압강하를 회피하기 위하여, 전류 전도의 역할을 수행한다. 이러한 타입의 구조는 스위치에 대한 스위칭 제어를 필요로 하는데, 이는 다이오드가 순방향 도통 모드에서 동작할 때 스위치가 턴온되도록 하기 위해서이다. 다이오드가 정류기로서 사용될 때에는, 순방향 전압강하와 같은 문제점이 발생하는데, 이는 전력효율을 감소시킬 뿐만 아니라, 열 동작 이슈를 야기하고 있다. 따라서, 상술한 문제점을 회피하기 위해서 전술한 타입의 통상적인 동기식 정류기가 전력 응용예에서 많이 사용된다. 하지만, 다이오드와 더불어 동기식 정류기를 구성하는 동기식 스위치는 전력 스위치인 경우가 대부분인데, 고 전력 응용예에서 상기 스위치를 동작시키기 위해서 게이트 드라이버가 사용되고 있다. 따라서, 추가적인 제어 동작이 필요 없으며 낮은 순방향 전압강하를 유지할 수 있는 정류기 디바이스가 바람직하다.
소자를 흐르는 전류 흐름의 양을 제한할 수 있는 또 다른 타입의 디바이스는 핀치 저항이다. 통상적으로, 핀치 저항은 2 개의 서로 다른 타입을 갖는 도전성 물질로 구성된 반도체 물질로 만들어 진다. 예를 들면, P형 도전성 물질은 N형 영역내에 위치하며, N형 영역은 P형 물질상에 부분적으로 중첩되어 형성된다. 핀치 저항의 저항값은, 중첩하는 N형 영역의 하부에 위치한 P형 영역의 면 저항값과 상기 중첩된 P형 영역의 면적에 따라 결정된다. 디바이스 내에서 전류는 채널에서 도통되는데, 채널은 상반되는 반도체 물질로 인해 핀치되어 있다. 이러한 타입들의 디자인을 통해 매우 큰 저항이 매우 작은 영역내에서 형성될 수 있는데 이는, 주어진 전력 범위내에서 전류를 효과적으로 제한하기 위함이다. 하지만, 이러한 타입의 디바이스들은 제조시에 사용되는 공정기술 때문에 종종 부정확한 면을 갖는다. 어떤 디자인에 따르면, 디바이스에 걸쳐 연결된 전압 발전기에 의해 디바이스를 통한 전류가 효과적으로 제한되는데, 이는 채널을 조절하여 전류를 제한하는데 사용될 수 있다. 통상적인 디바이스들에서, 핀치저항에 의해 운반될 수 있는 전류값들은 상대적으로 작기 때문에 전력 응용예들은 어느정도 복잡해질 수 있다.
상당한 전압을 차단할 수 있으면서도 적은 순방향 전압강하를 얻을 수 있는 다이오드 또는 핀치저항과 같은 고전류 정류기 디바이스가 바람직하다.
본 발명에 따르면, 정류기와 같은 전류 제어 디바이스가 제공되며, 감소된 ON 저항값을 가지며 고전류 전도와 고전압 차단이 가능한 Ⅲ-질화물계의 물질을 이용하여 구현되었다. 상기 디바이스는 오믹 콘택(ohmic)과 쇼트키 콘택(schottky contact) 또는 절연 콘택(insulated contact)을 이용하여 2개의 Ⅲ-질화물 사이의 2 DEG 를 미세히 제어하면서 동작하게 된다.
본 발명의 일 실시예에 따르면, 순방향 전도시에 감소된 턴온 전압을 갖는 정류기가 제공된다. 정류기는 2 개의 질화물 막으로 이루어지는데, 2개의 질화물막 중 하나는 다른 하나보다 큰 평면 격자상수를 갖으며, 계면에서 2 DEG 를 형성하게 된다. 2 DEG 내에서의 높은 캐리어 이동도 때문에, 낮은 순방향 전도 전압으로도 정류기를 턴온시킬 수 있다. 디바이스를 흐르는 전류는 2 DEG 채널을 통해 분류되며(shunted) 쇼트키 장벽을 피하기 위해 오믹 콘택쪽으로 빠져나간다. 역 전압 바이어스 조건하에서, 쇼트키 콘택은 2 DEG 를 저지(interrupt)시키고 역 바이어스 조건하에서 전류흐름을 막기 위해 채널을 개방시킨다.
본 발명의 일 특징에 따르면, 쇼트키 콘택은 Ⅲ-질화물 막의 리세스(recess)된 부분에 형성되며, 순방향 전압이 인가될 때 까지 디바이스는 도통되지 않는다. 또한, 리세스된 부분은 경사진 측벽들을 갖는데 이는, 디바이스 파라미터에 대한 손쉬운 제어를 위해서이다.
본 발명의 또 다른 실시예에 따르면 Ⅲ-질화물계로 이루어진 핀치 저항이 제공되며, 이는 다수의 오믹 콘택과 다수의 쇼트키 콘택 또는 절연 콘택을 갖는 양 방향 디바이스이다. 쇼트키 또는 절연 콘택들은 오믹 콘택들 사이에 위치하고 2 DEG의 형식화를 조절하기 위해 각각의 오믹 콘택들과 연결되며, 따라서 2 DEG 에 의해 형성된 채널내의 전류는 콘택들에 인가되는 전압에 의해 제어될 수 있다. 디바이스는, 양 방향으로의 전류 제한이 가능한 양 방향성 디바이스이다.
본 발명의 다른 특징에 따르면, 핀치 저항은 ON 저항값의 변화뿐만 아니라 균형잡히지 않은 전류 제한 특성을 확보하기 위해 튜닝될 수 있는데, 이는 정류기와 유사하다. 또한, 상기 디바이스는 양 방향으로 고전류 운송능력을 확보할 수 있도록 제작될 수도 있다.
본 발명의 다른 실시예에 따르면, Ⅲ-질화물계로 이루어진 쇼트키 타입의 정류기가 제공되며, 상기 디바이스는 채널을 통해 전류가 전도되는데 채널은 2개의 서로 다른 Ⅲ-질화물 막의 계면에 의해 형성된 2 DEG 를 포함한다. 오믹 콘택쪽으로의 일방향 전도와, 다른 방향인 쇼트키 콘택쪽으로의 전압 차단 (blocking voltage)을 위해, 상기 디바이스는 쇼트키 콘택과 오믹 콘택을 포함한다. 쇼트키 콘택에 인가된 전압은 2 DEG 에 의해 생성된 채널을 통해 전류가 흐르도록 허용하고 오믹 콘택쪽으로 흘러 나오도록 하며, 반면에 반대 방향으로 인가된 전압은 쇼트키 콘택 하부의 상기 2 DEG 를 공핍시키는데, 이는 역 바이어스 동안 전압을 차단하기 위해서이다. Ⅲ-질화물 막들 중 하나로 사용될 때, GaN 막의 고 저항 특성은 디바이스를 통한 누설전류를 방지한다. 높은 스탠드오프(standoff) 전압들을 허용하는 역 바이어스 동안에 낮은 전계를 얻기 위하여, 도핑이 적게되거나 또는 도핑이 되지않는 Ⅲ-질화물 막을 이용하여 디바이스가 형성될 수도 있다. 이와같은 우수한 특성은 순 방향 바이어스 저항값을 증가시키지 않고도 얻어질 수 있다.
본 발명의 다른 특징에 따르면, 전술한 디바이스를 형성하는 방법이 제공되는데, 이는 절연성의 기판 또는 매우 높은 저항값을 갖는 기판상에 Ⅲ-질화물 막이 제공되는 방법을 포함한다. 선택적으로, 기판과 Ⅲ-질화물 막 사이에 버퍼막이 제공될 수도 있는데, 버퍼막은 GaN을 포함하여 구성되는 것이 바람직하다. AlGaN 막은 저항성의 GaN 막 상에 증착되는데, 이후에 어닐링 공정동안에 표면에서 AlGaN 막이 분해되는 것을 방지하기 위한 보호성 절연막이 증착된다. 보호성 절연막에는 하부의 AlGaN 막에 접근할 수 있도록 개구부가 형성된다. 저항성 금속 콘택이 상기 개구부에 형성되며, 이는 디바이스를 위한 오믹 콘택을 얻기 위함이다. 오믹 콘택을 어닐링한 이후에, 보호성 절연막에 또 다른 개구부가 형성되는데, 이를 통해 쇼트키 금속이 증착되어 소자를 완성한다.
바람직하게는, 클래딩(cladding) 막과 콘택(contact) 막은 활성영역(active region)의 상부 또는 하부에 형성될 수 있다. 전극들과, 절연막들 등등을 형성하는데 사용되는 기 알려진 방법들 역시 본 발명에 적용될 수 있다.
본 발명의 특징에 따르면, 절연막을 추가하거나 또는 활성층에 구조들을 추가하는 대신에 우수한 GaN 절연막 계면을 제공함으로서 전류 운반능력을 향상시킬 수 있다. 절연막을 추가함이 없이, 본 명세서에서 설명된 헤테로-계면의 에피택셜 성질은 2 DEG 에서 축적된 전자들이 한 차수 높은 이동도를 갖게 한다.
본 발명의 다른 실시예에 따르면, Ⅲ-질화물계 물질로 구현된 명목상-오프 전류 제어 디바이스는 2 DEG 의 형성을 위한 장소를 제공키 위해서 AlGaN/GaN 계면을 제공한다. 인핸스먼트(ebhancement) 모드 디바이스를 얻기 위해서, AlGaN 막에서 쇼트키 콘택을 둘러싼 영역은 에치백(etch back) 되는데 이는 2 DEG 를 부분적으로 제거하기 위함이다. 본 발명의 특징에 따르면, 전류 제어 디바이스는 상응하는 오믹 콘택과 인접하여 배치된 2 개의 쇼트키 콘택들을 포함하는데, 쇼트키 콘택들은 전류 운반 디바이스를 구성하는 각각의 오믹 콘택들로부터 등거리에 위치한다.
본 발명의 특징에 따르면, AlGaN 막은 쇼트키 콘택을 둘러싼 영역에서 에치백되는데, 이는 인핸스먼트 모드 디바이스를 형성하기 위해서이며, 2 DEG 는 AlGaN/GaN 막들 사이에서 부분적으로 제거된다.
Ⅲ-질화물계 반도체 물질에서 큰 유전파괴 전계는, 스탠드오프 영역들의 크기가 감소된 명목상-오프 전력 디바이스의 제조를 가능케 한다. 상기 Ⅲ-질화물계 반도체 물질은 또한, 유사한 전압 등급을 갖는 알려진 디바이스들과 비교해 볼때, 감소된 특정한 ON 저항값을 가능케 한다. 여기에서 언급된 GaN/AlGaN 디바이스들의 경우, 평면 디바이스는 그 상대짝인 수직 디바이스와 비교해 볼때, 300 볼트 정도의 전압등급(rating)에서 특정한 ON 저항값에 대해 약 100배 정도 향상된 성능을 갖는다.
Ⅲ-질화물계 전류 제어 헤테로 접합 디바이스는 대칭적인 특질의 장점을 갖을 수 있는데, 이는 웨이퍼 영역의 희생이 없이도 양방향으로 전압 봉쇄가 가능한 명목상-오프 디바이스에 대한 양산을 가능케 한다. 왜냐하면, 일 방향으로만 전압 봉쇄가 가능한 통상적인 디바이스와 비교하여 볼때 전술한 장점들로 인해, 하나의 양 방향 디바이스는 많은 수의 일 방향 디바이스를 대체할 수 있기 때문이다.
또한, 상기 디바이스는 콘택들에서의 낮은 누설전류와 배리어막에서의 높은 파괴 전계(high breakdown field)로 특징될 수 있다. 그 결과, 상기 디바이스는 SiO2, SiN 과 같은 통상적인 절연막과 비교하여 볼때 더 큰 유전상수를 제공한다. GaN 물질의 높은 임계(critical) 전계는 얇은 두께의 막으로도 유전막 파괴없이 더 큰 전압을 견딜수 있게 한다. GaN 물질의 유전상수는 약 10 정도이며, 이는 SiO2의 약 2.5 배 정도이다.
본 발명의 다른 특징 및 장점이 첨부된 도면들을 참조하는 본 발명의 다음 설명들로부터 명백해질 것이다.
도1A에는 AlGaN 막의 두께와 AlGaN/GaN 헤테로 접합 디바이스에서 2 DEG의 밀도와의 관계가 도식적으로 나타나 있다.
도1B에는 본 발명에 따른 디바이스에서 전류 핀칭 효과가 도식적으로 나타나 있다.
도2A에는 본 발명에 따라 부분적으로 형성된 Ⅲ-질화물 전류 제어 디바이스의 절단면이 도시되어 있다.
도2B에는 도2A의 디바이스에서 식각된 콘택 영역이 도시되어 있다.
도2C에는 도2B에 도시된 리세스를 형성하는 방법이 도시되어 있다.
도3A에는 제 1 실시예에 따른 디바이스가 도시되어 있다.
도3B에는 예를 들면 도3A와 같은 본 발명에 따른 디바이스에 대한 다른 변형예의 일부분이 도시되어 있다.
도3C에는 예를 들면 도3A와 같은 본 발명에 따른 디바이스에 대한 또 다른 변형예의 일부분이 도시되어 있다.
도3D에는 예를 들면 도3A와 같은 본 발명에 따른 디바이스에 대한 또 다른 변형예의 일부분이 도시되어 있다.
도4에는 본 발명의 다른 실시예에 따른 디바이스가 도시되어 있다.
도5는 본 발명의 일실시예에 따라 쇼트키 접촉을 갖는 핀치 저항의 절단면을 도시한 도면이다.
도6은 본 발명의 일실시예에 따라 절연된 접촉을 갖는 핀치 저항을 도시한 도면이다.
도7은 본 발명의 다른 실시예에 따라 형성된 정류기의 절단면을 도시한 도면이다.
도8은 도7에 도시된 정류기의 평면도로서 서로 맞물린 전극들을 도시한 도면이다.
도9A 내지 도9E는 도7에 도시된 디바이스의 제조공정을 도시한 도면이다.
도10은 도7에 도시된 디바이스의 다른 변형예를 도시한 도면이다.
도11은 본 발명에 따른 디바이스의 변형예에 대한 상부 평면도이다.
GaN 물질 디바이스들을 만드는데 있어서, 디바이스들의 기능과 능력을 감안하면, 많은 수의 인자들이 고려되어야 한다. Ⅲ-질화물계 물질들의 매우 큰 격자 불일치와 이러한 물질들의 강한 압전효과와 분극효과는 Ⅲ-질화물 헤테로 접합 디바이스들의 전기적인 특질에 상당한 영향을 끼친다. 지금까지 보고된 많은 수의 GaN 기반의 디바이스들은, 긴장(strain)은 최대로 하는 반면에 디바이스를 장기간 불안정하게 하며 변위를 야기할 수 있는 이완 한계(relaxation limits)는 넘지않도록 디자인된, 합금성분들을 갖는 긴장된 GaN-AlGaN 접합들을 사용한다. 일반적으로, 상기 디바이스들은 이완 한계내에서 긴장을 최대로 하기 위해 발전해 왔다. AlGaN 막의 두께가 증가할수록 또는 AlGaN 막의 알루미늄 성분의 많아질수록, 긴장도 또한 증가되는데, 긴장의 증가는 캐리어의 이동도를 증가시킬 뿐만 아니라 2 DEG의 밀도 또한 증가시킨다. 하지만, 만일 AlGaN 막의 두께가 너무 두꺼워 지거나 또는 상기 알루미늄 성분이 너무 많아지게 되면, 모든 막은 이완하게 되고 전술한 바람직한 특성들 역시 모두 잃게 된다. 격자 불일치와 GaN-AlGaN 접합들의 긴장을 제어하기 위해, 헤테로 접합 디바이스용의 많은 디바이스들과 시스템들이 제안되어 왔다. 이러한 디바이스들은 압전효과와 자발적인 분극효과의 잇점을 살리기 위해 특별하게 디자인되었으며, 또한 장기간 불안정성을 최소화하기 위해 디자인되었다.
통상적으로, GaN/AlGaN 디바이스들은 주어진 디바이스에서 전기적인 전력 흐름을 제어하기 위해 하나 이상의 단자들을 갖고 있다. 단자에 인가된 전위는 전기적으로 도통된 채널내에서 전류의 흐름을 제어하는데, 채널은 상기 단자와 연결되어 있다. 전기적으로 도통된 채널은, 2개의 서로 다른 반도체 물질들 사이의 최소한 하나 이상의 헤테로 계면에 의해 정의된다.
AlGaN/GaN 물질들이 헤테로 접합 디바이스의 반도체 물질들을 구성하고, AlGaN 이 배리어막으로 사용되면, 압전 분극 전계들이라고 알려진 긴장으로 야기된 성질들뿐만 아니라 AlGaN 의 자발적인 분극 특성들에서 유래한 분극 전하들이 나타난다. Ⅲ-질화물 디바이스를 만드는데 있어서, 이러한 전계들의 형성을 제어함으로서, 디바이스의 성질에 따라 다양한 폭넓은 응용예들에 적합한 GaN 기반 디바이스들을 만들 수 있는 서로 다른 특성들을 이끌어 낼 수 있다.
GaN 물질들로 이루어진 헤테로 접합 디바이스들은, 2 DEG(2 Dimensional Electron Gas)를 유도하기 위해 통상적으로 GaN 막 상에 위치한 AlGaN 배리어막을 포함하는데, 2 DEG 는 채널내에서 전자들을 고집중(high concentration)시킬 수 있 어 채널의 전기적인 전도도를 향상시킬 수 있다. AlGaN/GaN 막들 사이의 계면에서 형성된 2 DEG의 존재때문에, 기본적으로 형성된 Ⅲ-질화물 디바이스는 명목상 On 성질을 갖는데, 이는 예를 들면, 채널의 존재가 전극간의 전류 전도를 허용하기 때문이다.
만일 2 DEG 의 전하가 공핍된다면, 2 DEG 에서의 전류는 핀치될 수 있다. 본 발명에 따르면, 채널에서 선택된 영역내에 있는 전하가 감소되는데, 이는 그 부분을 통해서 통과할 수 있는 전류의 최대 양을 감소시키기 위해서이다. 그 결과, 전류는 특정한 최대 레벨로 핀치될 수 있다. 상기 핀치 조건에 도달할 때까지 디바이스의 전체적인 저항은 낮은 값을 유지할 수 있도록, 상기 선택된 영역은 작은 것이 바람직하다.
도1A에 도시된 바와같이, 계산값들은 2 DEG 의 밀도가 AlGaN 막(도2A의 도면부호 '16')의 두께에 좌우될 수 있음을 보여주고 있다. 본 발명의 일 측면에 따르면, 디바이스의 작은 부분에서 상기 AlGaN 막은 얇아질 수 있는데, 이는 2 DEG 의 밀도를 국부적으로 감소시키기 위함이며, 따라서 핀치효과를 허용할 수 있는데, 이에 대해서는 후술한다. 도1B에 도시된 바와같이, AlGaN 막의 두께가 점점 감소함에 따라 핀치 전류도 감소한다. 만일, 게이트 하부의 2 DEG가 제거될 정도까지 AlGaN 막의 두께가 감소한다면, 디바이스의 핀치전류는 0 또는 0 부근까지 감소한다. 이와 같은 조건하에서는, 핀치현상이 한 방향으로만 일어날 것이기 때문에, 디바이스는 효율적인 정류기가 된다.
도2A를 참조하면, 제작의 초기단계에 있는 본 발명에 따른 헤테로접합 디바 이스가 디바이스(10)을 통해 도시되어 있다. 디바이스(10)는 기판(12), 절연성 GaN 막(14), 활성 AlGaN 막(16)을 포함한다. 오믹 콘택들(18,19)은 AlGaN 막(16) 상에 형성되며 완성된 디바이스에서 연결점들 또는 단자들로 사용된다. GaN/AlGaN 계면(15)은 2 DEG로 구성된 도전성 채널을 형성하는데, 이는 전류가 오믹콘택들(18, 19)사이에서 흐를 수 있도록 한다.
디바이스의 GaN 막(14)은 AlGaN 막(16)보다 큰 평면 격자상수를 갖는다. 주의해야할 점은, Ⅲ-질화물 물질간의 계면에서 전류 전도를 위한 채널이 형성될 수 있는 한, 디바이스(10)를 형성하기 위해 다른 Ⅲ-질화물 물질들 역시 사용가능하다는 점이다. 기판(12)은 절연성 기판이지만, 고 저항성을 갖거나 n형 또는 p형으로 도핑될 수도 있으며, 실리콘 카바이드(silicon carbide), 실리콘, 사파이어 그리고 다른 잘 알려진 기판물질과 같은 기판 물질을 이용하여 형성된다.
도2를 참조하면, 콘택(18) 부근에서 AlGaN 막(16) 안쪽으로 식각된 리세스(20)가 도시되어 있다. 리세스(20)는 경사진 측벽들(22)을 포함하지만, 어떤 특정한 형태에 따라서 만들어져야할 필요는 없다. 디바이스의 고유저항(resistivity)을 최소화 할 수 있기 때문에, 리세스는 경사진 측벽들(22)을 갖는 것이 바람직하다. 더 나아가, 이격거리 Ls 와 게이트 길이 Lg, 역시 핀치 전류의 레벨을 제어하기 위해 사용될 수 있다. 리세스(20)는, 콘택이 AlGaN 막(16)과 GaN 막(14) 사이의 계면에 좀 더 가깝게 근접하여 형성될 수 있도록 한다. 주의해야할 점은, 식각된 리세스가 없는 경우에도, 디바이스는 특정한 최대 레벨에서 핀치된 전류를 가질 수 있다는 점이다. 이러한 디바이스는 또한 핀치 저항이라고 간주되며 이에 대해서는 후술한다.
도2C를 참조하면, 디바이스(60)을 형성하는 기술이 도시되어 있는데, 이는 디바이스(56)을 형성하는데도 사용될 수 있다. Ⅲ-질화물 장벽막(16) 상에 포토레지스트(Photoresist) 막(62)이 형성되며, 포토레지스트(Photoresist) 막(62)에 개구부들(64, 65)이 형성된다. 개구부들(64, 65)은 경사진 측벽들을 갖는데, 이는 식각 단계를 통해 경사진 형상이 Ⅲ-질화물 장벽막(16)에도 전사될 수 있게 하기 위함이다. 도2B에 도시된 경사진 측벽들(22)은, 이와같은 기술을 통해 형성될 수 있다. 통상적으로, Ⅲ-질화물 장벽막(16)은 AlGaN 으로 구성되며, 경사진 측벽들을 구비한 리세스들을 막(16) 내에 정의하기 위해, 포토레지스트 막(62)과 개구부(64, 65)를 이용한 적절한 식각공정이 사용된다.
도3A를 참조하면, 디바이스(31)는 쇼트키 금속으로 이루어진 콘택(30)을 갖는다. 역 바이어스 또는 오프 상태에서, 디바이스(31)는 오믹콘택들(18,19) 사이에서 전류를 도통시키지 않는데, 이는 콘택(30) 바로 밑의 전류 운반 채널(2 DEG에 의해 형성된)이 저지되기(interrupted) 때문이다. 콘택(18, 30)이 콘택(19)보다 높은 전위를 갖는 상태인 순방향 바이어스의 경우, 디바이스(31)는 오믹콘택들(18, 19) 사이에서 전류를 운반하도록 동작할 수 있다. 이는 콘택(30) 하부의 채널이 전하로 충만해 있기 때문이다.
콘택(30)은, AlGaN 막(16)의 꼭대기에서, 리세스(20)의 내부에도 증착되며 콘택(18)과도 중첩되는 쇼트키 금속으로 구성되어 있다. 상술한 바와같이, AlGaN 막(16)은 임의의 Ⅲ-질화물 물질막으로 대체될 수 있는데, 막(16)의 평면 격자상수가 막(14)의 평면 격자상수보다 작거나 또는 막(16)의 밴드갭이 막(14)의 밴드갭보다 크다면 대체가 가능하다. 도3A에 도시된 실시예에서, 콘택(30, 19, 18)은 각각 제 1 전극, 제 2 전극, 제 3 전극으로 호칭될 수도 있다. 또한, 제 1 전극은 정류(rectifying) 콘택이다.
디바이스(31)는 오믹 콘택(18, 19) 과 콘택(30)에 대해 많은 수의 서로 다른 형태를 갖고 형성될 수 있다. 예를 들면, 콘택(30)은 오믹 콘택(18)을 둘러싸고 있는 쇼트키 콘택일 수도 있다. 또한, 특정한 방향으로의 전류 흐름을 제한하거나 디바이스(31)의 특정영역들로 흐르는 전류를 제한하기 위해 간극들(gaps) 또는 식각된 영역들을 구비한 콘택(30)은, 오믹 콘택(18)의 부분 주위에도 형성될 수도 있다. 오믹 콘택(18) 및 쇼트키 콘택으로서 형성된 콘택(30)은, 파괴전압, 핀치전류, ON 저항값 변수들을 증가시키거나 또는 감소시키기 위해서, 서로간에 다양한 이격거리를 갖게 형성될 수 있다.
쇼트키 다이오드와 핀치 전류의 조합으로 인해 디바이스는 매우 특이한 특성을 갖는다. 사실, 식각으로 인해 디바이스의 핀치전압이 바뀔 수 있다. 핀치오프(pinchoff)가 발생한 이후에, 디바이스의 식각된 영역에 의해서 제 2 콘택에서 추가적인 전압강하가 발생한다. 핀치전압은 리세스 식각때문에 감소하며 그 결과, 쇼트키 콘택은 핀치전압만 차단해야 한다. 식각으로 인해 이러한 핀치전압은 1~2 볼트 정도까지 감소될 수 있는데, 이는 쇼트키 다이오드의 품질이 나쁜 경우 또는 쇼트키 장벽높이가 낮은 경우에도 매우 낮은 누설 전류를 갖는 디바이스를 얻을 수 있게 한다.
본 발명에 따르면, 리세스(recess)(20)는 2 DEG 밀도의 국부적인 변화를 야 기한다. 비록 선호되기는 하지만 리세스가, 2 DEG 밀도를 국부적으로 감소시킬 수 있는 유일한 수단은 아니다.
AlGaN을 부분적으로 산화시켜 AlGaO 또는 AlGaON를 형성함으로써 2 DEG 밀도의 국부적인 변화를 얻을 수 있는데, 이는 핀칭 콘택(pintching contact)의 하부에 P형 도판트에 대한 이온주입 또는 확산공정을 수행하거나 또는 계면의 방향을 국부적으로 변화시킴으로써 가능하다.
예를 들면, 도3B에 있어서, 2 DEG 의 밀도를 국부적으로 감소시키기 위해서 리세스 대신에 영역(20A)을 부분적으로 산화시킬 수 있다. 먼저, AlGaN 막 상에 SiN 막 또는 또 다른 산화방지 코팅막을 형성한 다음, 산화될 영역에 대한 개구부를 SiN 막에 형성하고 이어서, 산화공정을 수행함으로써 영역(20A)을 형성할 수 있다. 산화공정은, 고온에서 H2O, O2, 산소 플라즈마 또는 잘 알려진 다른 물질에 노출시킴으로서 수행될 수 있다. 고온에서 H2 와 산소를 함께 사용할 때의 적절한 주의사항이 지켜진다면, H2 를 함유한 가스들은 상기 공정을 촉진시키는데 사용될 수도 있다.
다음으로 도3C에 대해 살펴보면, 리세스(20) 대신에, AlGaN 막의 영역(20B)이 도핑될 수도 있다. 예를 들면, 상기 AlGaN 막 상에 SiN 막 또는 다른 어떤 적절한 보호 코팅막이 형성된 후에, 원하는 영역(20)의 위치에 대응하는 개구부가 SiN 막에 형성된다. 이어서, 고온의 환경하에서, AlGaN 막은 Mg, Fe, 또는 Cr 등을 함유한 가스에 노출된다. 선택적으로, 도판트들 중에 어느 하나는 AlGaN 막 상에 형 성된 SiN 개구부의 저면에 증착되거나 또는 이온주입될 수 있으며, 후속 어닐링 공정을 통해 확산된다. 정확한 공정시간과 온도는 AlGaN 막으로 확산되는 도판트의 확산도와 원하는 도핑레벨에 따라 좌우된다.
도3D에 대해 살펴보면, 본 발명의 다른 변형예에 따라, AlGaN 막(16) 대신에 GaN 막(14) 내부에 도핑된 영역(20C)이 형성될 수도 있다. 통상적인 이온주입공정과 어닐링 단계를 사용함으로서 AlGaN 막(16)을 관통하여 영역(20C)을 형성할 수도 있으며, 또는 GaN 막(14) 내부에 영역(20C)을 형성하고, 그 상부에 또 다른 GaN 막을 형성한 다음, AlGaN 막(16)을 형성함으로서 영역(20C)을 형성할 수도 있다. P형 도판트들로는 Mg, Fe, Cr, Zn 가 사용될 수 있다. Mg 또는 Zn 이 바람직한 도판트가 될 수 있다.
도4에 대해 살펴보면, 본 발명의 선택적인 실시예가 디바이스(41)를 통해 도시되어 있다. 디바이스(41)는 많은 부분에 있어 디바이스(31)와 유사하지만, 절연막(42) 상에 도전성 물질로 콘택(40)이 형성되어 있는 점이 다르다. 따라서, 콘택(40)은 쇼트키 콘택이라기 보다는 절연된 콘택이며, 디바이스(41)를 동작시키기 위해 임의의 금속 도전물을 포함할 수 있다. 금속 도전물 이외에도, Si, GaN, Ge 과 같은 다른 도전성 물질들도 사용될 수 있다. 디바이스(41)의 동작은, 콘택(40)의 하부에서 2 DEG가 방해받거나 또는 콘택의 하부에서 2 DEG의 밀도가 감소되는 디바이스(31)의 동작과 비교할 때, 많은 부분에 있어 동일하다. 오믹콘택(19)에 인가되는 전위보다 더 큰 전위가 콘택(18)에 인가되면(따라서, 콘택40에도 전위가 인가됨), 콘택(40)의 하부에는 2 DEG가 형성되며, 디바이스(41)는 오믹콘택(18)과 오 믹콘택(19) 사이에서 전류를 도통시킬 수 있게 된다.
도5를 살펴보면, 본 발명에 따른 또 다른 실시예가 디바이스(56)를 통해 도시되어 있다. 디바이스(56)는 두개의 전극(50, 52)을 갖는 핀치 저항이다. 디바이스(31)와 디바이스(41)에서와 같이, 전극들(50, 52)은 리세스 하부의 2 DEG의 밀도를 감소시키기 위해 AlGaN 막의 리세스된 부분에 형성될 수도 있겠지만(디바이스를 오프시키지 않고도 핀치 전류를 변화시키기 위해), 디바이스(56)는 핀치 저항이 될 수 있으며 전류레벨을 제어하기 위해 사용된다. 디바이스(56)는, 전류 제어기로서 핀치 저항 디바이스에 대해 훌륭히 동작하는 또 다른 구성을 도시하고 있다. 도5에 도시된 실시예에서, 콘택들(50, 55, 54, 52)은 각각 제 1 전극, 제 2 전극, 제 3 전극, 제 4 전극으로 호칭될 수도 있다.
도5에 도시된 디바이스는 다음과 같이 동작한다. 오믹콘택(54)과 오믹콘택(55) 사이에 전압이 인가될 때, 전자들은 오믹콘택(54)에서 채널로 주입되는데, 채널은 AlGaN(16)과 GaN(14)로 구성되어 있다. 전하는 채널내에서 옆으로(laterlly) 흐르는데, 쇼트키 콘택(50) 하부와, 드리프트 영역을 지나, 쇼트키 콘택(52) 하부를 따라 흘러 오믹콘택(55)으로 빠져나간다. 이러한 각 영역에서의 저항때문에, 전류의 흐름에 따라 전압이 강하한다. 그 결과, 채널의 전압은 디바이스의 한쪽 끝에서 다른쪽 끝까지 횡적으로 변화한다. 더 많은 전류가 흐를수록 더 큰 전압 강하가 일어난다. 특히, 쇼트키 콘택 바로 하부에 위치한 채널에서의 전압은 전류의 양에 따라 변화할 것이다. 채널내부에서의 이 지점과 쇼트키 콘택간의 전압차이가, 핀치전압 또는 임계 전압이라 불리우는 특정한 레벨에 도달하면, 채널내부 전자들의 밀도는 공핍되며, 오믹콘택(55)에 추가적인 전압을 인가하더라도 더 이상의 전류 증가는 발생하지 않는다.
도5에 따르면, 디바이스는 대칭적이어서, 양 방향으로 동작가능하며, 만일 제 2 쇼트키 콘택(52)을 제거한다면, 단 방향 디바이스를 얻을 수 있다. 이러한 케이스에서 핀칭 동작은 한 방향으로만 일어날 것이다. 상술한 설명에서, 오믹콘택(54)은 0 으로 바이어스되며 오믹콘택(55)은 콘택(54)에 비하여 양(positive)으로 바이어스되었다고 가정한다. Au, Ni 또는 백금을 포함하는 많은 수의 물질들이 쇼트키 콘택(50, 52)을 형성하기 위해 사용될 수 있다. 쇼트키 콘택(50, 52)을 형성하는 금속들의 일함수를 변화시킴으로서, 핀치전류를 조절함수 있음을 유의해야 한다. 또 다른 변형예에서는 쇼트키 금속을 대신하여 P형 GaN 을 사용할 수도 있다. 디바이스가 핀치 오프되는 전류를 결정함에 있어서 쇼트키 콘택(50, 52)의 배치는 상당히 중요하다. 왜냐하면, 채널의 전압은 디바이스에 걸쳐서 변화하기 때문에, 쇼트키 콘택의 가장자리가 오믹콘택으로부터 멀리 떨어져 있을 수록, 핀치 전류는 더 감소한다. 또한, 파괴(breakdown)전압을 증가시키기 위해서 필드 플레이트(field plates)가 포함되어 사용될 수도 있다. 도5에 도시된 디바이스에 따르면, 쇼트키 콘택들(50, 52)의 가장자리(50A)가 핀치 전류를 결정한다.
콘택(54, 55)중 하나가 다른 하나에 비하여 순방향으로 바이어스 되었을 때(예를 들면, 콘택 54이 더 높은 전위이던가 또는 콘택 55이 더 높은 전위이던가), 두개의 콘택들 사이에서 전류가 흐른다. 따라서, 도5에 도시된 디바이스는 양 방향 디바이스이다. 본 명세서에서 전술한 디바이스들의 동작원리에 따르면, 전류의 흐름방향에는 상관없이 전류는 핀치된다. 따라서, 디바이스(60)는 양 방향 핀치 저항이다.
콘택(50, 52) 하부의 전위가 전류 전도에 따라 달라지기 때문에 핀치 현상이 발생한다. 따라서, 전류는 그 자체로서 전위 차이를 생성하며, 전도레벨을 스스로 제한한다.
디바이스(56)는 명목상 양방향 디바이스이며, 각각의 쇼트키 콘택들(50, 52)에 대한 간격이 동등하도록 유지될 때, 전극(54, 55) 사이에서 균형잡힌 전류 전도를 제공한다. 즉, 전극(54)과 쇼트키 콘택(50) 사이의 간격을, 전극(55)과 쇼트키 콘택(52) 사이의 간격과 동일하게 하면, 파괴전압, ON 저항값과 그리고 다른 스위치 특성들은 균형잡히게 되며, 따라서 디바이스(56)는 전극(54)에서 전극(55) 방향으로 전류가 흐르거나 또는 그 반대 방향으로 전류가 흐르더라도 본질적으로는 동일하게 동작한다. ON 저항값, 핀치오프 전류, 파괴전압 등등과 같은 디바이스 특성들을 변화시키기 위해 많은 수의 매개변수들이 조정될 수 있음은 명백하다.
디바이스(56)의 채널에서 전류가 흐름에 따라, 쇼트키 콘택(50, 52)과 AlGaN 막(16)에 대한 전압 전위가 만들어진다. 증가된 전류에 따라 전압 전위가 형성되어가면, 전압전위에 의해 계면영역(15)이 공핍되고 2 DEG 전도 채널이 핀치 오프되는 지점에 다다르게 된다. 하나의 오믹 콘택에서 다른 하나의 오믹콘택으로 흐르는 채널의 전류가 증가하게 되면, 쇼트키 콘택 하부에 위치한 2 DEG 에서의 전압은, 쇼트키 콘택들의 전압과 관련하여 변화할 것이다. 결과적으로, 쇼트키 콘택과 2 DEG 사이의 전압차이는 2 DEG를 공핍시킬 것이며, 전류를 핀치시켜 포화된 값에 이르도록 할 것이다. 디바이스(56)은 양 방향 디바이스이기 때문에, 상기 핀치오프 특성은 어느 방향으로도 작용하며, 막들과 콘택들의 내용이나 구조를 통해 특정한 응용 예에 맞게 만들어 질 수 있다. 예를 들면, 다른 방향에 비해 어느 한쪽 방향으로 보다 높은 핀치오프 전류를 갖는 디바이스를 제조하는 것이 바람직한데, 이는 쇼트키 콘택들과 오믹 콘택들간의 관계를 잘 조정함으로써 가능하다. 디바이스(56)의 전류 제한 특성은, 과 전류 조건이 전력 시스템의 소자에게 데미지를 입힐 수 있는 전력 응용예들에 유용하게 사용될 수 있다.
디바이스(56)의 기능적인 디자인 목적은, 두개의 오믹콘택들(54, 55)사이에 콘택을 위치시킴으로써 달성될 수 있는데, 이는 전류 제한 동작을 야기하기 위함이다. 따라서, 본 발명에 따른 디바이스(56)를 동작시키는데 있어서 2개의 쇼트키 콘택들(54, 55) 모두가 필요한 것은 아니다. 예를 들어 도3A를 참조하면, 전류 제어 디바이스(31)는, 2개의 오믹 콘택들(18, 19) 사이에 하나의 콘택을 구비한 명목상 오프 디바이스를 통해 도5에 묘사된 본 발명의 개념을 설명하고 있다. 하나의 쇼트키 콘택을 갖는 핀치저항과 같이 동작하는 명목상 온 디바이스를 제공하기 위해서, 도3A에 도시된 것과 유사한 디바이스가 디바이스(56)를 따라서 제조될 수 있음은 명백하다.
따라서, 본 발명의 다른 변형예에 따른 핀치 저항은 2개의 오믹 콘택(54, 55), 2개의 전류 제한 콘택(50, 52)을 포함할 수 있으며 그리고 각각의 전류 제한 콘택(50, 52) 하부에 위치한 식각된 리세스를 포함할 수 있는데, 예를 들면 도4의 콘택(40) 하부와 도3A의 콘택(30) 하부에서 식각된 리세스가 도시되어 있다. 본 발명에 따른 디바이스에서, 전류는 오믹콘택들(54, 55) 사이를 흐르며, 전류 제한 콘택들(50, 52)은 표면전위를 일정한 값으로 설정하는 역할을 하는데, 그 일정한 값 은 표면이 연결된 오믹콘택의 전위와 동등한 값이다. 본 발명에 따른 핀치저항에서 식각된 리세스의 기능은, 2 DEG의 밀도를 모두 제거하지는 않고 감소시키는 것일 수 있다. 깊이를 변화시킴으로서, 디바이스를 통해 흐르는 최대 허용 전류의 형태와 식각된 리세스들의 폭은 제어될 수 있다. 본 발명에 따라 핀치저항에 제공된 상기 리세스들은 디바이스가 핀치 오프되는 전류값을 변화시킬 수 있다.
도6에 대해 살펴보면, 본 발명에 따른 핀치 저항의 또 다른 실시예가 디바이스(60)을 통해 도시되어 있다. 디바이스(60)는 도5에 도시된 쇼트키 콘택들(50, 52) 대신에 절연된 콘택들(61, 62)을 포함한다. 절연된 콘택들은 디바이스가 파손되는 일 없이 더 높은 레벨의 전압 차단을 가능케하는 추가적인 장점을 갖게한다. 디바이스(60)은 디바이스(56)과 동일한 방식으로 동작하는데 즉, 전도 채널을 통해 충분한 양의 전류가 운반될 때, 2 DEG에 의해 계면(15)에서 형성된 채널을 핀치 오프시키는 핀치 저항으로서 동작한다. 하지만, 절연된 콘택들(61, 62)은 임의의 도전성 물질로 구성될 수 있다. 절연된 콘택들(61, 62)은 디바이스(60)에서 오믹콘택들(54, 55)과 전기적으로 연결된 콘택들이기 때문에, 핀치오프 제어는, 절연된 콘택들(61, 62) 사이의 전압차와 계면(15)에서의 2 DEG의 영향을 포함하여 오믹콘택(54, 55)을 통해 운반되는 전류에 영향을 받는다. 디바이스(60)가 핀치저항으로서 동작하는 것을 허용하기 위해서는 하나의 절연된 콘택만으로도 충분할 것이기에, 디바이스(60)는 거의 모든 측면에서 디바이스(56)와 기본적으로는 동일하며, 막 구성물질의 내용을 변형하거나 다양한 콘택들의 구조를 변형함으로서 디바이스의 특정한 파라미터 특성을 얻을 수 있으며, 디바이스(60)는 전류 감지 디바이스로 서 동작할 수 있다. 디바이스(60)는 또한, 절연된 콘택들(61, 62)이 형성되기 전에 형성된 절연막(64)를 포함하는데, 이는 절연된 콘택들(61, 62)과 AlGaN 막(16)을 절연시키는 막이다.
오믹 콘택들(54, 55)은, 증착전에 실리콘(Si) 또는 게르마늄(Ge)과 같은 도판트를 이온주입, 오믹 증착전에 AlGaN 막(16)의 상부에 고농도로 도핑된 Ⅲ-질화물 물질을 증착, 오믹 콘택들(54,55) 하부에 Ⅲ-질화물 슈퍼 격자구조를 형성, 상기한 증착공정과 협력하여 AlGaN 막(16)에 대한 식각 등등 과 같은 다양한 방법으로 제조될 수 있다.
디바이스(60)와 디바이스(56)는 모두 유연성과 응용예들을 향상시킬 수 있는 양 방향 디바이스이다. 디바이스(56)와 디바이스(60)는 또한, 게이트 전극이 소스전극으로 짧아진 HFETs로 형성될 수 있다. 오믹콘택들과 쇼트키 콘택들 사이의 간격은, 핀치된 전류를 증가시키거나 감소시키기 위해 변할 수 있다. 쇼트키 콘택들의 형상은 다양한 구성들을 통해 구현될 수 있는데, 예를 들면 쇼트키 물질이 하나의 오믹 콘택을 둘러싸고 있든지, 2개의 쇼트키 콘택들이 각각의 오믹콘택을 둘러싸고 있든지, 디바이스의 특정한 영역으로 흐르는 전류의 흐름을 제한하기 위해 식각된 부분을 구비하되 둘러싸지는 않는 쇼트키 물질의 형상 등이다.
도7을 살펴보면, 본 발명의 다른 실시예가 디바이스(70)을 통해 도시되어 있다. 디바이스(70)는 사파이어, 실리콘, 실리콘 카바이드(silicon carbide) 또는 다른 적합한 물질과 같은 절연성 물질 또는 고 저항성 물질들로 이루어진 기판(72)을 포함한다. 저항성의 Ⅲ-질화물 막(74)은 기판(72) 상부에 위치하며, 선택적으로 Ⅲ -질화물 막(74)과 기판(72) 사이에 위치한 버퍼막(73)을 포함할 수도 있다. 버퍼막(73)은, 막들(72, 74)간의 격자 불일치로 인한 응력(strain force)을 감소시키거나 경감하기 위해 막들(72, 74) 사이에 개재될 수 있다. 또 다른 Ⅲ-질화물 막(75)은 막(74) 상에 위치하는데, 상기 Ⅲ-질화물 막(75)은 저항성의 Ⅲ-질화물 막(74)에 비해 더 작은 평면 격자상수를 갖는다. Ⅲ-질화물 물질들의 특성에 따라 막들(74, 75) 사이에 형성된 2 DEG 는, 매우 많은 양의 전류를 운반할 수 있다.
디바이스(70)는 또한, 절연성 막(76)을 포함하는데, 이는 하부막을 보호할 뿐만 아니라, 콘택들과 전극들을 형성하여 디바이스를 패터닝하기 위한 수단을 제공한다. 디바이스는 또한, 콘택들(77B, 78)을 포함하는데, 콘택(77B)은 쇼트키 콘택이며 콘택(78)은 오믹 콘택이다. 콘택들(77B, 78)은 필드 플레이트(field plate) 디자인에서 정렬되는데, 여기서 콘택들의 일부분은 막(75)과 접촉하기 위해 절연성 막(76)을 관통하여 확장되어 있다. 필드 플레이트 (77A) 부분을 포함하고 있는 것은 바로 쇼트키 콘택(77B)이다. 결과적으로 디바이스는 명목상 ON 정류기가 되는데, 이는 막들(74, 75) 사이의 계면에서 고밀도, 고이동도의 2 DEG 가 형성되기 때문이다. 2 DEG는 압전력(piezoelectric force)과 자발적인(spontaneous) 분극력(polarizatiion force)의 조합을 통해 형성되는데, 그 결과 극도로 얇지만 고전도도와 고저항의 막을 만들 수 있다. 막들(74, 75) 사이의 계면에서 형성된 채널은, 도핑된 두꺼운 영역을 사용하지 않고서도, 매우 큰 전류를 운반할 수 있다. 따라서, 디바이스가 도통중인 순 방향 바이어스 방향에서 매우 큰 양의 전류가 채널을 통해 운반될 수 있다. 역 바이어스 조건하에서는, 채널에서 움직일 수 있는 전 하들이 공핍되므로 채널에서는 전류가 흐르지 못하게 되며, 하부막(74)의 고 저항성 성질은 전하들이 하부막(74)쪽으로도 흐르지 못하게 한다. 막들(74, 75)은 도핑되지 않았기 때문에, 디바이스의 역 바이어스 조건은 낮은 전계들을 만들어 낸다. 상기 전계들은 낮은 값을 갖기 때문에, 디바이스는 고전압들을 견딜 수 있으며, 여전히 낮은 순방향 저항값을 만들어 낸다. 깍지낀 손가락 형상(interdigitation) 뿐만 아니라 높은 임계 전계(critical field)는, 주어진 파괴전압에서 RA product 를 향상시킨다. 디바이스(70)의 또 다른 특징은, 막(75)을 식각함으로써 디바이스를 격리시킬 수 있는 능력인데, 이는 막(74)의 저항성 성질에서 기인한다. 즉, 막(75)을 통해 식각하게 되면 2 DEG 는 방해를 받을 수 있다. 2 DEG의 연속성이 방해를 받았기 때문에, 막(75)의 전부 또는 일부를 식각하게 되면, 하나의 기판상에 전기적으로는 서로 격리된 복수개의 디바이스가 생성될 수도 있다. 도11은 영역들(200)을 도시하는데, 영역들(200)은 리세스될 수도 있으며 이온주입된 영역들 또는 선택된 영역에서 2 DEG를 방해할 수 있는 그 어떤 특질을 갖는 영역일 수도 있는데, 이는 하나의 다이(die)에서 전기적으로 격리된 복수개의 디바이스를 형성하기 위해서이다. 이러한 모든 특징들과 장점들로 인해 많은 수의 디바이스가 적은 비용으로도 하나의 칩 상에 집적될 수 있으며, 따라서 어느 정도의 복잡함을 갖고 있는 고 전력 디바이스일지라도 종래에 가능했던 것에 비해 더 적은 면적내에서 형성될 수 있다. 도8을 살펴보면, 깍지낀 손가락 모양으로 구성된 정류기의 도면이 디바이스(80)를 통해 도시되어 있다. 서로 다른 콘택들을 위해 깍지낀 손가락 모양으로 구성된 디바이스(80)를 제공함으로서, 디바이스(80)는 향상된 RA product 를 실현 할 수 있다. 쇼트키 콘택 러너(runner)(81)는 쇼트키 콘택 핑거들(fingers)(83)에게 공통되는 연결을 제공하며, 오믹 콘택 러너(runner)(82)는 오믹 콘택 핑거들(fingers)(84)에게 공통되는 연결을 제공한다. 정류기 디바이스(80)에서 전류는, 낮은 저항과 높은 전류 운반능력을 갖는 순방향 바이어스 조건하에서 오믹콘택(84)로부터 쇼트키 콘택(83)으로 흐른다. 역 방향 바이어스의 경우, 쇼트키 콘택(83)의 전위는 2 DEG 영역을 공핍시켜 막들(74, 75) 사이의 계면에서 형성된 채널을 방해한다. 쇼트키 콘택과 오믹콘택(83, 84)은 깍지낀 손가락 모양을 갖고 있기때문에, 많은 수의 전류 패스(path)가 제공되며 이는 RA product 를 향상시킨다.
도7과 도8에 도시된 디바이스는 전압을 측면으로(laterally) 전도하거나 차단한다. 추가적으로, 종래기술과 비교하여 볼때 도7과 도8에 도시된 디바이스는 고밀도 2 DEG를 사용하는 쇼트키 디바이스이다.
또한, 고 레벨의 깍지낀 손가락 형상을 통해 공간활용 역시 효율적으로 할 수 있음을 주목해야 한다.
바람직한 실시예에 따른 디바이스에서, 절연막(76)은 매우 얇은(10~200Å) 반면에 필드 플레이트(77A)의 폭은 매우 큰데(1~3㎛), 이는 쇼트키 콘택(101)의 사이즈(3~10㎛)에 필적할 수 있다. 통상적인 디자인에 따른 디바이스에서, 콘택 영역은 플레이트의 폭에 비해 매우 크다. 일반적인 필드 플레이트에 비하여 더 큰 필드플레이트를 구비한 이유는, 이러한 타입의 헤테로접합 디바이스에서 쇼트키 콘택은 고 전계들에서 누설성이 매우 크기 때문이다. 매우 큰 필드 플레이트(77A)는, 상기 전계를 절연막 상에 위치한 쇼트키 금속의 가장자리로 전달하는데, 여기서는 누설 이 발생하지 않는다. 따라서, 쇼트키 콘택은 고 전계들로부터 보호될 수 있다.
도9A 내지 도9E를 살펴보면, 본 발명의 일실시예에 따라 디바이스(90)을 제조하기 위한 기술들이 도시되어있다. 도9A에는 기판(92) 상에 많은 수의 막들이 형성되 이후의 디바이스(90)가 도시되어 있다. 기판(92)은 사파이어, 실리콘, 실리콘 카바이드(silicon carbide) 또는 다른 적합한 물질과 같은 절연성 물질 또는 고 저항성 물질들로 구성될 수 있다. 제 1 평면 격자상수를 갖는 저항성의 제 1 Ⅲ-질화물 막(가령, GaN 막(94))이 기판(92) 상부에 위치하며, 제 1 Ⅲ-질화물 막(94)과 기판(92) 사이에 버퍼막(93)이 위치한다. 기판(92)과 제 1 Ⅲ-질화물 막(94) 사이의 격자 불일치로 인한 긴장(strain)을 경감하기 위해 버퍼막(93)이 제공된다. 제 2 평면 격자상수를 갖는 제 2 Ⅲ-질화물 막(95)이 제 1 Ⅲ-질화물 막(94) 상에 위치하는데, 디바이스(90)에서는 AlGaN 막으로 도시되어 있다. 상기 제 2 Ⅲ-질화물 막(95)은 저항성의 제 1 Ⅲ-질화물 막(94)에 비해 더 작은 평면 격자상수를 갖으며 이는 막들(94, 95) 사이의 계면에서 2 DEG 가 형성되도록 한다.
도9B를 살펴보면, 절연막(96)내에 콘택 윈도우(98)가 오픈되어 있으며, 이는 막(95)에 오믹콘택을 형성하기 위함이다. 도9C에는 오믹 콘택(99)의 형성이 도시되어 있는데, 이는 AlGaN 막(94)과 연결을 제공하여 2 DEG(97)에 의해 형성된 채널내에서 운반되는 전류를 위한 통로를 제공하기 위함이다.
도9D를 참조하면, AlGaN 막(95)을 노출시키는 쇼트키 콘택 개구부(101)가 절연막(96)에 형성되어 있다. 도9E를 참조하면, 쇼트키 콘택(103)이 증착되어 있고 콘택 윈도우(101)를 통해 AlGaN 막(96)과 접촉되어 있다. 또한, 쇼트키 콘택(103)은 2 DEG에 의해 형성된 채널로부터 공급되는 전류를 운반할 수 있다.
전술한 바와같이 정류기로서 동작하는 디바이스(90)를 형성하는데 있어서, 막(95) 상부에 절연막(96)이 먼저 형성되는데, 이는 어닐링 동안에 AlGaN 막의 분해를 제한하기 위해서이다. 도9C에서 절연막(96)을 관통하는 오믹 금속 콘택(99)이 증착될 때, 오믹 콘택(99)의 형성을 완료하기 위해서 어닐링 공정이 수행된다. 어닐링 공정동안에 절연막(96)은 AlGaN 막(94)의 실질적인 분해를 방지한다. 디바이스(90)를 구성하는 막들 중에서 그 어느 막도 도핑되어야 할 필요는 없으며 또한 도핑된 반도체 물질을 형성하기 위해 사용되는 통상적인 공정이 적용될 필요도 없다. 도핑된 전류 운반 막의 결여와 고 전도도를 갖는 2 DEG(97)의 사용으로 인해 주어진 파괴전압에서 RA product는 비약적으로 향상된다. AlGaN 막(94)를 식각함으로서, 저항성 GaN 막(94)은 또한 디바이스(90)의 격리를 허용한다. 이와같이 디바이스(90)를 격리할 수 있는 유용성으로 인해 하나의 칩 상에 많은 수의 디바이스들이 집적될 수 있는데, 따라서 완전한 전력 시스템이 집적회로의 제조를 통해 구현될 수 있다.
쇼트키 콘택 윈도우(101)의 경우, 예를 들면, 본 명세서에 설명된 여러가지 실시예들에 따라, 경사된 측벽들을 갖게 형성될 수도 있다.
오믹 콘택들, 쇼트키 콘택들, 절연막들, 그리고 금속화된 콘택들은 알려진 기술들을 이용하여 제작될 수도 있다. 게다가, 페시베이션 막들과 클래딩(cladding) 막 역시 본 명세서에 설명된 디바이스들에 적용될 수 있으며, 디바이스를 완성하기 위해 전류 운반 전극들과 게이트들과 연결되는 콘택들을 형성하는 기술들 역시 본 명세서에 설명된 디바이스들에 적용될 수 있다.
디바이스들(31, 41, 56, 60, 70)을 만드는데 사용된 Ⅲ-질화물 물질은 일반적인 물질들보다 보다 나은 차단 특성을 갖는 것이 일반적이며, 따라서 디바이스들은, 동작 매개 변수값들은 유지하면서도 일반적인 물질들을 사용할때 보다 더 적은 사이즈를 갖게 제작될 수 있다.
비교되는 기능들을 수행하는 경우에, 디바이스들(31, 41, 56, 60, 70)은 일반적인 디바이스들 보다 더 적은 사이즈를 갖게 구현될 수 있기 때문에, 감소된 ON 저항값을 구현할 수 있어 향상된 전력 효율을 얻을 수 있다.
또한, 설명된 디바이스들의 동작 특성들을 더 향상시킬 수 있는 낮은 저항성을 갖는 오믹 콘택 공정을 통해, 여기에서 설명된 전극들이 형성될 수도 있다.
도10을 참조하면, 도7에 도시된 디바이스의 쇼트키 부분(77B)은 P형 GaN(103)로 대체될 수 있다. P형 GaN(103)은 개구부(101) 내부에만 포함될 수도 있으며 만일, P형 GaN(103)이 재성장(regrowth)(예를 들면)을 통해 형성된다면 절연막상으로 확장되어 형성될 수도 있다.
비록, 본 발명이 특정 실시예와 연관되어 설명되었으나, 많은 변형예, 수정예, 및 다른 용도가 당업자에게는 자명할 것이다. 따라서, 본 발명은 발명의 상세한 설명에 개시된 내용에 의해 한정되어서는 안되고, 오직 첨부된 특허청구범위에 의해서만 한정되어야 한다.

Claims (42)

  1. 서로 다른 평면 격자상수들 또는 서로 다른 밴드갭들을 갖는 2개의 Ⅲ-질화물 막들 사이의 계면에서 형성된 전도 채널, 여기서 상기 전도 채널은 2차원 전자가스로 구성되고, 상기 2차원 전자가스는 밀도가 감소된 영역을 포함하며;
    상기 밀도가 감소된 영역 위에 있는 상기 Ⅲ-질화물 막들 중 하나 위의 제 1 전극;
    상기 전도 채널에 결합된 제 2 전극; 및
    상기 전도 채널 및 상기 제 1 전극에 결합된 제 3 전극
    을 포함하여 이루어진 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 전극은,
    상기 Ⅲ-질화물 막들 중 하나와 쇼트키 결합된 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  3. 삭제
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  5. 제 1 항에 있어서,
    상기 Ⅲ-질화물 막들은,
    AlGaN 과 GaN 으로 각각 구성되며, 상기 전극들은 상기 AlGaN 막 상에 형성된 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  6. 삭제
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  8. 제 1 항에 있어서,
    상기 제 1 전극과 상기 Ⅲ-질화물 막들 중 하나 사이에 절연성 막을 더 포함하여 이루어진 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  9. 제 5 항에 있어서,
    상기 제 1 전극과 상기 AlGaN 막 사이에 절연성 막을 더 포함하여 이루어진 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
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  12. 삭제
  13. 삭제
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  15. 제 1 항에 있어서,
    상기 제 1 전극의 아래에서 상기 Ⅲ-질화물 막들 중 하나에 형성된 리세스를 더 포함하여 이루어진 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  16. 제 15 항에 있어서,
    상기 리세스는,
    상기 제 1 전극 바로 밑의 전하 운반자들의 제거를 야기하는 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  17. 제 15 항에 있어서,
    상기 리세스는,
    상기 제 1 전극 바로 밑의 전하 밀도를 감소시켜 핀치전류를 감소시키는 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  18. 제 15 항에 있어서, 상기 리세스는
    경사된 측벽들을 갖는 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
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  25. 절연성 기판과;
    상기 기판 상의, 제 1 평면 격자상수를 갖는 저항성의 제 1 InAlGaN 막;
    상기 저항성의 제 1 InAlGaN 막 상의 제 2 평면 격자상수를 갖는 제 2 InAlGaN 막, 상기 제 2 평면 격자상수는 상기 제 1 평면 격자상수보다 작으며;
    상기 제 2 InAlGaN 막에 형성되며, 상기 제 1 InAlGaN 막과 상기 제 2 InAlGaN 막 사이의 계면에서 형성된 전도 채널을 차단하는 리세스; 및
    상기 전도 채널 내에서의 전류 전도를 제어하기 위해, 상기 전도 채널에 영향을 주도록 상기 리세스 내에 형성된 쇼트키 콘택
    을 포함하여 이루어지는 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  26. 기판을 제공하는 단계와;
    제 1 평면 격자상수를 갖는 제1 Ⅲ-질화물 막을 상기 기판상에 형성하는 단계와;
    상기 제 1 평면 격자상수보다 작은 제 2 평면 격자상수를 갖는 제 2 Ⅲ-질화물 막을 제 1 Ⅲ-질화물 막 상에 형성하는 단계와;
    상기 제 2 Ⅲ-질화물 막에 리세스를 형성하는 단계와; 그리고
    쇼트키 콘택 바로 밑의 전도 채널이 방해받아서 명목상 오프 디바이스를 얻도록 상기 리세스 내에 상기 쇼트키 콘택을 형성하는 단계
    를 포함하여 이루어진 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스를 형성하는 방법.
  27. 제 26 항에 있어서,
    상기 제 2 Ⅲ-질화물 막 상에 오믹 콘택을 형성하고 이를 상기 전도채널과 연결시키는 단계를 더 포함하여 이루어지며,
    이에 의해 상기 쇼트키 콘택이 상기 오믹 콘택과 상기 전도채널간의 전류 흐름을 제어하게 되는 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스를 형성하는 방법.
  28. 제 26 항에 있어서,
    리세스 위치들이 정의되도록 상기 제 2 Ⅲ-질화물 막 상에 마스크를 형성하는 단계를 더 포함하여 이루어지며,
    상기 마스크는 리세스들이 정의될 영역에서 경사된 측벽들을 갖는 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스를 형성하는 방법.
  29. 제 26 항에 있어서,
    상기 리세스에 경사진 측벽들을 형성하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스를 형성하는 방법.
  30. 제 26 항에 있어서,
    상기 쇼트키 콘택을 오믹 콘택과 연결시키는 단계를 더 포함하여 이루어진 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스를 형성하는 방법.
  31. 제 26 항에 있어서,
    상기 쇼트키 콘택을 형성하기 전에 절연성 막을 상기 리세스내에 형성하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스를 형성하는 방법.
  32. 제 1 항에 있어서,
    상기 제 1 전극 아래에서 상기 Ⅲ-질화물 막들 중 하나 내에 형성된 산화된 영역을 더 포함하는 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  33. 제 1 항에 있어서,
    상기 제 1 전극 아래에서 상기 Ⅲ-질화물 막들 중 하나 내에 형성된 이온주입된 영역을 더 포함하는 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  34. 제 1 항에 있어서,
    상기 제 1 전극 아래에서 상기 Ⅲ-질화물 막들 중 다른 하나 내에 형성된 이온주입된 영역을 더 포함하는 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  35. 제 34 항에 있어서,
    상기 이온주입된 영역은 p-형인 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  36. 제 1 항에 있어서,
    상기 2차원 전자가스 내의 밀도가 감소된 또 다른 영역 위에 있으며, 상기 제 2 전극과 결합된 제 4 전극을 더 포함하는 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  37. 제 36 항에 있어서,
    상기 제 4 전극은 상기 Ⅲ-질화물 막들 중 하나와 쇼트키 결합된 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  38. 제 36 항에 있어서,
    상기 제 4 전극 아래에 있는 절연성 막을 더 포함하여 이루어진 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  39. 제 1 Ⅲ-질화물 막;
    상기 제 1 Ⅲ-질화물 막과 함께, 2차원 전자가스를 포함하고 있는 헤테로 접합을 형성하는 제 2 Ⅲ-질화물 막;
    상기 제 2 Ⅲ-질화물 막 위에 있는 보호성 절연막;
    상기 보호성 절연막을 통하여 상기 제 2 Ⅲ-질화물 막과 결합된 오믹 콘택; 및
    상기 보호성 절연막을 통하여 상기 제 2 Ⅲ-질화물 막과 정류 접촉을 이루는 정류 콘택
    을 포함하여 이루어진 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  40. 제 39 항에 있어서,
    상기 정류 콘택은 상기 제 2 Ⅲ-질화물 막과 쇼트키 접촉을 이루는 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  41. 제 39 항에 있어서,
    상기 정류 콘택과 결합되어 있으며 상기 보호성 절연막 위로 확장된 필드 플레이트를 더 포함하여 이루어진 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
  42. 제 39 항에 있어서,
    상기 정류 콘택은 p-형 영역인 것을 특징으로 하는 전류 제어 Ⅲ-질화물 디바이스.
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