JP3545633B2 - 高耐圧型半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、大電力駆動の高耐圧型半導体装置及びその製造方法に係り、特にその接合終端構造の改良に関する。
【０００２】
【従来の技術】
高耐圧のダイオードやバイポーラトランジスタ、パワーＭＯＳＦＥＴ、ＩＧＢＴ等の高耐圧型半導体装置の接合終端部分では、パッシベーション膜として半導電性膜を直接素子基板表面とコンタクトさせる構造を用い、かつ半導電性膜下の基板表面に、選択的に基板と反対導電型の低濃度の拡散層を設けるＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）層を設けることにより、素子耐圧を向上させる技術がある。
【０００３】
これにより、上記接合終端部分における表面電界緩和効果を高め、高耐圧型半導体装置スイッチオフ時の逆電圧印加時における空乏層の伸びを均一化するなど、耐圧の向上、動作安定化を図っている。
【０００４】
ＲＥＳＵＲＦ層は、例えばＮ型基板に形成された高耐圧素子の主接合領域周辺のＰ型層と終端の高濃度Ｎ＋ 型チャネルストッパ層との間の基板表面において、上記Ｐ型層につながり、Ｎ＋ 型チャネルストッパ層とは所定の距離をおいて形成される低濃度Ｐ− 型層である。
【０００５】
このＲＥＳＵＲＦ層上には半導電性膜が設けられる。そこで、この半導電性膜形成前において、半導電性膜形成領域を決めるために、ＲＥＳＵＲＦ層上を含めて基板全面に形成された酸化膜を、フォトリソグラフィ技術を用いて選択的に除去する。この酸化膜が除去されたＲＥＳＵＲＦ層表面を含む基板表面に半導電性膜が形成される。
【０００６】
【発明が解決しようとする課題】
図５（ａ）は、上記酸化膜形成後のＲＥＳＵＲＦ層表面近傍の不純物（ボロン）濃度の分布を示す特性図、図５（ｂ）は、（ａ）におけるＲＥＳＵＲＦ層表面からの濃度分布の拡大図である。
【０００７】
ＲＥＳＵＲＦ層表面濃度は、上記工程中の影響（例えば酸化膜成長時のボロンの吸出し等）により低くなる。図５（ｂ）から分かるように、表面から０．０５μｍは特に濃度が落ち込んでいる。このような状況では望ましいＲＥＳＵＲＦ層表面濃度が得られず、許容値を下回る恐れも十分にある。
【０００８】
高耐圧型半導体装置において、ＲＥＳＵＲＦ層の表面濃度が低下したまま製造された製品は、耐圧ドリフトを起こし易くなる。耐圧ドリフトとは、逆方向電圧に対する耐圧が使用時間に伴い低くなってしまう現象である。これにより、設計どおりの耐圧特性が得られなくなり、耐圧低下、製品寿命の低下を招く。
【０００９】
本発明は、上記事情を考慮してなされたものであり、その課題は、耐圧ドリフトによる耐圧低下を防ぎ、高信頼性の高耐圧型半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
この発明の高耐圧型半導体装置は、Ｎ型半導体基板と、前記基板表面に少なくとも素子領域として選択的に形成された第１のＰ型拡散層と、前記第１のＰ型拡散層を取り囲む、前記第１のＰ型拡散層より濃度の低い第２のＰ型拡散層と、前記第２のＰ型拡散層を取り囲み、かつ前記第２のＰ型拡散層とは所定の間隔を有する前記基板より高濃度のＮ型拡散層と、前記第２のＰ型拡散層を含む前記第１のＰ型拡散層と前記Ｎ型拡散層間の基板表面上に形成された半導電性膜とを具備し、前記半導電性膜下で前記第１のＰ型拡散層と前記Ｎ型拡散層間の前記第２のＰ型拡散層全表面が周辺の基板表面より低くなっていることを特徴とする。
【００１１】
この発明の高耐圧型半導体装置の製造方法は、Ｎ型半導体基板表面に選択的に少なくとも第１のＰ型拡散層を形成する工程と、
前記第１のＰ型拡散層を取り囲む前記第１のＰ型拡散層より濃度の低い第２のＰ型拡散層を形成する工程と、
前記第２のＰ型拡散層を取り囲み、かつ前記第２のＰ型拡散層とは所定の間隔を有する前記基板より高濃度のＮ型拡散層を基板終端に形成する工程と、
少なくとも前記第２のＰ型拡散層を含む前記第１のＰ型拡散層と前記Ｎ型拡散層間の基板表面を選択的にエッチングすることにより周辺の基板表面高さより低くし、この低くなった基板表面上に半導電性膜を設けて接合終端構造を形成する工程とを具備したことを特徴とする。
【００１２】
本発明によるエッチング前と後では、第２のＰ型拡散層の表面濃度の低下した部分が除去され、第２のＰ型拡散層、すなわちＲＥＳＵＲＦ層の表面濃度の低下を改善する。
【００１３】
【発明の実施の形態】
図１は、本発明の第１の実施形態に係る高耐圧型半導体装置の接合終端部の構成を示す断面図である。Ｎ型基板１１に、高耐圧素子の主接合領域周辺のＰ型層１２が形成され、さらにＰ型層１２を取り囲むこのＰ型層１２より低濃度のＰ− 型のＲＥＳＵＲＦ層１３が形成されている。さらにＮ型基板１１外周部に、このＲＥＳＵＲＦ層１３を取り囲むように、かつＲＥＳＵＲＦ層１３とは所定距離を隔てて高濃度のＮ＋ 型チャネルストッパ層１４が形成されている。
【００１４】
本発明では、上記ＲＥＳＵＲＦ層１３を含むＰ型層１２とチャネルストッパ層１４との間の基板表面が周辺の基板表面高さよりｄ（μｍ）だけ低くなっている。この低くなった基板表面上に半導電性膜１５が形成されている。
【００１５】
半導電性膜１５は、通常、半導体より抵抗が高く、抵抗率が１０７ 〜１０１３Ωｃｍである。半導電性膜は、シリコンに少なくとも酸素、窒素、炭素のうちいずれかが混入されたものである。ここでの半導電性膜１５は、例えばシリコンに酸素を混入したものを用いる。
【００１６】
半導電性膜１５は、ＳｉＯ２ 等の絶縁膜１６で覆われている。絶縁膜１６上にＰ型層１２と接続される電極１７と、Ｎ＋ 型チャネルストッパ層１４と接続される電極１８が形成されている。なお、電極１７と１８は充分な絶縁距離が保たれる。Ｎ型基板１１の裏面には高濃度のＮ＋ 型層１９及びこのＮ＋ 型層１９に接続される電極２０が形成されている。
【００１７】
上記ＲＥＳＵＲＦ層１３は、その形成直後から他の製造工程が進むうち、その表面から０．０５μｍ付近では濃度が垂れた状態（低濃度）になる（図５（ａ），（ｂ）参照）。半導電性膜１５を堆積する前に、そのＲＥＳＵＲＦ層１３表面の低濃度領域を選択的に除去すれば、高濃度の表面が露出される。
【００１８】
例えば、選択的なウェットエッチングにより、ＲＥＳＵＲＦ層１３の表面濃度が１０１５〜１０１６ｃｍ−３となる濃度の高い表面を改めて露出させてから半導電性膜１５を堆積する。このＲＥＳＵＲＦ層１３表面のエッチング量ｄは、所望のＲＥＳＵＲＦ層表面濃度を得るために必要なエッチング量であり、例えば０．０５〜０．２μｍと設定する。
【００１９】
上記構成によれば、前記図５（ｂ）に示す、ＲＥＳＵＲＦ層の低濃度に落ち込んでいる表面から０．０５μｍ程の深さは確実に除去されているので、ＲＥＳＵＲＦ層の表面濃度は許容値を下回る懸念がなくなり、耐圧ドリフトの要因を解決できる。これにより、上記構成を適用した高耐圧デバイスは、設計どおりの耐圧特性が得られやすく、信頼性が向上する。
【００２０】
図２（ａ）〜（ｅ）は、それぞれ本発明の第２の実施形態に係る高耐圧型半導体装置の製造方法を工程順に示す断面図であり、高耐圧ダイオードの接合終端部の形成を含めて具体的に説明する。
【００２１】
図２（ａ）に示されるように、Ｎ型半導体基板（比抵抗ρ＝１７０Ωｃｍ、厚さ６２５μｍ）３１の主表面に選択的にＰ型のアノード層３２、それを取り囲むＰ− 型のＲＥＳＵＲＦ層３３、ＲＥＳＵＲＦ層３３を所定距離隔てて取り囲む基板外周のＮ＋ 型のチャネルストッパ層３４を形成する。これら各層の形成は適切なイオン注入と拡散技術を利用する。
【００２２】
上記アノード層３２は、イオン注入条件を、イオン種Ｂ（ボロン）、加速電圧６０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２、拡散条件を窒素雰囲気で拡散温度１１５０℃、拡散時間６０分とした。
【００２３】
上記ＲＥＳＵＲＦ層３３は、イオン注入条件を、イオン種Ｂ（ボロン）、加速電圧１００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２、拡散条件を窒素雰囲気で拡散温度１１５０℃、拡散時間３６０分とした。
【００２４】
上記チャネルストッパ層３４は、イオン注入条件を、イオン種Ａｓ（砒素）、加速電圧４０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２、拡散条件を酸素雰囲気で拡散温度１０００℃、拡散時間２０分とした。
【００２５】
また、基板３１の主表面全面に酸化膜３５が形成される。さらに、基板３１の主表面に対する裏面には、カソード層３６がイオン注入と拡散技術によって形成される。カソード層３６は、イオン注入条件を、イオン種Ａｓ（砒素）、加速電圧４０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２、拡散条件を酸素雰囲気で拡散温度１０００℃、拡散時間２０分とした。
【００２６】
次に、図２（ｂ）に示されるように、アノード層３２とチャネルストッパ層３４の間の酸化膜３５を選択的に除去した後、露出した基板表面を、ＲＥＳＵＲＦ層３３の表面濃度が１０１５〜１０１６ｃｍ−３となるように０．０５〜０．２μｍウェットエッチングした。
【００２７】
次に、図２（ｃ）に示されるように、減圧ＣＶＤ法により、１．５μｍの半導電性膜３７を成膜温度７００℃で生成した後、アノード層３２とチャネルストッパ層３４の間に存在する半導電性膜３７以外の半導電性膜を選択的に除去した。
【００２８】
次に、図２（ｄ）に示されるように、常圧ＣＶＤ法により酸化膜３８を生成し、次に、図２（ｅ）に示されるように、次に、アノード層３２とアノード電極３９、チャネルストッパ層３４とチャネルストッパ電極４０がコンタクトする部分の酸化膜３８を選択的にエッチングし、各電極を形成した。各電極３９，４０はアルミニウム電極とした。最後に基板裏面のカソード層３６と接続されるカソード電極４１をアルミニウムにより形成した。
【００２９】
上記実施形態方法によれば、上記ＲＥＳＵＲＦ層３３表面にある低濃度領域を選択的に除去するのに、ウェットエッチングを用いるので、ダメージの少ない高濃度の表面が得られ、高濃度の表面のＲＥＳＵＲＦ層３３上に半導電性膜１５が堆積されることにより、耐圧ドリフトの要因を解決し、設計どおりの耐圧特性が得られやすい高信頼性デバイスを実現する。
【００３０】
図３は、上記図２の本発明適用の高耐圧ダイオードの構成と、ＲＥＳＵＲＦ層の表面エッチングをしない従来技術による高耐圧ダイオードの耐圧評価結果を示す特性図である。パルス数が１０ｐｕｌｓｅ／ｓｅｃを越えると、従来の製品は耐圧の低下がみられるが、本発明適用の製品では、始めと変わらない耐圧が得られる。
【００３１】
なお、上記具体例では、ダイオードを題材に説明したが、これに限らず、高耐圧のバイポーラトランジスタ、パワーＭＯＳＦＥＴ、ＩＧＢＴ他の各高耐圧パワーデバイスにおける接合終端構造にも本発明は適用できる。
【００３２】
例えば、図４は、ＩＧＢＴにおける接合終端構造を示す断面構成図である。Ｎ型基板５０に形成された素子領域には、エミッタ電極Ｅと接続されるＰ型層５１及び基板より高濃度のＮ＋ 型層５２の領域が複数ストライプ状に形成されている（ストライプ形エミッタ）。このストライプ形エミッタ間において、Ｎ型基板表面を隔てるＮ＋ 型層５２相互間を跨ぐように図示しない絶縁膜を介してゲート電極Ｇが設けられる。また、上記主面に対し裏面にはコレクタ電極Ｃとつながる高濃度Ｐ＋ 型層５３が形成されている。
【００３３】
素子領域周辺において、基板表面にはエミッタ電極Ｅと同電位にされるＰ型層５４とこれにつながる高濃度Ｐ＋ 型ガードリング層５５が設けられている。さらに、ガードリング層５５から、終端の高濃度Ｎ＋ 型チャネルストッパ層５６に向かって基板表面にＰ型層５４より低濃度のＰ− 型のＲＥＳＵＲＦ層５７が設けられている。このＲＥＳＵＲＦ層５７はＮ＋ 型チャネルストッパ層５６とは離間している。
【００３４】
半導電性膜５８は、Ｐ＋ 型ガードリング層５５と終端の高濃度Ｎ＋ 型チャネルストッパ層５６との間の、基板表面が周辺の基板表面高さより低くなった基板表面上に形成されている。低くなった基板表面にはＲＥＳＵＲＦ層５７が含まれ、その表面濃度は１０１５〜１０１６ｃｍ−３となっている。半導電性膜５８は、絶縁膜５９で覆われている。絶縁膜５９上にＰ型層５４及びＰ＋ 型ガードリング層５５と接続されエミッタ電極Ｅと繋がる電極６１と、Ｎ＋ 型チャネルストッパ層５６と接続される電極６２が形成されている。なお、電極６１と６２は充分な絶縁距離が保たれる。
【００３５】
このように、各高耐圧パワーデバイスにおける接合終端構造に本発明は適用でき、耐圧ドリフトを抑え、設計どおりの耐圧特性が得られる歩留まりのよい高信頼性の製品が実現できる。
【００３６】
【発明の効果】
以上説明したように本発明によれば、接合終端部において、ＲＥＳＵＲＦ層上に半導電性膜を堆積する前に、ＲＥＳＵＲＦ層の表面濃度を改善すべく、その表面をエッチングする工程を備え、基板表面が周辺の基板表面高さより低くなった基板表面に含まれるＲＥＳＵＲＦ層上に半導電性膜が形成されている構成となっている。これにより、耐圧ドリフトによる耐圧低下を防ぎ、製品寿命が改善される高信頼性の高耐圧型半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る高耐圧型半導体装置の接合終端部の構成を示す断面図。
【図２】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る高耐圧型半導体装置の製造方法を示す断面図。
【図３】本発明適用の図２の高耐圧ダイオードと、ＲＥＳＵＲＦ層の表面エッチングをしない従来技術による高耐圧ダイオードの耐圧評価結果を示す特性図である。
【図４】本発明を適用した接合終端構造を有する具体例としてＩＧＢＴの接合終端構造を示す断面構成図。
【図５】（ａ）は、上層に酸化膜形成後のＲＥＳＵＲＦ層表面近傍の不純物（ボロン）濃度の分布を示す特性図、（ｂ）は、（ａ）におけるＲＥＳＵＲＦ層表面からの濃度分布の拡大図。
【符号の説明】
１１…Ｎ型基板
１２…Ｐ型層
１３…ＲＥＳＵＲＦ層（Ｐ− 型）
１４…Ｎ＋ 型チャネルストッパ層
１５…半導電性膜
１６…絶縁膜
１７，１８，２０…電極
１９…Ｎ＋ 型層
【発明の属する技術分野】
本発明は、大電力駆動の高耐圧型半導体装置及びその製造方法に係り、特にその接合終端構造の改良に関する。
【０００２】
【従来の技術】
高耐圧のダイオードやバイポーラトランジスタ、パワーＭＯＳＦＥＴ、ＩＧＢＴ等の高耐圧型半導体装置の接合終端部分では、パッシベーション膜として半導電性膜を直接素子基板表面とコンタクトさせる構造を用い、かつ半導電性膜下の基板表面に、選択的に基板と反対導電型の低濃度の拡散層を設けるＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）層を設けることにより、素子耐圧を向上させる技術がある。
【０００３】
これにより、上記接合終端部分における表面電界緩和効果を高め、高耐圧型半導体装置スイッチオフ時の逆電圧印加時における空乏層の伸びを均一化するなど、耐圧の向上、動作安定化を図っている。
【０００４】
ＲＥＳＵＲＦ層は、例えばＮ型基板に形成された高耐圧素子の主接合領域周辺のＰ型層と終端の高濃度Ｎ＋ 型チャネルストッパ層との間の基板表面において、上記Ｐ型層につながり、Ｎ＋ 型チャネルストッパ層とは所定の距離をおいて形成される低濃度Ｐ− 型層である。
【０００５】
このＲＥＳＵＲＦ層上には半導電性膜が設けられる。そこで、この半導電性膜形成前において、半導電性膜形成領域を決めるために、ＲＥＳＵＲＦ層上を含めて基板全面に形成された酸化膜を、フォトリソグラフィ技術を用いて選択的に除去する。この酸化膜が除去されたＲＥＳＵＲＦ層表面を含む基板表面に半導電性膜が形成される。
【０００６】
【発明が解決しようとする課題】
図５（ａ）は、上記酸化膜形成後のＲＥＳＵＲＦ層表面近傍の不純物（ボロン）濃度の分布を示す特性図、図５（ｂ）は、（ａ）におけるＲＥＳＵＲＦ層表面からの濃度分布の拡大図である。
【０００７】
ＲＥＳＵＲＦ層表面濃度は、上記工程中の影響（例えば酸化膜成長時のボロンの吸出し等）により低くなる。図５（ｂ）から分かるように、表面から０．０５μｍは特に濃度が落ち込んでいる。このような状況では望ましいＲＥＳＵＲＦ層表面濃度が得られず、許容値を下回る恐れも十分にある。
【０００８】
高耐圧型半導体装置において、ＲＥＳＵＲＦ層の表面濃度が低下したまま製造された製品は、耐圧ドリフトを起こし易くなる。耐圧ドリフトとは、逆方向電圧に対する耐圧が使用時間に伴い低くなってしまう現象である。これにより、設計どおりの耐圧特性が得られなくなり、耐圧低下、製品寿命の低下を招く。
【０００９】
本発明は、上記事情を考慮してなされたものであり、その課題は、耐圧ドリフトによる耐圧低下を防ぎ、高信頼性の高耐圧型半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
この発明の高耐圧型半導体装置は、Ｎ型半導体基板と、前記基板表面に少なくとも素子領域として選択的に形成された第１のＰ型拡散層と、前記第１のＰ型拡散層を取り囲む、前記第１のＰ型拡散層より濃度の低い第２のＰ型拡散層と、前記第２のＰ型拡散層を取り囲み、かつ前記第２のＰ型拡散層とは所定の間隔を有する前記基板より高濃度のＮ型拡散層と、前記第２のＰ型拡散層を含む前記第１のＰ型拡散層と前記Ｎ型拡散層間の基板表面上に形成された半導電性膜とを具備し、前記半導電性膜下で前記第１のＰ型拡散層と前記Ｎ型拡散層間の前記第２のＰ型拡散層全表面が周辺の基板表面より低くなっていることを特徴とする。
【００１１】
この発明の高耐圧型半導体装置の製造方法は、Ｎ型半導体基板表面に選択的に少なくとも第１のＰ型拡散層を形成する工程と、
前記第１のＰ型拡散層を取り囲む前記第１のＰ型拡散層より濃度の低い第２のＰ型拡散層を形成する工程と、
前記第２のＰ型拡散層を取り囲み、かつ前記第２のＰ型拡散層とは所定の間隔を有する前記基板より高濃度のＮ型拡散層を基板終端に形成する工程と、
少なくとも前記第２のＰ型拡散層を含む前記第１のＰ型拡散層と前記Ｎ型拡散層間の基板表面を選択的にエッチングすることにより周辺の基板表面高さより低くし、この低くなった基板表面上に半導電性膜を設けて接合終端構造を形成する工程とを具備したことを特徴とする。
【００１２】
本発明によるエッチング前と後では、第２のＰ型拡散層の表面濃度の低下した部分が除去され、第２のＰ型拡散層、すなわちＲＥＳＵＲＦ層の表面濃度の低下を改善する。
【００１３】
【発明の実施の形態】
図１は、本発明の第１の実施形態に係る高耐圧型半導体装置の接合終端部の構成を示す断面図である。Ｎ型基板１１に、高耐圧素子の主接合領域周辺のＰ型層１２が形成され、さらにＰ型層１２を取り囲むこのＰ型層１２より低濃度のＰ− 型のＲＥＳＵＲＦ層１３が形成されている。さらにＮ型基板１１外周部に、このＲＥＳＵＲＦ層１３を取り囲むように、かつＲＥＳＵＲＦ層１３とは所定距離を隔てて高濃度のＮ＋ 型チャネルストッパ層１４が形成されている。
【００１４】
本発明では、上記ＲＥＳＵＲＦ層１３を含むＰ型層１２とチャネルストッパ層１４との間の基板表面が周辺の基板表面高さよりｄ（μｍ）だけ低くなっている。この低くなった基板表面上に半導電性膜１５が形成されている。
【００１５】
半導電性膜１５は、通常、半導体より抵抗が高く、抵抗率が１０７ 〜１０１３Ωｃｍである。半導電性膜は、シリコンに少なくとも酸素、窒素、炭素のうちいずれかが混入されたものである。ここでの半導電性膜１５は、例えばシリコンに酸素を混入したものを用いる。
【００１６】
半導電性膜１５は、ＳｉＯ２ 等の絶縁膜１６で覆われている。絶縁膜１６上にＰ型層１２と接続される電極１７と、Ｎ＋ 型チャネルストッパ層１４と接続される電極１８が形成されている。なお、電極１７と１８は充分な絶縁距離が保たれる。Ｎ型基板１１の裏面には高濃度のＮ＋ 型層１９及びこのＮ＋ 型層１９に接続される電極２０が形成されている。
【００１７】
上記ＲＥＳＵＲＦ層１３は、その形成直後から他の製造工程が進むうち、その表面から０．０５μｍ付近では濃度が垂れた状態（低濃度）になる（図５（ａ），（ｂ）参照）。半導電性膜１５を堆積する前に、そのＲＥＳＵＲＦ層１３表面の低濃度領域を選択的に除去すれば、高濃度の表面が露出される。
【００１８】
例えば、選択的なウェットエッチングにより、ＲＥＳＵＲＦ層１３の表面濃度が１０１５〜１０１６ｃｍ−３となる濃度の高い表面を改めて露出させてから半導電性膜１５を堆積する。このＲＥＳＵＲＦ層１３表面のエッチング量ｄは、所望のＲＥＳＵＲＦ層表面濃度を得るために必要なエッチング量であり、例えば０．０５〜０．２μｍと設定する。
【００１９】
上記構成によれば、前記図５（ｂ）に示す、ＲＥＳＵＲＦ層の低濃度に落ち込んでいる表面から０．０５μｍ程の深さは確実に除去されているので、ＲＥＳＵＲＦ層の表面濃度は許容値を下回る懸念がなくなり、耐圧ドリフトの要因を解決できる。これにより、上記構成を適用した高耐圧デバイスは、設計どおりの耐圧特性が得られやすく、信頼性が向上する。
【００２０】
図２（ａ）〜（ｅ）は、それぞれ本発明の第２の実施形態に係る高耐圧型半導体装置の製造方法を工程順に示す断面図であり、高耐圧ダイオードの接合終端部の形成を含めて具体的に説明する。
【００２１】
図２（ａ）に示されるように、Ｎ型半導体基板（比抵抗ρ＝１７０Ωｃｍ、厚さ６２５μｍ）３１の主表面に選択的にＰ型のアノード層３２、それを取り囲むＰ− 型のＲＥＳＵＲＦ層３３、ＲＥＳＵＲＦ層３３を所定距離隔てて取り囲む基板外周のＮ＋ 型のチャネルストッパ層３４を形成する。これら各層の形成は適切なイオン注入と拡散技術を利用する。
【００２２】
上記アノード層３２は、イオン注入条件を、イオン種Ｂ（ボロン）、加速電圧６０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２、拡散条件を窒素雰囲気で拡散温度１１５０℃、拡散時間６０分とした。
【００２３】
上記ＲＥＳＵＲＦ層３３は、イオン注入条件を、イオン種Ｂ（ボロン）、加速電圧１００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２、拡散条件を窒素雰囲気で拡散温度１１５０℃、拡散時間３６０分とした。
【００２４】
上記チャネルストッパ層３４は、イオン注入条件を、イオン種Ａｓ（砒素）、加速電圧４０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２、拡散条件を酸素雰囲気で拡散温度１０００℃、拡散時間２０分とした。
【００２５】
また、基板３１の主表面全面に酸化膜３５が形成される。さらに、基板３１の主表面に対する裏面には、カソード層３６がイオン注入と拡散技術によって形成される。カソード層３６は、イオン注入条件を、イオン種Ａｓ（砒素）、加速電圧４０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２、拡散条件を酸素雰囲気で拡散温度１０００℃、拡散時間２０分とした。
【００２６】
次に、図２（ｂ）に示されるように、アノード層３２とチャネルストッパ層３４の間の酸化膜３５を選択的に除去した後、露出した基板表面を、ＲＥＳＵＲＦ層３３の表面濃度が１０１５〜１０１６ｃｍ−３となるように０．０５〜０．２μｍウェットエッチングした。
【００２７】
次に、図２（ｃ）に示されるように、減圧ＣＶＤ法により、１．５μｍの半導電性膜３７を成膜温度７００℃で生成した後、アノード層３２とチャネルストッパ層３４の間に存在する半導電性膜３７以外の半導電性膜を選択的に除去した。
【００２８】
次に、図２（ｄ）に示されるように、常圧ＣＶＤ法により酸化膜３８を生成し、次に、図２（ｅ）に示されるように、次に、アノード層３２とアノード電極３９、チャネルストッパ層３４とチャネルストッパ電極４０がコンタクトする部分の酸化膜３８を選択的にエッチングし、各電極を形成した。各電極３９，４０はアルミニウム電極とした。最後に基板裏面のカソード層３６と接続されるカソード電極４１をアルミニウムにより形成した。
【００２９】
上記実施形態方法によれば、上記ＲＥＳＵＲＦ層３３表面にある低濃度領域を選択的に除去するのに、ウェットエッチングを用いるので、ダメージの少ない高濃度の表面が得られ、高濃度の表面のＲＥＳＵＲＦ層３３上に半導電性膜１５が堆積されることにより、耐圧ドリフトの要因を解決し、設計どおりの耐圧特性が得られやすい高信頼性デバイスを実現する。
【００３０】
図３は、上記図２の本発明適用の高耐圧ダイオードの構成と、ＲＥＳＵＲＦ層の表面エッチングをしない従来技術による高耐圧ダイオードの耐圧評価結果を示す特性図である。パルス数が１０ｐｕｌｓｅ／ｓｅｃを越えると、従来の製品は耐圧の低下がみられるが、本発明適用の製品では、始めと変わらない耐圧が得られる。
【００３１】
なお、上記具体例では、ダイオードを題材に説明したが、これに限らず、高耐圧のバイポーラトランジスタ、パワーＭＯＳＦＥＴ、ＩＧＢＴ他の各高耐圧パワーデバイスにおける接合終端構造にも本発明は適用できる。
【００３２】
例えば、図４は、ＩＧＢＴにおける接合終端構造を示す断面構成図である。Ｎ型基板５０に形成された素子領域には、エミッタ電極Ｅと接続されるＰ型層５１及び基板より高濃度のＮ＋ 型層５２の領域が複数ストライプ状に形成されている（ストライプ形エミッタ）。このストライプ形エミッタ間において、Ｎ型基板表面を隔てるＮ＋ 型層５２相互間を跨ぐように図示しない絶縁膜を介してゲート電極Ｇが設けられる。また、上記主面に対し裏面にはコレクタ電極Ｃとつながる高濃度Ｐ＋ 型層５３が形成されている。
【００３３】
素子領域周辺において、基板表面にはエミッタ電極Ｅと同電位にされるＰ型層５４とこれにつながる高濃度Ｐ＋ 型ガードリング層５５が設けられている。さらに、ガードリング層５５から、終端の高濃度Ｎ＋ 型チャネルストッパ層５６に向かって基板表面にＰ型層５４より低濃度のＰ− 型のＲＥＳＵＲＦ層５７が設けられている。このＲＥＳＵＲＦ層５７はＮ＋ 型チャネルストッパ層５６とは離間している。
【００３４】
半導電性膜５８は、Ｐ＋ 型ガードリング層５５と終端の高濃度Ｎ＋ 型チャネルストッパ層５６との間の、基板表面が周辺の基板表面高さより低くなった基板表面上に形成されている。低くなった基板表面にはＲＥＳＵＲＦ層５７が含まれ、その表面濃度は１０１５〜１０１６ｃｍ−３となっている。半導電性膜５８は、絶縁膜５９で覆われている。絶縁膜５９上にＰ型層５４及びＰ＋ 型ガードリング層５５と接続されエミッタ電極Ｅと繋がる電極６１と、Ｎ＋ 型チャネルストッパ層５６と接続される電極６２が形成されている。なお、電極６１と６２は充分な絶縁距離が保たれる。
【００３５】
このように、各高耐圧パワーデバイスにおける接合終端構造に本発明は適用でき、耐圧ドリフトを抑え、設計どおりの耐圧特性が得られる歩留まりのよい高信頼性の製品が実現できる。
【００３６】
【発明の効果】
以上説明したように本発明によれば、接合終端部において、ＲＥＳＵＲＦ層上に半導電性膜を堆積する前に、ＲＥＳＵＲＦ層の表面濃度を改善すべく、その表面をエッチングする工程を備え、基板表面が周辺の基板表面高さより低くなった基板表面に含まれるＲＥＳＵＲＦ層上に半導電性膜が形成されている構成となっている。これにより、耐圧ドリフトによる耐圧低下を防ぎ、製品寿命が改善される高信頼性の高耐圧型半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る高耐圧型半導体装置の接合終端部の構成を示す断面図。
【図２】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る高耐圧型半導体装置の製造方法を示す断面図。
【図３】本発明適用の図２の高耐圧ダイオードと、ＲＥＳＵＲＦ層の表面エッチングをしない従来技術による高耐圧ダイオードの耐圧評価結果を示す特性図である。
【図４】本発明を適用した接合終端構造を有する具体例としてＩＧＢＴの接合終端構造を示す断面構成図。
【図５】（ａ）は、上層に酸化膜形成後のＲＥＳＵＲＦ層表面近傍の不純物（ボロン）濃度の分布を示す特性図、（ｂ）は、（ａ）におけるＲＥＳＵＲＦ層表面からの濃度分布の拡大図。
【符号の説明】
１１…Ｎ型基板
１２…Ｐ型層
１３…ＲＥＳＵＲＦ層（Ｐ− 型）
１４…Ｎ＋ 型チャネルストッパ層
１５…半導電性膜
１６…絶縁膜
１７，１８，２０…電極
１９…Ｎ＋ 型層
Claims (8)
- Ｎ型半導体基板と、
前記基板表面に少なくとも素子領域として選択的に形成された第１のＰ型拡散層と、
前記第１のＰ型拡散層を取り囲む、前記第１のＰ型拡散層より濃度の低い第２のＰ型拡散層と、
前記第２のＰ型拡散層を取り囲み、かつ前記第２のＰ型拡散層とは所定の間隔を有する前記基板より高濃度のＮ型拡散層と、
前記第２のＰ型拡散層を含む前記第１のＰ型拡散層と前記Ｎ型拡散層間の基板表面上に形成された半導電性膜とを具備し、
前記半導電性膜下で前記第１のＰ型拡散層と前記Ｎ型拡散層間の前記第２のＰ型拡散層全表面が周辺の基板表面より低くなっていることを特徴とする高耐圧型半導体装置。 - 前記低くなった基板表面における前記第２のＰ型拡散層表面濃度は１０１５〜１０１６ｃｍ−３であることを特徴とする請求項１記載の高耐圧型半導体装置。
- 前記第１のＰ型拡散層と前記Ｎ型拡散層間の基板表面が周辺の基板表面より０．０５〜０．２μｍ低くなっていることを特徴とする請求項１記載の高耐圧型半導体装置。
- Ｎ型半導体基板表面に選択的に少なくとも第１のＰ型拡散層を形成する工程と、
前記第１のＰ型拡散層を取り囲む前記第１のＰ型拡散層より濃度の低い第２のＰ型拡散層を形成する工程と、
前記第２のＰ型拡散層を取り囲み、かつ前記第２のＰ型拡散層とは所定の間隔を有する前記基板より高濃度のＮ型拡散層を基板終端に形成する工程と、
少なくとも前記第２のＰ型拡散層を含む前記第１のＰ型拡散層と前記Ｎ型拡散層間の基板表面を選択的にエッチングすることにより周辺の基板表面高さより低くし、この低くなった基板表面上に半導電性膜を設けて接合終端構造を形成する工程と
を具備したことを特徴とする高耐圧型半導体装置の製造方法。 - 前記基板表面のエッチングによって、前記第２のＰ型拡散層表面濃度を１０１５〜１０１６ｃｍ−３とすることを特徴とする請求項４記載の高耐圧型半導体装置の製造方法。
- 前記基板表面のエッチング量は、０．０５〜０．２μｍとすることを特徴とする請求項４記載の高耐圧型半導体装置の製造方法。
- 前記半導電性膜は、シリコンに少なくとも酸素、窒素、炭素のうちいずれかを含むことを特徴とする請求項４記載の高耐圧型半導体装置の製造方法。
- 前記半導電性膜は、抵抗率が１０７ 〜１０１３Ωｃｍとすることを特徴とする請求項４記載の高耐圧型半導体装置の製造方法。
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