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DE19811604B4 - Halbleitervorrichtung - Google Patents

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DE19811604B4
DE19811604B4 DE19811604A DE19811604A DE19811604B4 DE 19811604 B4 DE19811604 B4 DE 19811604B4 DE 19811604 A DE19811604 A DE 19811604A DE 19811604 A DE19811604 A DE 19811604A DE 19811604 B4 DE19811604 B4 DE 19811604B4
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semiconductor layer
type
semiconductor
impurity concentration
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Hideyuki Funaki
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Original Assignee
Toshiba Corp
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Abstract

Halbleitervorrichtung, umfassend
(a) einen isolierenden Film (2);
(b) einen auf dem isolierenden Film (2) angeordneten halb-isolierenden Film (3) mit hohem Widerstand;
(c) eine auf dem halbisolierenden Film (3) angeordnete erste Halbleiterschicht (4) von einem ersten Leitfähigkeitstyp;
(d) eine auf der ersten Halbleiterschicht (4) angeordnete zweite Halbleiterschicht (5, 21) von einem zweiten Leitfähigkeitstyp;
(e) eine dritte Halbleiterschicht (6, 23) vom ersten Leitfähigkeitstyp, die auf der ersten Halbleiterschicht (4) in einem Abstand zu der zweiten Halbleiterschicht (5, 21) angeordnet ist und eine Verunreinigungskonzentration aufweist, die höher ist als jene der ersten Halbleiterschicht (4); und
(f) eine vierte Halbleiterschicht (7) vom zweiten Leitfähigkeitstyp, die auf einer Oberfläche der ersten Halbleiterschicht (4) in einem Zwischenraum zwischen der zweiten Halbleiterschicht (5, 21) und der dritten Halbleiterschicht (6, 23) gebildet ist und eine Verunreinigungskonzentration aufweist, die niedriger ist als jene der zweiten Halbleiterschicht (5, 21);
(g) wobei die vierte...

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung. Vorzugsweise kann dabei ein Substrat aus SOI (Silizium-auf-Isolator) verwendet werden.
  • Die DE 196 32 110 A1 offenbart eine Halbleitervorrichtung, umfassend einen isolierenden Film; eine hierauf angeordnete erste Halbleiterschicht von einem ersten Leitfähigkeitstyp; eine auf der ersten Halbleiterschicht angeordnete zweite Halbleiterschicht von einem zweiten Leitfähigkeitstyp; eine dritte Halbleiterschicht vom ersten Leitfähigkeitstyp, die auf einer Oberfläche der ersten Halbleiterschicht so gebildet ist, dass sie zur zweiten Halbleiterschicht einen Abstand hat und eine Verunreinigungskonzentration aufweist, die niedriger ist als diejenige der ersten Halbleiterschicht; und eine vierte Schicht vom zweiten Leitfähigkeitstyp, die auf der Oberfläche der ersten Halbleiterschicht in einem Raum zwischen der zweiten und dritten Halbleiterschicht gebildet ist und eine Verunreinigungskonzentration aufweist, welche niedriger ist als diejenige der zweiten Halbleiterschicht.
  • Aus der US 4 242 697 ist es bekannt, bei einem SOI-Hochspannungsbauelement zwischen einem isolierenden Film und einer ersten Halbleiterschicht eine halbisolierende Schicht vorzusehen.
  • Aus der US 5 578 506 ist eine auf einer SOI-Schicht angeordnete Lateral-Diode offenbart, bei der die Verunreinigungskonzentration in einer Si-Schicht zwischen einer Anodenseite und einer Kathodenseite ein Gefälle aufweist. Dort wird bei Anlegen einer inversen Spannung eine lineare Verarmungsschicht gebildet.
  • Ferner ist eine integrierte Schaltung mit hoher Leistung (Leistungs-IC) bekannt, bei der eine Halbleitereinrichtung mit hoher Durchbruchspannung, eine periphere Schaltung mit einer Ansteuerschaltung für die Halbleitereinrichtung und eine Schutzschaltung auf einem Substrat integriert sind. Eine derartige integrierte Schaltung ist vor allem vorgesehen im Gebiet der Leistungselektronik als ein Wechselrichter, ein in einem Fahrzeug verwendetes IC-Bauelement oder als Ansteuereinheit für eine Anzeige.
  • Im folgenden ist diese bekannte Halbleitervorrichtung anhand von Fig. und 2 der beigefügten Zeichnungen näher beschrieben.
  • 1 ist eine Draufsicht, die eine Diode vom Lateral-Typ mit einer hohen Durchbruchspannung zeigt und auf einem herkömmlichen SOI-Substrat gebildet ist. 2 zeigt einen Querschnitt der Diode entlang einer Schnittlinie II-II. In diesen Zeichnungen bezeichnet 81 ein erstes Siliziumsubstrat, über dem ein zweites Siliziumsubstrat 83 vom n-Typ gebildet ist, wobei ein SiO2-Film 82 dazwischen liegt.
  • Das erste Siliziumsubstrat 81, der SiO2-Film 82 und das zweite Siliziumsubstrat 83 bilden das SOI-Substrat. Das SOI-Substrat wird gemäß einem Verfahren wie beispielsweise dem Bondungsverfahren oder dem SIMOX-Verfahren (Trennung durch implantierten Sauerstoff oder "Separation by IMplanted OXygen"-Verfahren) gebildet. Das zweite Siliziumsubstrat 83 (welches nachstehend als eine n-Typ-Drift-Schicht bezeichnet wird) weist eine Anodenschicht 84 mit einer hohen p-Typ-Verunreinigung und eine n-Typ Kathodenschicht 85 auf, die selektiv auf der Unterlage gebildet sind.
  • Auf dem zweiten Siliziumsubstrat 83 befindet sich ein Zwischenschicht-Isolationsfilm 86. Eine Anodenelektrode 87 und eine Kathodenelektrode 88 kontaktieren die Anodenschicht 84 vom p-Typ bzw. die Kathodenschicht 85 vom n-Typ über Kontaktlöcher, die in dem Zwischenschicht-Isolationsfilm 86 gebildet sind.
  • In dem Raum zwischen der Anodenschicht 84 und der Kathodenschicht 85 wird auf der Oberfläche einer Drift-Schicht 83 vom n-Typ ein LOCOS (LOCal Oxidation of Silicon oder Lokaloxidation von Silizium) Film 89 selektiv gebildet. Durch Hinzufügen des LOCOS-Films 89 in dieser Weise wird ein Isolationsfilm, der unter dem Verbindungsdraht 88a der Kathodenelektrode 88 gebildet ist, dick auf dem LOCOS-Film 89 gebildet, um die Durchbruchspannung der Einrichtung zu erhöhen.
  • Eine derartige Diode mit hoher Durchbruchspannung des Lateral-Typs weist jedoch die folgenden Probleme auf:
    Die Drift-Schicht 83 muss dick ausgebildet werden, um die erforderliche Durchbruchspannung sicherzustellen, und die Verunreinigungskonzentration der Drift-Schicht 83 wird allgemein auf einen niedrigen Pegel eingestellt. In einer derartigen Struktur ist der EIN-Widerstand in dieser Einrichtung hoch.
  • In einer derartigen Einrichtung wird ein Potentialgefälle auf der Oberfläche der Driftschicht 83 (d.h. der Elementoberfläche) erzeugt, indem eine Sperrspannung angelegt wird, bei der das Potential auf der Seite in der Nähe der Anodenschicht 84 niedriger wird als dasjenige auf der Seite in der Nähe der Kathodenschicht 85. Mit einem derartigen Aufbau wird das Potentialgefälle wie voranstehend erwähnt erhöht, wenn die Einrichtung zu einer Chipgröße verkleinert wird, und die Durchbruchspannung auf der Oberfläche wird infolgedessen verschlechtert.
    •
  • Die der Erfindung zugrunde liegende Aufgabe besteht darin, eine Halbleitervorrichtung mit hoher Durchbruchspannung zu schaffen, die vorzugsweise ein SOI-Substrat verwendet und die eine Verschlechterung der Durchbruchspannung und die Erhöhung des EIN-Widerstandes verhindern kann, ohne dass eine Erhöhung der Chipgröße des Elements in Kauf genommen werden muss.
  • Erfindungsgemäß wird diese Aufgabe mit einer Halbleitervorrichtung nach dem Patentanspruch 1 gelöst.
  • Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Referenzbeispiele zur allgemeinen Erläuterung und bevorzugte Ausführungsformen der erfindungsgemäßen Halbleitervorrichtung werden nachfolgend anhand der Zeichnungen näher erläutert.
  • In den Zeichnungen zeigen:
  • 1 eine herkömmliche Diode mit hoher Durchbruchspannung vom Lateral-Typ in der Draufsicht;
  • 2 den Gegenstand von 1 im Querschnitt entlang einer Schnittlinie II-II;
  • 3 ein dem allgemeinen Verständnis dienendes Referenzbeispiel einer Diode mit hoher Durchbruchspannung vom Lateral-Typ in der Draufsicht;
  • 4 den Gegenstand von 3 entlang einer Schnittlinie IV-IV;
  • 5 eine Halbleitervorrichtung gemäß einem bevorzugten Ausführungsform der Erfindung im Querschnitt;
  • 6 eine Modifikation der in 5 gezeigten Halbleitervorrichtung als eine weitere Ausführungsform der Erfindung im Querschnitt;
  • 7 die Verwendung einer als MOSFET ausgebildeten Halbeitervorrichtung mit hoher Durchbruchspannung vom Lateral-Typ in Verbindung mit anderen Bauelementen;
  • 8 die in der Vorrichtung gemäß 7 enthaltene Halbleitervorrichtung im Querschnitt entlang einer Schnittlinie VIII-VIII ohne Darstellung einer Abstufung der RESURF-Schicht;
  • 9 eine erfindungsgemäße Halbleitervorrichtung im Querschnitt als eine weitere Ausführungsform;
  • 10 eine Modifikation der in 9 gezeigten Halbleitervorrichtung als eine weitere Ausführungsform der Erfindung im Querschnitt;
  • 11 ein Schaltbild als ein Beispiel der Verwendung einer erfindungsgemäßen Halbleitervorrichtung in einer Ansteuerschaltung für einen Leistungs-IC;
  • 12 den in 11 gezeigten Leistungs-IC in der Drauf Sicht; und
  • 13 Kennlinien zur Darstellung der Abhängigkeit der Durchbruchspannung von der Dicke der SOI-Schicht bei einer Anordnung gemäß 1.
    •
  • [Referenzbeispiel]
  • 3 ist eine schematische Draufsicht auf eine Diode mit hoher Durchbruchspannung vom Lateral-Typ gemäß einem dem allgemeinen Verständnis dienenden Referenzbeispiel. Die Zeichnung zeigt nur die Diode, obwohl weitere Halbleiterelemente an der Umgebung der Diode vorgesehen sein können. 4 zeigt einen Querschnitt der in 3 gezeigten Diode entlang einer Schnittlinie IV-IV. In 3 sind die Isolationsfilme 8 und 11 der Diode nicht dargestellt.
  • In 3 und 4 bezeichnet 1 ein erstes Siliziumsubstrat, über dem ein zweites Siliziumsubstrat 4 gebildet ist, wobei ein SiO2-Film 2 und ein Film 3 als SIPOS (halbisolierendes polykristallines Silizium) dazwischen angeordnet sind.
  • Das erste Siliziumsubstrat 1, der SiO2-Film 2, der SIPOS-Film 3 und das zweite Siliziumsubstrat 4 bilden ein SOI-Substrat. Das SOI-Substrat wird gebildet, indem ein Bondungsverfahren, ein SIMOX-Verfahren oder dergleichen verwendet werden.
  • Gemäß dem Bondungsverfahren werden die Bondungsstirnflächen der ersten und zweiten Siliziumsubstrate 1 und 4 spiegelpoliert und die anderen Bondungsstirnflächen davon werden jeweils mit dem SiO2-Film 2 und dem SIPOS-Film 3 versehen, die vor dem Bonden gebildet werden. Die polierten Bondungsstirnflächen der Substrate werden in einer reinen Atmosphäre aneinander angehaftet und dann einer vorgegebenen Wärmebehandlung ausgesetzt, um sie miteinander in Verbindung zu bringen.
  • Das zweite Siliziumsubstrat 4 von einem n-Typ (das nachstehend als eine "n-Typ-Drift-Schicht" bezeichnet wird) ist auf der Oberfläche davon mit einer p-Typ-Anodenschicht 5 und einer n-Typ-Kathodenschicht 6 versehen, die selektiv durch Diffusion gebildet werden, so dass sie eine hohe Verunreinigungskonzentration aufweisen.
  • Eine p-Typ Rückgleit-Schicht (Resurf-Schicht) 7 wird selektiv durch Diffusion in dem Raum zwischen der p-Typ Anodenschicht 5 und der n-Typ Kathodenschicht 6 auf der Oberfläche der Halbleiterschicht mit hohem Widerstand gebildet. Die Verunreinigungskonzentration der n-Typ Drift-Schicht 4 beträgt ungefähr 1 × 1015 cm–3 und die Verunreinigungsdosierung der p-Typ Rückgleit-Schicht 7 beträgt ungefähr 1 × 1012 cm–2.
  • Über der n-Typ Drift-Schicht 4 ist ein Zwischenschicht-Isolationsfilm 8 gebildet. Durch Kontaktlöcher, die in dem Zwischenschicht-Isolationsfilm 8 gebildet sind, kontaktieren eine Anodenelektrode und eine Kathodenelektrode 10 die p-Typ Anodenschicht 5 und n-Typ Kathodenschicht 6.
  • Die p-Typ Rückgleit-Schicht 7 ist mit einem selektiv darauf gebildeten LOCOS-Film 11 versehen. Der Isolationsfilm, der unter dem Verbindungsdraht 10a der Kathodenelektrode 10 gebildet ist, ist dadurch dicker gebildet, und somit kann die Durchbruchspannung der Diode erhöht werden.
  • Der SIPOS-Film 3 wird unter dem Boden der n-Typ Drift-Schicht gebildet und somit kann die Spannung, die an die n-Typ Drift-Schicht 4 angelegt werden soll, effektiv von dem SiO2-Film 2 geteilt werden und der Pegel der Spannung, die an die n-Typ Drift-Schicht 4 angelegt wird, wird verringert.
  • Der SIPOS-Film 3 weist auch eine Funktion als eine Art von Abschirmplatte zum Abschirmen eines elektrischen Felds auf, das von dem Siliziumsubstrat 1 ausgeht.
  • Wenn die Diode die Durchbruchspannung äquivalent zu derjenigen der herkömmlichen Einrichtung aufweisen kann, kann demzufolge die Verunreinigungskonzentration der n-Typ Drift-Schicht 4 erhöht werden und somit kann der EIN-Widerstand der Diode leicht verkleinert werden. Ferner kann die n-Typ Drift-Schicht 4 dünn ausgebildet werden und somit können die Elemente in einer Einrichtung, z. B. in einem Leistungs-IC, leicht voneinander isoliert werden. In einem anderen Fall, bei dem eine n-Typ Drift-Schicht 4 eine Dicke äquivalent zu derjenigen einer herkömmlichen aufweist, kann die Durchbruchspannung erhöht werden. Ferner kann die n-Typ Drift-Schicht 4 dünn ausgebildet werden und der EIN-Widerstand kann erhöht werden. Somit ist klar, dass die Verschlechterung der Durchbruchspannung oder die Erhöhung des EIN-Widerstands verhindert werden kann.
  • Bei diesem Referenzbeispiel verringert die p-Typ Rückgleit-Schicht 7, die in dem Raum zwischen der p-Typ Anodenschicht 5 und der n-Typ Kathodenschicht 6 auf der n-Typ Drift-Schicht 4 gebildet ist, das Potentialgefälle, das horizontal auf der Elementoberfläche zwischen der p-Typ Anodenschicht 5 und der n-Typ Kathodenschicht 6 gebildet ist. Mit anderen Worten, die Gleichförmigkeit des elektrischen Feldes auf der Schicht kann verbessert werden.
  • Wenn die Diode die Durchbruchspannung äquivalent zu derjenigen der herkömmlichen Einrichtung aufweist, kann demzufolge die Einrichtung in einer Chipgröße verkleinert werden. Wenn demgegenüber die Diode ausgebildet werden kann, so dass sie die ähnliche Chipgröße wie diejenige der herkömmlichen aufweist, kann die Durchbruchspannung auf der Elementoberfläche erhöht werden. Demzufolge kann die Vergrößerung der Einrichtung in der Chipgröße oder die Verschlechterung der Durchbruchspannung verhindert werden.
  • Ferner wird die p-Typ Anodenschicht 5 nicht unter der Kathodenelektrode 10a gebildet, wie in 3 gezeigt. Gemäß der in 1 gezeigten Einrichtung kann die Durchbruchspannung an dem Kreuzungspunkt A der p-Typ Anodenschicht 5 und der Kathodenschicht verschlechtert werden, wenn eine hohe Spannung an die Kathodenelektrode angelegt wird. Eine derartige Durchbruchspannungs-Verschlechterung wird in der Struktur bei dem Referenzbeispiel nicht auftreten. Demzufolge kann die Kathodenelektrode 10a mit der hochseitigen Schaltung mit Sicherheit verbunden werden.
  • [Bevorzugte Ausführungsformen der Erfindung]
  • 5 zeigt in der Draufsicht eine Diode mit hoher Durchbruchspannung vom Lateral-Typs gemäß einer bevorzugten Ausführungsform der Erfindung. Dabei haben Bauelemente, die mit Bauelementen von 4 und der zugehörigen Beschreibung gleich sind, gleiche Bezeichnungen. Eine ausführliche Beschreibung davon kann deshalb weggelassen werden.
  • Die vorliegende Ausführungsform der Erfindung unterscheidet sich von dem Referenzmuster nach 3 und 4 darin, dass die p-Typ Rückgleit-Schicht 7, die RESURF-Schicht dient und in der Beschreibung teilweise auch als RESURF-Schicht 7 bezeichnet ist, in der horizontalen Richtung Stufen aufweist.
  • Die p-Typ Rückgleit-Schicht 7K auf der Kathodenseite weist eine relativ geringe Verunreinigungskonzentration auf und die p-Typ Rückgleit-Schicht 7A , auf der Anodenseite weist eine relativ hohe Verunreinigungskonzentration auf. Somit weist die p-Typ Rückgleit-Schicht 7 ein Gefälle der Verunreinigungskonzentration auf, das in Richtung auf die Anodenseite hin zunimmt. Wenn bei einem derartigen Gefälle der Verunreinigungskonzentration die Chipgröße des Elements die gleiche wie in dem Referenzbeispiel ist, kann die Potentialneigung in der horizontalen Richtung auf der Elementoberfläche auf weniger verkleinert werden als diejenige des Referenzbeispiels. Infolgedessen kann die Durchbruchspannung weitaus mehr erhöht werden als diejenige des Referenzbeispiels.
  • Die in der 5 gezeigte Einrichtung ist so ausgebildet, daß die p-Typ Rückgleit-Schicht 7 (RESURF-Schicht 7) eine Verunreinigungskonzentration aufweist, die bezüglich der Mitte der n-Typ Kathodenschicht 6 symmetrisch verteilt ist.
  • 6 ist eine Querschnittsansicht, die eine Modifikation der in der 5 gezeigten Diode als eine weitere Ausführungsform der Erfindung zeigt. Dort ist Gefälle der Verunreinigung nur auf der Seite der p-Typ Anodenschicht gebildet. Auch mit diesem Aufbau kann das Potentialgefälle zwischen der p-Typ Anodenschicht 5 und der n-Typ Kathodenschicht 6 ausreichend verringert werden.
  • In der vorliegenden Ausführungsform weist die Verunreinigungskonzentration der p-Typ Rückgleit-Schicht (RESURF-Schicht) zwei Stufen in der horizontalen Richtung auf, sie kann aber auch mehr als zwei Stufen aufweisen, die so ausgebildet sind, dass sie von der p-Typ Anodenschicht 5 in Richtung auf die n-Typ Kathodenschicht 6 in dieser Reihenfolge abfallen. Wenn die Anzahl der Stufen der p-Typ Rückgleit-Schicht zunimmt, dann kann das Potentialgefälle zwischen der p-Typ Anodenschicht 5 und der n-Typ Kathodenschicht 6 noch effizienter geglättet werden.
  • 7 ist eine Draufsicht eines MOSFET mit hoher Durchbruchspannung vom Lateral-Typ, vorzugsweise als Ausbildung gemäß der Erfindung. 7 zeigt einen Bereich 29 für die Ausbildung einer Schaltung mit hoher Durchbruchspannung, wobei dieser Bereich der durch einen Graben 28 isoliert ist. Auch in dieser Zeichnung sind die Elemente, die den in 4 gezeigten entsprechen, mit den gleichen Bezugszeichen wie in 4 bezeichnet.
  • 8 ist eine Querschnittsansicht der in 7 gezeigten Diode entlang einer Schnittlinie VIII-VIII, allerdings ohne Darstellung einer erfindungsgemäß vorgesehenen Abstufung der RESURF-Schicht 7 in horizontaler Richtung.
  • Eine p-Typ Basisschicht 21 ist selektiv auf der Oberfläche der n-Typ Drift-Schicht 4 gebildet. Die p-Typ Basisschicht 21 ist mit einer n-Typ Source-Diffusionsschicht 22 versehen, die selektiv auf der Oberfläche davon gebildet ist. Die Oberfläche der n-Typ Drift-Schicht 4 ist auch mit einer n-Typ Drain-Diffusionsschicht 23 versehen, die selektiv darauf mit hoher Verunreinigungskonzentration gebildet ist, so dass sie von der p-Typ Basisschicht 21 einen Abstand hat.
  • Die p-Typ Rückgleit-Schicht 7 (RESURF-Schicht 7) ist selektiv durch eine Diffusion in dem Raum zwischen der p-Typ Basisschicht 21 und der n-Typ Drain-Schicht 23 auf der Oberfläche der n-Typ Drift-Schicht 4 gebildet.
  • Eine Gate-Elektrode 25 ist in dem Raum zwischen der n-Typ Source 22 und der p-Typ Drift-Schicht 4 oberhalb der Oberfläche der p-Typ Basis-Schicht 21 gebildet, so dass sie einen Gate-Isolationsfilm 24 dazwischen aufweist.
  • Der Zwischenschicht-Isolationsfilm 8 ist auf der n-Typ Drift-Schicht 4 gebildet. Durch Kontaktlöcher, die in dem Zwischenschicht-Isolationsfilm 8 gebildet sind, werden eine Source-Elektrode 26 und eine Drain-Elektrode 27 in Kontakt mit der n-Typ Source 22 bzw. der n-Typ Drain-Schicht 23 gebracht. Fig. 27a bezeichnet eine Verbindungsleitung zu der Drain-Elektrode.
  • Ein SIPOS-Film 3 kann auf der Isolationsschicht 2 gebildet werden, und somit kann die Durchbruchspannung des MOSFETs erhöht werden.
  • 9 zeit eine im Aufbau ähnliche, aber mit einer gestuften RESURF-Schicht 7 ausgestattete Halbleitervorrichtung als eine weitere Ausführungsform der Erfindung. Dabei ist die Stufenbildung an der RESURF-Schicht 7 ähnlichc wie bei der oben beschriebenen Ausführungsform der Erfindung gemäß 5. Somit wird auch bei der erfindungsgemäßen Ausführungsform gemäß 9 das Potentialgefälle zwischen Drain und Source verkleinert.
  • Dabei wird eine Kreuzung zwischen der n-Typ Source-Schicht 22 und der Zwischenverbindungsdraht 27a der Drain-Elektrode 27 vermieden, wie dies auch in 7 gezeigt ist. Somit kann an die Drain-Elektrode eine hohe Spannung ohne Verringerung der Sicherheit angelegt werden.
  • Zur Veranschaulichung einer Möglichkeit der Halbleitervorrichtung gemäß der Erfindung zeigt 11, welche ein schematisches Schaltbild einer Ansteuerschaltung eines Leistungs-IC darstellt, bei dem ein Schaltelement (IGBT) 31 bezüglich einer Last 36 auf einer hohen Seite angeordnet ist. Ein MOSFET 33 ist ein MOSFET mit hoher Durchbruchspannung zur Pegelverschiebung, der ein Eingangssignal (IN) von einer (nicht dargestellten) Logikschaltung auf einer niedrigen Seite auf die hohe Seite der Einrichtung transferiert. Wenn der MOSFET 33 den Eingang mit einem niedrigen Pegel von der Logikschaltung empfängt, bewirkt eine Inverter-Kette 37 in dem hochseitigen Block 34 das Auftreten eines Kurzschlusses zwischen Gate und Source des IGBT 31 und der IGBT 31 wird in einem ausgeschalteten Zustand gelassen. Zu dieser Zeit weist die Source des IGBT 31 ein Potential des Massepegels auf und ein Herauflade- oder Bootstrap-Kondensator CB wird von einer Logikleistungsquelle VCC mit einer Spannung von mehreren Volt durch eine Bootstrap-Diode 32 mit hoher Durchbruchspannung geladen.
  • Wenn andererseits das Logikeingangssignal IN auf einen hohen Pegel gesetzt ist, wird an das Gate des IGBT 31 ein elektrischer Strom von einer Spiegelschaltung 38 mit hohem Strom, die Bipolarelemente umfasst, geführt, um die Gate-Spannung zu erhöhen, und der IGBT 31 wird eingeschaltet. Zu dieser Zeit wird das Potential der Source des IGBT ein hoher Pegel, und zwar so hoch wie mehrere Hundert bis mehrere Tausend Volt, und die Bootstrap-Diode 32 wird in Sperrichtung vorgepolt. Der Strom, der an die Bootstrap-Diode 32 fließt, kehrt dann um, um in den Pegelverschiebe-MOSFET 33 durch einen Widerstand 30 zu fließen. Wie sich aus den obigen Ausführungsformen ergibt, wenn die voranstehend erwähnten Elemente mit hoher Durchbruchspannung auf einem Chip integriert sind, um ein Leistungs-IC zu bilden, müssen die Elemente oder die Elementbereiche durch Gräben isoliert werden, so daß sie die anderen Schaltungen nicht in ungünstiger Weise beeinträchtigen.
  • 12 zeigt in der Draufsicht ein Beispiel des Aufbaus des voranstehend beschriebenen Leistungs-IC. In der Einrichtung, die in dieser Zeichnung gezeigt ist, sind die Bootstrap-Diode 32 mit hoher Durchbruchspannung, der Pegelverschiebe-MOSFET 33 mit hoher Durchbruchspannung und der Schaltungsabschnitt 34 mit hoher Durchbruchspannung auf einem Chip gebildet. Diese Elemente sind durch Gräben 39 voneinander isoliert. Die Diode mit hoher Durchbruchspannung in der ersten oder zweiten Ausführungsform kann als die Bootstrap-Diode 32 verwendet werden, und für den Pegelverschiebe-MOSFET 33 kann der MOSFET mit hoher Durchbruchspannung in der dritten Ausführungsform verwendet werden.
  • 13 ist eine graphische Darstellung, welche die Änderung der Durchbruchspannung der Diode in Abhängigkeit von einer Änderung der Schichtdicke der SOI-Schicht zeigt. Es sind Einrichtungen mit verschiedener Dicke TOX des SiO2-Films 2 gezeigt, um ihre jeweilige Durchbruchspannungen zu vergleichen: FALL 1 und FALL 2 zeigen die Einrichtung mit dem SIPOS-Film und die drei Kurven in der graphischen Darstellung zeigen Einrichtungen ohne SIPOS-Film. Im FALL 1 und FALL 2 werden die Dicken der SIPOS-Filme beide auf 0,8 μm eingestellt. Wie sich aus diesem Graph ergibt, kann die Durchbruchspannung von 600 V mit Verwendung des SIPOS-Films erzielt werden, obwohl die Dicke TOX des SiO2-Films 2 so dünn wie 0,8 μm ist, und wenn der SiO2-Film 2 eine Dicke von 2 μm aufweist, wie im FALL 2 gezeigt, kann die Durchbruchspannung so hoch wie 1300 V erzielt werden.
  • Wie voranstehend beschrieben, wird bei Ausführungsformen der vorliegenden Erfindung einen Film mit hohem Widerstand an dem Boden der Halbleiterschicht des SOI-Substrats und eine RESURF-Schicht auf der Halbleiterschicht des SOI-Substrats vorgesehen, wodurch ein Halbleiterelement mit hoher Durchbruchspannung erzielt, das die Verschlechterung der Durchbruchspannung oder die Erhöhung des EIN-Widerstands verhindern kann, und die Erhöhung der Einrichtungs-Chipgröße oder die Verschlechterung der Durchbruchspannung verhindern kann.
  • Ferner wird die p-Typ Anodenschicht der Diode oder die n-Typ Source-Schicht des MOSFET so ausgebildet, dass der Verbindungsdraht der n-Typ Kathoden-Elektrode oder der n-Typ Drain-Elektrode sich nicht überkreuzen, wodurch ein IC mit hoher Durchbruchspannung und hoher Zuverlässigkeit realisiert wird.

Claims (6)

  1. Halbleitervorrichtung, umfassend (a) einen isolierenden Film (2); (b) einen auf dem isolierenden Film (2) angeordneten halb-isolierenden Film (3) mit hohem Widerstand; (c) eine auf dem halbisolierenden Film (3) angeordnete erste Halbleiterschicht (4) von einem ersten Leitfähigkeitstyp; (d) eine auf der ersten Halbleiterschicht (4) angeordnete zweite Halbleiterschicht (5, 21) von einem zweiten Leitfähigkeitstyp; (e) eine dritte Halbleiterschicht (6, 23) vom ersten Leitfähigkeitstyp, die auf der ersten Halbleiterschicht (4) in einem Abstand zu der zweiten Halbleiterschicht (5, 21) angeordnet ist und eine Verunreinigungskonzentration aufweist, die höher ist als jene der ersten Halbleiterschicht (4); und (f) eine vierte Halbleiterschicht (7) vom zweiten Leitfähigkeitstyp, die auf einer Oberfläche der ersten Halbleiterschicht (4) in einem Zwischenraum zwischen der zweiten Halbleiterschicht (5, 21) und der dritten Halbleiterschicht (6, 23) gebildet ist und eine Verunreinigungskonzentration aufweist, die niedriger ist als jene der zweiten Halbleiterschicht (5, 21); (g) wobei die vierte Halbleiterschicht (7) durch eine RESURF-Schicht gebildet ist mit einer Verunreinigungskonzentration derart, dass die Verunreinigungskonzentration auf einer Seite zur zweiten Halbleiterschicht (5, 21) höher ist als jene auf einer Seite zur dritten Halbleiterschicht (6, 23).
  2. Halbleitervorrichtung nach Anspruch 1, bei welcher die RESURF-Schicht (7) so ausgebildet ist, dass sie die dritte Halbleiterschicht (6, 23) umgibt.
  3. Halbleitervorrichtung nach Anspruch 2, bei welcher die Verunreinigungskonzentration der RESURF-Schicht (7) im Abstand von der dritten Halbleiterschicht (6, 23) in Richtung zur zweiten Halbleiterschicht (5, 21) höher ist.
  4. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, ferner umfassend einen Verbindungsdraht (10a, 27a), der mit der dritten Halbleiterschicht (6, 23) verbunden ist und sich auf der ersten Halbleiterschicht (4) in einer Richtung erstreckt, wobei die zweite Halbleiterschicht (5, 21) die dritte Halbleiterschicht (6, 23) umgibt, so dass sie eine Öffnung aufweist und der Verbindungsdraht (10a, 27a) sich durch die Öffnung außerhalb der zweiten Halbleiterschicht (5, 21) erstreckt.
  5. Halbleitervorrichtung nach Anspruch 4, ferner umfassend eine isolierende Schicht (8, 11), die auf der ersten Halbleiterschicht (4) gebildet ist, wobei die isolierende Schicht (8, 11) unter wenigstens einem Abschnitt des Verbindungsdrahts (10a, 27a) dicker ist als unter einem anderen Abschnitt des Verbindungsdrahts (10a, 27a).
  6. Halbleitervorrichtung nach Anspruch 4 oder 5, ferner umfassend einen Halbleiterelement-Bildungsbereich (29), der durch eine Vertiefung (28) isoliert ist, welche auf der ersten Halbleiterschicht (4) in einem Bereich gebildet ist, der ein anderer ist als Bereiche, in denen die zweite Halbleiterschicht (21) und die dritte Halbleiterschicht (23) gebildet sind, wobei der Halbleiterelement-Bildungsbereich (29) wenigstens ein darin gebildetes Halbleiterelement aufweist, und wobei ein Verbindungsdraht (27a) mit dem Halbleiterelement in dem Halbleiterelement-Bildungsbereich (29) verbunden ist.
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