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KR100843037B1 - 플래시 메모리 장치 및 이의 소거 방법 - Google Patents

플래시 메모리 장치 및 이의 소거 방법 Download PDF

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KR100843037B1
KR100843037B1 KR1020070029616A KR20070029616A KR100843037B1 KR 100843037 B1 KR100843037 B1 KR 100843037B1 KR 1020070029616 A KR1020070029616 A KR 1020070029616A KR 20070029616 A KR20070029616 A KR 20070029616A KR 100843037 B1 KR100843037 B1 KR 100843037B1
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South Korea
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erase operation
voltage
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operation voltage
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이희열
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주식회사 하이닉스반도체
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Priority to JP2007184062A priority patent/JP2008243347A/ja
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Abstract

본 발명은 콘트롤 게이트와 웰 영역 사이의 전압차를 점차적으로 증가시키면서 소거 검증 동작을 병행하는 ISPE 방식 또는 DSPE 방식으로 소거 동작을 실시하고, 모든 메모리 셀이 정상적으로 소거된 때의 콘트롤 게이트와 웰 영역 사이의 전압차를 저장한 후, 저장된 전압차를 이후에 실시되는 소거 동작의 최초 전압차로 설정하여 ISPE 방식 또는 DSPE 방식의 소거 동작을 실시함으로써, 소거 동작 시간을 감소시키면서 메모리 셀의 소거 특성(소거/기록 사이클링 특성)을 향상시킬 수 있다.
플래시, 소거 동작, DSPE, ISPE, 소거 검증

Description

플래시 메모리 장치 및 이의 소거 방법{Flash memory apparatus and method of erasing thereof}
도 1은 프로그램 동작 및 소거 동작의 반복 실시 횟수에 따른 문턱전압의 변화를 나타내는 특성 그래프이다.
도 2는 소거 전압에 따른 패스트 프로그램 현상과 슬로우 이레이즈 현상의 변화를 나타내는 특성 그래프이다.
도 3은 본 발명의 실시예에 따른 플래시 메모리 장치를 설명하기 위한 회로도이다.
도 4는 본 발명의 실시예에 따른 플래시 메모리 장치의 소거 방법을 설명하기 위한 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
310 : 메모리 셀 어레이 320 : 페이지 버퍼
330 : 고전압 생성부 340 : X-디코더
350 : 스위칭부 360 : 웰 바이어스 생성부
370 : 컨트롤러
본 발명은 플래시 메모리 장치 및 이의 소거 방법에 관한 것으로, 특히 소거 동작 시간을 줄이고 소거 동작 특성을 향상시키기 위한 플래시 메모리 장치 및 이의 소거 방법에 관한 것이다.
반도체 메모리 소자 중에는 전원 공급이 중단되어도 저장된 데이터가 지워지지 않는 비휘발성 메모리 소자가 포함된다. 이러한 비휘발성 메모리 소자에는 대표적으로 플래시 메모리 소자가 포함되며, 플래시 메모리 소자는 NOR 플래시 메모리 소자와 NAND 플래시 메모리 소자를 포함한다. 이 중에서 NAND 플래시 메모리 소자는 메모리 셀 어레이가 다수의 메모리 셀 블록을 포함하고, 소거 동작은 메모리 셀 블록 단위로 이루어진다. 일반적으로, NAND 플래시 메모리 소자의 소거 동작은 선택된 블록에 포함된 메모리 셀들이 연결된 워드라인들에 0V의 전압을 인가하고, 반도체 기판(예를 들어, 웰 영역)에는 고전압(예를 들어, 20V)을 인가하여 실시한다.
이러한 NAND 플래시 메모리 소자는 여러 번 기록(프로그램) 및 지우기(소거)를 반복하여도 전기적 특성에 문제가 없도록 하기 위하여 소거/기록 사이클링(E/W Cycling) 특성을 보장해 주어야 한다. 소거/기록 사이클링이 지속되면 캐리어의 이동경로인 터널 산화막에 전자가 트랩되어 프로그램 동작 및 소거 동작 시 문턱전압 의 변화에 영향을 준다.
도 1은 프로그램 동작 및 소거 동작의 반복 실시 횟수에 따른 문턱전압의 변화를 나타내는 특성 그래프이다.
도 1을 참조하면, 프로그램 동작 및 소거 동작 횟수가 증가함에 따라, 프로그램 동작이나 소거 동작을 실시한 후에 메모리 셀의 문턱전압이 목표 전압보다 높게 변하게 된다. 즉, 프로그램 동작 시 메모리 셀이 빠르게 프로그램되어 문턱전압이 목표 전압보다 높게 프로그램 동작이 이루어진다. 그리고, 소거 동작 시 메모리 셀이 느리게 소거되어 문턱전압이 목표 전압보다 높게 소거 동작이 이루어진다.
따라서, 이러한 현상을 해결하기 위하여, 소거 동작 시 메모리 셀이 느리게 소거되어 문턱전압이 목표 전압보다 높아지는 만큼 웰 영역에 인가되는 소거 전압을 높게 인가하여 소거 동작을 실시한다. 그러나, 셀 사이즈가 축소되면서 터널 산화막의 면적이 감소되어 소거/기록 사이클링 특성이 더 취약해지고 있다.
도 2는 소거 전압에 따른 패스트 프로그램 현상과 슬로우 이레이즈 현상의 변화를 나타내는 특성 그래프이다.
도 2를 참조하면, 소거 동작 시 웰 영역에 인가되는 소거 전압을 높게 인가할수록 패스트 프로그램 현상 및 슬로우 이레이즈 현상이 심하게 발생하는 것을 알 수 있다. 즉, 소거 전압이 높아질수록 패스트 프로그램 현상이 심하게 발생하여, 프로그램 동작 후 문턱전압이 목표 전압보다 훨씬 더 높아진다. 또한, 소거 동작 시 슬로우 이레이즈 현상도 심하게 발생하여 소거 동작 후 문턱전압도 목표 전압보다 훨씬 더 높아진다. 이렇듯, 패스트 프로그램 현상이나 슬로우 이레이즈 현상은 소거 전압의 레벨에 따라 민감하게 반응하고 있기 때문에, 소거 전압을 높게 설정하는데에도 어려움이 있다.
따라서, 이러한 현상을 예방할 목적으로 최초 소거 동작 시 콘트롤 게이트와 웰 영역 사이의 전압차를 낮게 설정한 후 점차적으로 전압차를 증가시키면서 소거 동작을 실시하기도 한다. 이러한 방법에는 웰 영역에 인가되는 소거 전압을 낮은 전에서 높은 전압으로 증가시키면서 소거 동작을 실시하는 ISPE(incremental stepping pulse erase) 방법과 콘트롤 게이트에 인가되는 전압을 높은 전압에서 낮은 전압으로 감소시키면서 소거 동작을 실시하는 DSPE(Decreasing stepping pulse erase) 방법이 있다. 이러한 방법들은 최초에 콘트롤 게이트와 웰 영역 사이의 전압차를 낮은 상태로 유지하고 그 이후에 전압차를 증가시킴으로써, 소거/기록 사이클링 특성을 개선시킬 수 있다. 그러나, 이러한 소거 방법에도 다음과 같은 문제점이 있다.
첫 번째는 콘트롤 게이트와 웰 영역 사이의 전압차를 증가시키면서 소거 동작이 수차례 반복 수행되므로, 전체적인 소거 동작 시간이 증가하게 된다.
두 번째는 소거 동작 시간을 줄이기 위하여 콘트롤 게이트와 웰 영역 사이의 전압차의 증가폭을 크게 함으로써, 소거/기록 사이클링 특성을 개선시키는데 한계가 있다.
이에 대하여, 본 발명이 제시하는 플래시 메모리 장치 및 이의 소거 방법은 콘트롤 게이트와 웰 영역 사이의 전압차를 점차적으로 증가시키면서 소거 검증 동작을 병행하는 ISPE 방식 또는 DSPE 방식으로 소거 동작을 실시하고, 모든 메모리 셀이 정상적으로 소거된 때의 콘트롤 게이트와 웰 영역 사이의 전압차를 저장한 후, 저장된 전압차를 이후에 실시되는 소거 동작의 최초 전압차로 설정하여 ISPE 방식 또는 DSPE 방식의 소거 동작을 실시함으로써, 소거 동작 시간을 감소시키면서 메모리 셀의 소거 특성(소거/기록 사이클링 특성)을 향상시킬 수 있다.
본 발명의 실시예에 따른 플래시 메모리 장치는 다수의 워드라인들에 연결된 메모리 셀들을 포함하는 다수의 메모리 셀 블록들과, 소거 동작 시 선택된 메모리 셀 블록에 소거 동작 전압을 인가하고, 소거 동작의 결과에 따라 소거 동작 전압의 레벨을 변경하는 동작 전압 생성부, 및 소거 동작이 정상적으로 완료된 때 인가된 마지막 소거 동작 전압과 동일한 레벨의 소거 동작 전압이 새로운 소거 동작에서 최초 소거 동작 전압으로 인가되도록 동작 전압 생성부를 제어하기 위한 컨트롤러를 포함한다.
상기에서, 다수의 메모리 셀 블록들 중 하나의 블록을 선택하기 위하여 어드레스 신호에 따라 블록 선택 신호를 생성하는 X-디코더, 및 블록 선택 신호에 따라 선택된 메모리 셀 블록으로 소거 동작 전압을 전달하기 위한 스위칭부를 더 포함할 수 있다.
동작 전압 생성부는, 워드라인들로 워드라인 바이어스를 인가하기 위한 고전 압 생성부, 및 선택된 메모리 셀 블록의 웰 영역으로 웰 바이어스를 인가하기 위한 웰 바이어스 생성부를 포함한다.
컨트롤러가 마지막 소거 동작 전압의 레벨에 대응하는 데이터 값을 저장하고, 데이터 값에 따라 제어신호를 출력하여 동작 신호 생성부를 제어한다.
본 발명의 실시예에 따른 플래시 메모리 장치의 소거 방법은 메모리 셀 블록에 포함된 모든 메모리 셀들이 소거될 때까지 소거 동작 전압의 레벨을 변경하면서 소거 동작을 실시하는 단계와, 메모리 셀 블록의 소거 동작이 정상적으로 완료되었을 때 인가된 소거 동작 전압의 레벨에 해당하는 데이터 값을 저장하는 단계, 및 메모리 셀 블록의 새로운 소거 동작을 시작할 때 데이터 값에 대응하는 레벨의 소거 동작 전압을 최초 소거 동작 전압으로 설정하여 새로운 소거 동작을 실시하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 플래시 메모리 장치의 소거 방법은 소거 동작을 시작할 때 인가할 소거 동작 전압의 레벨을 세팅하는 단계와, 메모리 셀 블록의 모든 메모리 셀들 정상적으로 소거될 때까지 소거 동작 전압의 레벨을 변경하면서 소거 동작을 실시하는 단계와, 메모리 셀 블록의 새로운 소거 동작을 시작할 때 인가할 소거 동작 전압의 레벨을 소거 동작에서 마지막에 인가된 소거 전압의 레벨로 세팅하는 단계, 및 메모리 셀 블록의 모든 메모리 셀들 정상적으로 소거될 때까지 소거 동작 전압의 레벨을 변경하면서 새로운 소거 동작을 실시하는 단계를 포함한다.
상기에서, 소거 동작 및 새로운 소거 동작은 소거 동작 전압의 레벨을 증가시키는 ISPE 방식으로 실시할 수 있으며, 소거 동작 전압은 메모리 셀 블록의 웰 영역에 인가된다. 소거 동작 전압은 15V 내지 20V의 범위 내에서 변경되며, 0.1V 내지 1.5V의 단위로 변경될 수 있다.
소거 동작 및 새로운 소거 동작은 소거 동작 전압의 레벨을 감소시키는 DSPE 방식으로 실시할 수도 있으며, 소거 동작 전압은 메모리 셀 블록에 포함된 워드라인들로 인가된다. 소거 동작 전압은 0.1V 내지 1.5V의 범위 내에서 선택된 전압의 단위로 변경될 수 있다.
소거 동작 및 새로운 소거 동작은 워드라인과 웰 영역 사이의 전압차가 증가되도록 소거 동작 전압의 레벨을 변경하면서 실시할 수 있으며, 소거 동작 전압의 레벨은 워드라인에 인가되는 바이어스의 레벨을 감소시키고 웰 영역에 인가되는 바이어스의 레벨을 상승시켜 변경할 수 있다. 워드라인과 웰 영역 사이의 전압차는 0.1V 내지 1.5V의 단위로 변경될 수 있다.
소거 동작 또는 새로운 소거 동작은, 메모리 셀 블록을 소거하기 위한 소거 명령 신호가 입력되는 단계와, 메모리 셀 블록을 선택하기 위한 어드레스 신호가 입력되는 단계와, 데이터 값에 따라 메모리 셀 블록에 최초로 인가될 소거 동작 전압의 레벨을 세팅하는 단계와, 소거 동작 전압을 인가하여 메모리 셀의 문턱전압을 낮추는 단계와, 메모리 셀의 문턱전압을 검출하는 단계, 및 문턱전압의 검출 결과에 따라 소거 동작 전압의 레벨을 변경하는 단계를 포함하며, 문턱전압의 검출 결과에 따라 메모리 셀 블록이 정상적으로 소거될 때까지 소거 동작 전압의 레벨을 변경하여 메모리 셀의 문턱전압을 낮춘다. 소거 동작 전압의 레벨은 메모리 셀 블록에 포함된 워드라인과 메모리 셀 블록의 웰 영역 사이의 전압차가 증가되도록 변 경되는 것이 바람직하다. 소거 동작 전압의 레벨을 세팅하기 전에, 메모리 셀 블록의 프리 프로그램 동작을 실시하는 단계를 더 포함할 수 있다. 또한, 메모리 셀 블록의 소거 동작이 정상적으로 완료된 후 메모리 셀 블록의 포스트 프로그램 동작을 실시하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 3은 본 발명의 실시예에 따른 플래시 메모리 장치를 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치는 메모리 셀 어레이(310), 페이지 버퍼(320), 고전압 생성부(330), X-디코더(340), 스위칭부(350), 웰 바이어스 생성부(360) 및 컨트롤러(370)를 포함한다.
메모리 셀 어레이(310)는 다수의 메모리 셀 블록을 포함한다. 각각의 메모리 셀 블록은 다수의 셀 스트링(편의상 하나만 도시됨)을 포함한다. 각각의 셀 스트링은 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀(C0 내지 Cn) 및 소오스 셀렉트 트랜지스터(SST)가 직렬로 연결된 구조로 이루어진다. 여기서, 각각의 셀 스트 링에 포함된 드레인 셀렉트 트랜지스터(DST)들은 해당 비트라인(BLn)과 연결되며, 소오스 셀렉트 트랜지스터(SST)들은 공통 소오스 라인(CSL)에 병렬로 연결된다. 한편, 각각의 셀 스트링에 포함된 드레인 셀렉트 트랜지스터(DST)들의 게이트가 서로 연결되어 드레인 셀렉트 라인(DSL)이 되고, 소오스 셀렉트 트랜지스터(SST)들의 게이트가 서로 연결되어 소오스 셀렉트 라인(SSL)이 된다. 또한, 메모리 셀들(C0 내지 Ci)의 게이트가 서로 연결되어 각각의 워드라인들(WL0 내지 WLn)이 되고, 각각의 워드라인이 페이지 단위가 된다.
각각의 비트라인(BLn)에는 메모리 셀들에 저장된 데이터를 독출하거나 입력할 데이터를 비트라인(BLn)으로 전달하기 위한 페이지 버퍼(320)가 연결된다.
X-디코더(340)는 어드레스 신호(ADD)에 따라 다수의 메모리 셀 블록들 중 하나를 선택하는 블록 선택 신호(BSELk)를 출력한다.
고전압 생성부(330)는 소거 동작에 필요한 동작 전압들(이하, '소거 동작 전압'이라 함)을 글로벌 드레인 셀렉트 라인(GDSL), 다수의 글로벌 워드라인들(GWL) 및 글로벌 소오스 셀렉트 라인(GSSL)에 각각 출력하며, 서로 다른 레벨의 전압을 출력할 수 있다. 고전압 생성부(330)는 소거 동작 외에도 프로그램 동작이나 리드 동작 시 필요한 동작 전압들을 글로벌 드레인 셀렉트 라인(GDSL), 다수의 글로벌 워드라인들(GWL) 및 글로벌 소오스 셀렉트 라인(GSSL)에 각각 다른 레벨로 출력할 수도 있다. 웰 바이어스 생성부(360)는 소거 동작, 프로그램 동작 및 리드 동작 시 메모리 셀 블록의 웰 영역에 소정의 전압을 인가하며, 특히 소거 동작 시 웰 영역으로 고전압의 웰 바이어스(Vwell)를 인가한다. 고전압 생성부(330)와 웰 바이어스 생성부(360)를 동작 전압 생성부로 통칭할 수 있다.
스위칭부(350)는 X-디코더(340)의 블록 선택 신호(BSELk)에 따라 동작하며, 고전압 생성부(330)에서 생성된 소거 동작 전압들을 X-디코더(340)의 블록 선택 신호(BSLk)에 따라 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 다수의 워드라인(WL0 내지 WLn) 및 소오스 셀렉트 라인(SSL)으로 전달한다. 즉, 스위칭부(350)는 X-디코더(340)의 블록 선택 신호(BSELk)에 따라 선택된 블록의 드레인 셀렉트 라인(DSL), 다수의 워드라인(WL0 내지 WLn) 및 소오스 셀렉트 라인(SSL)을 글로벌 드레인 셀렉트 라인(GDSL), 다수의 글로벌 워드라인(GWL0 내지 GWLn) 및 글로벌 소오스 셀렉트 라인(GSSL)와 연결시킨다. 이러한 스위칭부(350)는 글로벌 소오스 셀렉트 라인(GSSL)과 소오스 셀렉트 라인(SSL) 사이에 접속된 스위칭 소자(S0)와, 글로벌 워드라인들(GWLn 내지 GWLn)과 워드라인들(WL0 내지 WLn) 사이에 각각 접속된 스위칭 소자들(S1 내지 Sn+1)과, 글로벌 드레인 셀렉트 라인(GDSL)과 드레인 셀렉트 라인(DSL) 사이에 접속된 스위칭 소자(Sn+2)를 포함한다. 이들 스위칭 소자들은 X-디코더(340)의 블록 선택 신호(BSELk)에 따라 턴온된다.
컨트롤러(370)는 ISPE 방식, DSPE 방식 또는 이들 방식을 혼합한 방식의 소거 동작이 정상적으로 종료된 때에 콘트롤 게이트(이하, '워드라인'이라 함)와 웰 영역에 인가된 전압들의 차이에 대응하는 데이터 값을 저장한다. 그리고, 상기의 방식으로 소거 동작이 완료되고 프로그램 동작이나 리드 동작과 같은 다른 동작이 실시된 후 새로운 소거 동작을 다시 실시될 때, 앞서 저장된 전압차를 최초 전압차로 설정하여 소거 동작이 실시되도록 컨트롤러(370)가 제1 및 제2 제어신호(level1 및 level2)를 출력하여 고전압 생성부(330)의 워드라인 바이어스 생성 또는 웰 바이어스 생성부(360)의 웰 바이어스(Vwell) 생성을 제어한다. 이때, 제1 및 제2 제어 신호는 전압차에 대응하는 데이터 값이 될 수 있다. 웰 바이어스 생성부(360)는 새로운 소거 동작이 시작될 때 제1 제어신호(level1)에 따라 이전 소거 동작에서 마지막에 인가된 웰 바이어스(Vwell)의 레벨과 동일한 레벨의 웰 바이어스(Vwell)를 새로운 소거 동작의 최초 소거 동작 전압으로써 출력한다. 그리고, 고전압 생성부(330)도 새로운 소거 동작이 시작될 때 제2 제어신호(level2)에 따라 이전 소거 동작에서 마지막에 인가된 워드라인 바이어스의 레벨과 동일한 레벨의 워드라인 바이어스를 새로운 소거 동작의 최초 소거 동작 전압으로써 출력한다.
상기에서, 컨트롤러(370)는 전체 블록에 대해서 대표되는 전압차를 저장할 수 있으며, 블록별로 전압차를 따로 저장할 수도 있다. 컨트롤러(370)는 다음과 같이 전압차를 저장할 수 있다.
첫 번째로, 컨트롤러(370)는 ISPE 방식의 소거 동작에서 최종적으로 웰 영역에 인가된 웰 바이어스(Vwell)를 저장할 수 있다. 예를 들어 설명하면 다음과 같다. ISPE 방식의 소거 동작은 웰 영역에 인가되는 웰 바이어스를 증가시키면서 실시하며, 웰 바이어스를 변경하여 소거 동작이 실시된 때마다 소거 검증 동작이 실시된다. 소거 검증 동작에 의해 모든 메모리 셀이 정상적으로 이루어진 것이 확인되면, 컨트롤러(370)는 마지막에 웰 영역에 인가된 웰 바이어스의 레벨에 대응하는 데이터 값을 저장한다. 즉, 컨트롤러(370)는 ISPE 방식의 소거 동작에서 웰 영역에 인가된 웰 바이어스(Vwell) 중 가장 높은 웰 바이어스(Vwell)를 저장한다.
두 번째로, 컨트롤러(370)는 DSPE 방식의 소거 동작에서 최종적으로 워드라인에 인가된 워드라인 바이어스를 저장할 수 있다. 예를 들어 설명하면 다음과 같다. DSPE 방식의 소거 동작은 워드라인에 인가되는 워드라인 바이어스를 감소시키면서 실시하며, 워드라인 바이어스를 변경하여 소거 동작이 실시된 때마다 소거 검증 동작이 실시된다. 소거 검증 동작에 의해 모든 메모리 셀이 정상적으로 이루어진 것이 확인되면, 컨트롤러(370)는 마지막에 워드라인에 인가된 워드라인 바이어스의 레벨에 대응하는 데이터 값을 저장한다. 즉, 컨트롤러(370)는 DSPE 방식의 소거 동작에서 워드라인에 인가된 워드라인 바이어스 중 가장 낮은 워드라인 바이어스를 저장한다.
세 번째로, 컨트롤러(370)는 워드라인 바이어스와 웰 바이어스를 동시에 변경하면서 실시하는 소거 동작에서 최종적으로 워드라인 및 웰 영역에 인가된 워드라인 바이어스 및 웰 바이어스(Vwell)를 동시에 저장할 수 있다. 예를 들어 설명하면 다음과 같다. 상기의 소거 동작은 워드라인 바이어스는 감소시키고 웰 바이어스는 증가시키면서 실시하며, 이들 바이어스를 변경하여 소거 동작이 실시된 때마다 소거 검증 동작이 실시된다. 소거 검증 동작에 의해 모든 메모리 셀이 정상적으로 이루어진 것이 확인되면, 컨트롤러(370)는 마지막에 워드라인에 인가된 워드라인 바이어스와 웰 영역에 인가된 웰 바이어스(Vwell)의 레벨에 대응하는 데이터 값들을 함께 저장한다. 즉, 컨트롤러(370)는 상기의 소거 동작에서 워드라인에 인가된 워드라인 바이어스 중 가장 낮은 워드라인 바이어스의 레벨과 웰 영역에 인가된 웰 바이어스(Vwell) 중 가장 높은 웰 바이어스(Vwell)의 레벨에 대한 데이터 값을 저 장한다.
도 4는 본 발명의 실시예에 따른 플래시 메모리 장치의 소거 방법을 설명하기 위한 흐름도이다.
도 4를 참조하면, 소거 동작을 실시할 경우 소거 명령이 입력된다(S401). 이어서, 소거 대상 블록을 지정하기 위한 어드레스 신호가 입력된다(S403).
다수의 블록 중 어드레스 신호에 의해 선택된 블록에는 프로그램 상태의 메모리 셀들과 소거 상태의 메모리 셀들이 존재한다. 소거 상태의 메모리 셀들 중에는 프로그램 동작이 이루어지지 않고 계속해서 소거 동작만 이루어진 메모리 셀들이 존재할 수 있으며, 소거 속도가 빠른 메모리 셀들도 존재할 수 있다. 일반적으로, 이러한 메모리 셀들은 다른 메모리 셀들보다 문턱전압이 더 낮다. 이로 인해, 소거 상태의 메모리 셀들의 문턱 전압이 넓게 분포할 수 있다. 이러한 문턱전압 분포를 좁히기 위하여 프리 프로그램 동작을 실시한다(S405). 프리 프로그램 동작은 일반적인 프로그램 동작보다 낮은 레벨로 프로그램 전압을 인가하여 실시한다. 프리 프로그램 동작은 생략 가능하다.
이어서, 소거 동작에 필요한 소거 동작 전압들(예를 들어, 워드라인 바이어스와 웰 바이어스)의 레벨을 세팅한다(S407). 이는, ISPE 방식 또는 DSPE 방식의 소거 동작에서 최초 소거 동작 시 워드라인과 웰 영역 사이의 전압차를 조절하기 위한 것이다. 소거 동작의 초기에는 워드라인과 웰 영역 사이의 전압차가 정해진 레벨(예를 들어, 15V)이 되도록 워드라인 바이어스와 웰 바이어스가 항상 일정한 레벨로 인가되었으나, 본 발명에서는 소거 동작 초기에 워드라인과 웰 영역 사이의 전압차가 메모리 셀들의 소거 속도에 따라 달라지도록 워드라인 바이어스나 웰 바이어스의 레벨을 세팅한다. 이러한 바이어스들의 레벨을 세팅하는 방법은 후속의 소거 동작 전압 저장 단계(S415)에서 자세하게 설명하기로 한다.
소거 동작 전압들의 레벨이 세팅되면 어드레스 신호에 의해 선택된 블록의 소거 동작을 실시한다(S409). 소거 동작이 완료되면, 선택된 블록에 포함된 메모리 들이 정상적으로 소거되었는지를 검출한다(S411). 만일, 정상적으로 소거되지 않은 메모리 셀이 존재하면 소거 동작을 재실시해야 하는데, 소거 동작을 재실시하기 전에 워드라인 바이어스나 웰 바이어스와 같은 소거 동작 전압의 레벨을 변경한다(S413). 예를 들어, ISPE 방식으로 소거 동작을 진행하는 경우 웰 바이어스의 레벨을 상승시키고, DSPE 방식으로 소거 동작을 진행하는 경우 워드라인 바이어스의 레벨을 낮추고, ISPE 방식과 DSPE 방식을 혼용하여 소거 동작을 진행하는 경우 웰 바이어스의 레벨은 상승시키고 워드라인 바이어스는 낮춘다.
보다 구체적으로 예를 들면, ISPE 방식의 소거 동작에서 초기에 웰 바이어스가 15V로 인가된 경우, 소거 동작이 정상적으로 이루어지지 않은 메모리 셀이 존재하면 초기에 인가한 웰 바이어스를 소정의 전압(예를 들어, 0.5V)만큼 상승시켜 소거 동작 및 소거 검증 동작을 재실시한다. 웰 바이어스는 소거 검증 결과에 따라 모든 메모리 셀이 소거될 때까지 상승되며, 15V부터 20V까지 상승될 수 있다. 여기서, 웰 바이어스는 0.1V 내지 1.5V의 범위 내에서 정해진 전압만큼씩 상승되며, 이에 따라, 워드라인과 웰 영역 사이의 전압차는 0.1V 내지 1.5V의 범위 내에서 웰 바이어스가 변하는 전압만큼씩 증가하게 된다. 이때, 웰 바이어스의 변화폭은 셀 사이즈, 공정 특성 또는 테스트 결과값에 따라 결정될 수 있다.
DSPE 방식의 소거 동작에서는 초기에 소정 전위의 워드라인 바이어스를 인가하여 소거 동작을 실시한 후 소거 동작이 정상적으로 이루어지지 않은 메모리 셀이 존재하면, DSPE 방식의 소거 동작과 달리 웰 바이어스 대신에 초기에 인가된 워드라인 바이어스를 0.1V 내지 1.5V의 범위 내에서 정해진 전압만큼씩 낮춘다. 워드라인 바이어스를 변화폭은 셀 사이즈, 공정 특성 또는 테스트 결과값에 따라 결정될 수 있다. 그리고, 낮아진 워드라인 바이어스를 이용하여 소거 동작 및 소거 검증 동작을 재실시하며, 소거 검증 결과에 따라 모든 메모리 셀이 소거될 때까지 워드라인 바이어스는 낮아진다. 워드라인 바이어스는 5V에서 0V까지 낮아질 수 있다. 또한, 음전압을 사용할 경우, 워드라인 바이어스는 0V에서 -5V까지 낮아질 수도 있으며, 양전위(예를 들어, 3V)에서 음전위(-3V)까지 낮아질 수도 있다.
ISPE 방식과 DSPE 방식을 혼용하는 소거 동작에서는 상기에서 서술한 방법을 혼용하여 워드라인 바이어스를 낮추는 동시에 웰 바이어스를 높이는데, 워드라인과 웰 영역 사이의 전압차의 증가량이 ISPE 방식이나 DSPE 방식에서 전압차의 증가량과 동일할 수 있도록 워드라인 바이어스와 웰 바이어스를 동시에 조절하는 것이 바람직하다.
상기에서와 같이, 소거 동작 전압의 레벨을 변경한 후에 다시 소거 동작을 실시하고(S409), 소거 검증 동작을 실시한다(S411).
소거 검증 동작 결과, 모든 메모리 셀들이 정상적으로 소거된 것으로 확인되면, 상기의 단계들(S409, S411 및 S413)에서 최종적으로 인가된 웰 바이어스의 레 벨, 워드라인 바이어스의 레벨 또는 이들 모두에 대한 데이터 값을 저장한다(S415). 이러한 소거 동작 전압들의 레벨에 대응하는 데이터 값은 컨트롤러(도 3의 370)의 내부에 포함된 캠셀(Cam cell), 레지스터(resister), 플립플롭(flip-flop) 회로, 커패시터(Capacitor), 롬(ROM), 센스 증폭기(sense amplifier) 회로를 이용하여 저장할 수 있다. 또한, 메모리 셀 어레이에 메모리 셀 블록과 함께 구비된 다른 메모리 셀, 플래그 셀(flag cell), 스페어 셀(spare cell)을 이용하여 거 동작 전압들의 레벨에 대응하는 데이터 값을 저장할 수도 있다. 소거 동작 전압들의 레벨은 AD 컨버터와 같은 수단을 이용하여 데이터 값으로 변경된 후에 저장될 수 있다. 이 경우, 도면에서는 도시되어 있지 않지만, 소거 동작 전압의 레벨을 데이터 값으로 변경하기 위한 AD 컨버터를 추가로 구비할 수 있다. 또한, 소거 동작 단계(S409) 및 소거 검증 단계(S411)의 실시 횟수를 카운팅하고, 이를 소거 동작 전압의 레벨에 대응하는 데이터 값으로 저장할 수도 있다.
상기에서 저장된 소거 동작 전압들의 레벨은 이후에 ISPE 방식, DSPE 방식 또는 이들의 혼용 방식으로 진행되는 새로운 소거 동작에서 최초로 인가되는 소거 동작 전압의 레벨이 된다. 즉, 소거 전압 세팅 단계(S407)에서도 상기의 수단들 중 하나에 저장된 소거 동작 전압들의 레벨에 따라 최초 소거 동작 전압의 레벨이 세팅된다. 이때, 메모리 셀 블록 단위로 소거 동작 전압의 레벨이 저장되는 경우, 컨트롤러(도 3의 370)는 어드레스 신호에 따라 해당 메모리 셀 블록으로 저장된 레벨의 소거 동작 전압이 인가될 수 있도록 고전압 생성부(도 3의 330) 및 웰 바이어스 생성부(360)를 제어한다.
메모리 셀들 중에는 소거 속도가 빠른 메모리 셀과 소거 속도가 느린 메모리 셀이 함께 존재할 수 있다. 이 경우, 소거 속도가 빠른 메모리 셀과 소거 속도가 느린 메모리 셀의 문턱 전압 차이가 커짐에 따라 문턱전압 분포가 넓어질 수 있다. 따라서, 문턱전압 분포를 좁히기 위하여 포스트 프로그램 동작을 실시할 수 있다(S417). 포스트 프로그램 동작을 실시하면, 소거 속도가 빠른 메모리 셀의 문턱전압이 소거 속도가 느린 메모리 셀의 문턱전압보다 빠르게 상승하기 때문에, 메모리 셀들의 문턱전압 분포를 좁힐 수 있다.
한편, 소거 동작 전압의 저장 단계(S415)가 포스트 프로그램 동작 단계(S417) 전에 실시되었으나, 포스트 프로그램 동작 단계(S147)가 완료된 후에 소거 동작 전압의 저장 단계(S415)가 실시될 수도 있다.
도면에는 도시되어 있지 않지만, 또 다른 메모리 셀 블록을 소거할 경우 어드레스 신호가 다르게 입력되고 상기의 단계들(S401 내지 S417)이 반복 실시된다.
상기에서 서술한 본 발명의 실시예에 따른 소거 방법을 살펴보면, 소거 동작이 항상 일정한 소거 동작 전압부터 시작되는 것이 아니라, 이전에 실시된 소거 동작에서 모든 메모리 셀들을 정상적으로 소거시킨 소거 동작 전압부터 시작된다. 따라서, 웰 바이어스가 15V부터 20V까지 1V 단위로 변경되고 이전 소거 동작에서 17V의 웰 바이어스가 인가되었을 때 모든 메모리 셀들이 정상적으로 소거된 경우, 이후에 실시되는 소거 동작에서 최초로 인가되는 웰 바이어스로 17V가 인가되고 17V부터 20V까지 변경되기 때문에 웰 바이어스의 변경 범위가 감소하여 소거 동작 시간을 줄일 수 있다. 이는, 워드라인 바이어스가 변경되는 DSPE 방식의 소거 동작이 나 이들을 혼용한 방식의 소거 동작에서도 동일한 효과를 얻을 수 있다.
또한, 소거 동작 전압의 변경 범위를 줄일 수 있으므로, 소거 동작 전압의 변경 폭도 감소시킬 수 있다. 즉, 1V씩 변경하던 웰 바이어스를 0.5V씩 변경시킬 수 있다. 이 경우, 17.2V의 웰 바이어스를 인가하여 모든 메모리 셀들을 소거시킬 수 있더라도 18V의 웰 바이어스가 인가되기 때문에 0.8V에 해당하는 스트레스가 메모리 셀들에 가해진다. 하지만, 17.5V로 웰 바이어스를 인가하면 0.3V에 해당하는 스트레스만 가해지므로, 스트레스의 양을 줄일 수 있는 장점이 있다.
상기에서 예를 들어 제시한 전압 조건들은 메모리 셀의 사이즈, 메모리 셀을 구성하는 막들의 종류, 내부에서 생성되는 고전압 레벨에 따라 변경할 수 있음은 당연하다.
특히, 상기에서는 소거 동작에서 마지막에 인가된 가장 낮은 워드라인 바이어스나 가장 높은 웰 바이어스의 레벨에 해당하는 데이터를 블록단위로 저장하였으나, 다수의 블록을 포함하는 플래인(Plane) 단위로 저장할 수도 있다. 구체적으로 설명하면 플래인에 포함된 모든 블록들의 소거 동작들 중에서 가장 높게 인가된 웰 바이어스나 가장 낮게 인가된 워드라인 바이어스의 레벨에 해당하는 데이터가 대표로 저장된다. 이 경우, 플래인마다 데이터가 저장된다. 또한, 상기의 데이터는 칩단위로도 저장될 수 있으며, 칩 내에 포함된 모든 블록의 소거 동작 중에서 가장 높게 인가된 웰 바이어스나 가장 낮게 인가된 워드라인 바이어스의 레벨에 해당하는 데이터가 대표로 저장된다. 이 경우, 칩마다 하나의 데이터가 저장된다. 저장된 데이터에 따라, 소거 동작 시 초기에 인가되는 워드라인 바이어스 또는 웰 바이어 스의 레벨이 플래인 또는 칩에 포함된 블록들마다 동일하게 정해진다.
상술한 바와 같이, 본 발명은 콘트롤 게이트와 웰 영역 사이의 전압차를 점차적으로 증가시키면서 소거 검증 동작을 병행하는 ISPE 방식 또는 DSPE 방식으로 소거 동작을 실시하고, 모든 메모리 셀이 정상적으로 소거된 때의 콘트롤 게이트와 웰 영역 사이의 전압차를 저장한 후, 저장된 전압차를 이후에 실시되는 소거 동작의 최초 전압차로 설정하여 ISPE 방식 또는 DSPE 방식의 소거 동작을 실시함으로써, 소거 동작 시간을 감소시키면서 메모리 셀의 소거 특성(소거/기록 사이클링 특성)을 향상시킬 수 있다.
특히, 소거 속도가 느린 메모리 셀의 소거 특성을 향상시킬 수 있으며, 이에 따라 프로그램 속도가 빠른 메모리 셀의 프로그램 특성을 향상시킬 수 있다. 즉, 도 1에서 소거 동작과 프로그램 동작이 수십만번 이상 반복 실시할 때 소거 속도가 느려져 소거 동작 후에도 문턱전압이 목표 전압보다 높아지거나 프로그램 속도가 빨라져 프로그램 동작 후에 문턱전압이 목표 전압보다 높이지는 특성을 최소화할 수 있다.

Claims (21)

  1. 다수의 워드라인들에 연결된 메모리 셀들을 포함하는 다수의 메모리 셀 블록들;
    소거 동작 시 선택된 메모리 셀 블록에 소거 동작 전압을 인가하고, 상기 소거 동작의 결과에 따라 상기 소거 동작 전압의 레벨을 변경하는 동작 전압 생성부; 및
    상기 소거 동작이 정상적으로 완료된 때 인가된 마지막 소거 동작 전압과 동일한 레벨의 소거 동작 전압이 새로운 소거 동작에서 최초 소거 동작 전압으로 인가되도록 상기 동작 전압 생성부를 제어하기 위한 컨트롤러를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 다수의 메모리 셀 블록들 중 하나의 블록을 선택하기 위하여 어드레스 신호에 따라 블록 선택 신호를 생성하는 X-디코더; 및
    상기 블록 선택 신호에 따라 상기 선택된 메모리 셀 블록으로 상기 소거 동작 전압을 전달하기 위한 스위칭부를 더 포함하는 플래시 메모리 장치.
  3. 제 1 항에 있어서, 상기 동작 전압 생성부는,
    상기 워드라인들로 워드라인 바이어스를 인가하기 위한 고전압 생성부; 및
    상기 선택된 메모리 셀 블록의 웰 영역으로 웰 바이어스를 인가하기 위한 웰 바이어스 생성부를 포함하는 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 컨트롤러가 상기 마지막 소거 동작 전압의 레벨에 대응하는 데이터 값을 저장하고, 상기 데이터 값에 따라 제어신호를 출력하여 상기 동작 신호 생성부를 제어하는 플래시 메모리 장치.
  5. 메모리 셀 블록에 포함된 모든 메모리 셀들이 소거될 때까지 소거 동작 전압의 레벨을 변경하면서 소거 동작을 실시하는 단계;
    상기 메모리 셀 블록의 상기 소거 동작이 정상적으로 완료되었을 때 인가된 소거 동작 전압의 레벨에 해당하는 데이터 값을 저장하는 단계; 및
    상기 메모리 셀 블록의 새로운 소거 동작을 시작할 때 상기 데이터 값에 대응하는 레벨의 소거 동작 전압을 상기 새로운 소거 동작 전압의 최초 전압으로 설정하여 상기 새로운 소거 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 소거 방법.
  6. 소거 동작을 시작할 때 인가할 소거 동작 전압의 레벨을 세팅하는 단계;
    메모리 셀 블록의 모든 메모리 셀들 정상적으로 소거될 때까지 상기 소거 동작 전압의 레벨을 변경하면서 상기 소거 동작을 실시하는 단계;
    상기 메모리 셀 블록의 새로운 소거 동작을 시작할 때 인가할 상기 새로운 소거 동작 전압의 레벨을 상기 소거 동작에서 마지막에 인가된 상기 소거 동작 전압의 레벨로 세팅하는 단계; 및
    상기 메모리 셀 블록의 모든 메모리 셀들 정상적으로 소거될 때까지 상기 새로운 소거 동작 전압의 레벨을 변경하면서 상기 새로운 소거 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 소거 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 소거 동작 및 상기 새로운 소거 동작은 상기 소거 동작 전압의 레벨 및 상기 새로운 소거 동작 전압의 레벨을 증가시키는 ISPE 방식으로 실시하는 플래시 메모리 장치의 소거 방법.
  8. 제 7 항에 있어서,
    상기 소거 동작 전압 및 상기 새로운 소거 동작 전압은 상기 메모리 셀 블록의 웰 영역에 인가되는 플래시 메모리 장치의 소거 방법.
  9. 제 8 항에 있어서,
    상기 소거 동작 전압 및 상기 새로운 소거 동작 전압은 15V 내지 20V의 범위 내에서 변경되는 플래시 메모리 장치의 소거 방법.
  10. 제 9 항에 있어서,
    상기 소거 동작 전압 및 상기 새로운 소거 동작 전압은 0.1V 내지 1.5V의 범위 내에서 정해진 전압의 단위로 변경되는 플래시 메모리 장치의 소거 방법.
  11. 제 5 항 또는 제 6 항에 있어서,
    상기 소거 동작 및 상기 새로운 소거 동작은 상기 소거 동작 전압의 레벨 및 상기 새로운 소거 동작 전압의 레벨을 감소시키는 DSPE 방식으로 실시하는 플래시 메모리 장치의 소거 방법.
  12. 제 11 항에 있어서,
    상기 소거 동작 전압 및 상기 새로운 소거 동작 전압은 상기 메모리 셀 블록에 포함된 워드라인들로 인가되는 플래시 메모리 장치의 소거 방법.
  13. 제 12 항에 있어서,
    상기 소거 동작 전압 및 상기 새로운 소거 동작 전압은 5V에서 0V까지, 0V에서 -5V까지 또는 3V에서 -3V 까지 변경되는 플래시 메모리 장치의 소거 방법.
  14. 제 12 항에 있어서,
    상기 소거 동작 전압 및 상기 새로운 소거 동작 전압은 0.1V 내지 1.5V의 범위 내에서 정해진 전압의 단위로 변경되는 플래시 메모리 장치의 소거 방법.
  15. 제 5 항 또는 제 6 항에 있어서,
    상기 소거 동작 및 상기 새로운 소거 동작은 워드라인과 웰 영역 사이의 전압차가 증가되도록 상기 소거 동작 전압의 레벨 및 상기 새로운 소거 동작 전압의 레벨을 변경하면서 실시하는 플래시 메모리 장치의 소거 방법.
  16. 제 15 항에 있어서,
    상기 소거 동작 전압 및 상기 새로운 소거 동작 전압의 레벨은 상기 워드라인에 인가되는 바이어스의 레벨을 감소시키고 상기 웰 영역에 인가되는 바이어스의 레벨을 상승시켜 변경하는 플래시 메모리 장치의 소거 방법.
  17. 제 15 항에 있어서,
    상기 워드라인과 상기 웰 영역 사이의 상기 전압차가 0.1V 내지 1.5V의 범위 내에서 정해진 전압의 단위로 변경되는 플래시 메모리 장치의 소거 방법.
  18. 제 5 항 또는 제 6 항에 있어서, 상기 소거 동작 또는 상기 새로운 소거 동작은,
    상기 메모리 셀 블록을 소거하기 위한 소거 명령 신호가 입력되는 단계;
    상기 메모리 셀 블록을 선택하기 위한 어드레스 신호가 입력되는 단계;
    상기 메모리 셀 블록에 최초로 인가될 상기 소거 동작 전압의 레벨 또는 상기 새로운 소거 동작 전압의 레벨을 세팅하는 단계;
    상기 소거 동작 전압 또는 상기 새로운 소거 동작 전압을 인가하여 상기 메모리 셀의 문턱전압을 낮추는 단계;
    상기 메모리 셀의 문턱전압을 검출하는 단계; 및
    상기 문턱전압의 검출 결과에 따라 상기 소거 동작 전압의 레벨 또는 상기 새로운 소거 동작 전압의 레벨을 변경하는 단계를 포함하며,
    상기 문턱전압의 검출 결과에 따라 상기 메모리 셀 블록이 정상적으로 소거될 때까지 상기 소거 동작 전압의 레벨 또는 상기 새로운 소거 동작 전압의 레벨을 변경하여 상기 메모리 셀의 문턱전압을 낮추는 플래시 메모리 장치의 소거 방법.
  19. 제 18 항에 있어서,
    상기 소거 동작 전압의 레벨 또는 상기 새로운 소거 동작 전압의 레벨은 상기 메모리 셀 블록에 포함된 워드라인과 상기 메모리 셀 블록의 웰 영역 사이의 전압차가 증가되도록 변경되는 플래시 메모리 장치의 소거 방법.
  20. 제 19 항에 있어서, 상기 소거 동작 전압의 레벨 또는 상기 새로운 소거 동작 전압의 레벨을 세팅하기 전에,
    상기 메모리 셀 블록의 프리 프로그램 동작을 실시하는 단계를 더 포함하는 플래시 메모리 장치의 소거 방법.
  21. 제 19 항에 있어서,
    상기 메모리 셀 블록의 소거 동작이 정상적으로 완료된 후 상기 메모리 셀 블록의 포스트 프로그램 동작을 실시하는 단계를 더 포함하는 플래시 메모리 장치의 소거 방법.
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TW (1) TWI354292B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8274840B2 (en) 2008-10-10 2012-09-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices having built-in memory cell recovery during block erase and methods of operating same
KR20170050601A (ko) * 2015-10-30 2017-05-11 에스케이하이닉스 주식회사 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR101787612B1 (ko) * 2011-07-12 2017-10-19 삼성전자주식회사 비휘발성 메모리 장치의 데이터 저장 방법 및 구동 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100097964A (ko) * 2009-02-27 2010-09-06 삼성전자주식회사 불휘발성 메모리 장치의 소거 방법 및 그 독출 방법
TWI419167B (zh) * 2009-06-17 2013-12-11 Acer Inc 抹除非揮發性記憶體之方法
KR101596826B1 (ko) * 2009-10-26 2016-02-23 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 바이어스 전압 인가 방법
US9293194B2 (en) 2011-01-27 2016-03-22 Apple Inc. Programming and erasure schemes for analog memory cells
US9009547B2 (en) 2011-01-27 2015-04-14 Apple Inc. Advanced programming verification schemes for analog memory cells
KR20120096212A (ko) * 2011-02-22 2012-08-30 삼성전자주식회사 비휘발성 메모리 장치, 메모리 컨트롤러, 및 이들의 동작 방법
US8705283B2 (en) * 2011-07-13 2014-04-22 Vincenzo Ferragina Erase techniques and circuits therefor for non-volatile memory devices
US8488382B1 (en) * 2011-12-21 2013-07-16 Sandisk Technologies Inc. Erase inhibit for 3D non-volatile memory
CN103198853B (zh) * 2012-01-10 2016-06-22 宜扬科技股份有限公司 半导体装置及其加速抹除验证程序的方法
CN104067348B (zh) * 2012-01-24 2017-04-05 苹果公司 用于模拟存储器单元的编程及擦除方案
US8713406B2 (en) 2012-04-30 2014-04-29 Freescale Semiconductor, Inc. Erasing a non-volatile memory (NVM) system having error correction code (ECC)
KR20140002153A (ko) * 2012-06-28 2014-01-08 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치
US9225356B2 (en) 2012-11-12 2015-12-29 Freescale Semiconductor, Inc. Programming a non-volatile memory (NVM) system having error correction code (ECC)
KR20160039486A (ko) * 2014-10-01 2016-04-11 에스케이하이닉스 주식회사 반도체 장치
KR20160112450A (ko) * 2015-03-19 2016-09-28 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것을 포함하는 테스트 시스템
CN106205706B (zh) * 2015-04-30 2019-09-27 旺宏电子股份有限公司 存储器装置与其相关的抹除方法
KR102291309B1 (ko) 2015-05-20 2021-08-20 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
KR102348092B1 (ko) * 2015-09-14 2022-01-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
CN106898380A (zh) * 2015-12-17 2017-06-27 北京兆易创新科技股份有限公司 一种Nand Flash的擦除方法
JP6103664B1 (ja) * 2016-02-18 2017-03-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR102606497B1 (ko) * 2016-06-27 2023-11-29 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 소거 방법
CN113450856B (zh) 2020-03-24 2024-07-09 西部数据技术公司 存储器设备及其操作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05234385A (ja) * 1992-02-21 1993-09-10 Citizen Watch Co Ltd 半導体不揮発性記憶装置とその消去書き込み方法
KR20040008532A (ko) * 2002-07-18 2004-01-31 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램/소거 전압 공급 회로
JP2004171686A (ja) 2002-11-20 2004-06-17 Renesas Technology Corp 不揮発性半導体記憶装置およびそのデータ消去方法
US20060279999A1 (en) 2005-06-13 2006-12-14 Samsung Electronics Co., Ltd. Methods of Erasing Flash Memory Devices by Applying Wordline Bias Voltages Having Multiple Levels and Related Flash Memory Devices
KR20070023180A (ko) * 2005-08-23 2007-02-28 삼성전자주식회사 각각의 워드 라인에 다른 레벨의 소거 전압을 인가하는낸드 플래시 메모리 장치
US20070159893A1 (en) 2002-01-17 2007-07-12 Tso-Hung Fan Method of programming and erasing multi-level flash memory
KR100744014B1 (ko) 2006-07-31 2007-07-30 삼성전자주식회사 플래시 메모리 장치 및 그것의 멀티 블록 소거 방법
US7319615B1 (en) 2006-08-02 2008-01-15 Spansion Llc Ramp gate erase for dual bit flash memory

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01158777A (ja) * 1987-12-15 1989-06-21 Sony Corp フローティングゲート型不揮発性メモリ
JPH06176587A (ja) * 1992-12-01 1994-06-24 Sharp Corp Ｅｅｐｒｏｍの消去書き込み方法
JP3737525B2 (ja) * 1994-03-11 2006-01-18 株式会社東芝 半導体記憶装置
JPH08115597A (ja) * 1994-10-17 1996-05-07 Mitsubishi Electric Corp 半導体ディスク装置
US5680350A (en) * 1994-12-14 1997-10-21 Micron Technology, Inc. Method for narrowing threshold voltage distribution in a block erased flash memory array
US5933847A (en) * 1995-09-28 1999-08-03 Canon Kabushiki Kaisha Selecting erase method based on type of power supply for flash EEPROM
DE19542029C1 (de) * 1995-11-10 1997-04-10 Siemens Ag Verfahren zum selbsttätigen Ermitteln der nötigen Hochspannung zum Programmieren/Löschen eines EEPROMs
JP3184082B2 (ja) * 1995-11-24 2001-07-09 日本電気株式会社 不揮発性半導体記憶装置
JP4157189B2 (ja) * 1997-05-14 2008-09-24 株式会社東芝 不揮発性半導体記憶装置
JP4068194B2 (ja) * 1997-10-03 2008-03-26 沖電気工業株式会社 Ｍｏｓトランジスタおよびｍｏｓトランジスタの電位制御方法
JP4434405B2 (ja) * 2000-01-27 2010-03-17 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP2002008381A (ja) * 2000-06-21 2002-01-11 Seiko Epson Corp 半導体装置
JP2002157890A (ja) * 2000-11-16 2002-05-31 Mitsubishi Electric Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法
JP4071967B2 (ja) * 2002-01-17 2008-04-02 株式会社ルネサステクノロジ 不揮発性半導体記憶装置及びそのデータ消去方法
US6614693B1 (en) * 2002-03-19 2003-09-02 Taiwan Semiconductor Manufacturing Company Combination erase waveform to reduce oxide trapping centers generation rate of flash EEPROM
KR100475119B1 (ko) * 2002-11-26 2005-03-10 삼성전자주식회사 Ｓｏｎｏｓ 셀이 채용된 ｎｏｒ 형 플래시 메모리 소자의동작 방법
JP4256736B2 (ja) * 2003-07-08 2009-04-22 シャープ株式会社 不揮発性半導体記憶装置及びその消去方法
KR20070029616A (ko) 2003-08-22 2007-03-14 액티브 바이오틱스 인코포레이티드 리파마이신 유사체 및 그의 용도
JP4153856B2 (ja) * 2003-09-30 2008-09-24 株式会社東芝 不揮発性半導体記憶装置
KR100635203B1 (ko) * 2004-05-14 2006-10-16 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 장치 및 그 구동 방법
KR100705221B1 (ko) * 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
JP2005276428A (ja) * 2005-04-11 2005-10-06 Toshiba Corp 不揮発性半導体記憶装置
KR100672172B1 (ko) * 2005-06-30 2007-01-19 주식회사 하이닉스반도체 프로그램 속도를 향상시키는 ｉｓｐｐ 방식을 이용한플래시 메모리 장치의 프로그램 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05234385A (ja) * 1992-02-21 1993-09-10 Citizen Watch Co Ltd 半導体不揮発性記憶装置とその消去書き込み方法
US20070159893A1 (en) 2002-01-17 2007-07-12 Tso-Hung Fan Method of programming and erasing multi-level flash memory
KR20040008532A (ko) * 2002-07-18 2004-01-31 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램/소거 전압 공급 회로
JP2004171686A (ja) 2002-11-20 2004-06-17 Renesas Technology Corp 不揮発性半導体記憶装置およびそのデータ消去方法
US20060279999A1 (en) 2005-06-13 2006-12-14 Samsung Electronics Co., Ltd. Methods of Erasing Flash Memory Devices by Applying Wordline Bias Voltages Having Multiple Levels and Related Flash Memory Devices
KR20070023180A (ko) * 2005-08-23 2007-02-28 삼성전자주식회사 각각의 워드 라인에 다른 레벨의 소거 전압을 인가하는낸드 플래시 메모리 장치
KR100744014B1 (ko) 2006-07-31 2007-07-30 삼성전자주식회사 플래시 메모리 장치 및 그것의 멀티 블록 소거 방법
US7319615B1 (en) 2006-08-02 2008-01-15 Spansion Llc Ramp gate erase for dual bit flash memory

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8274840B2 (en) 2008-10-10 2012-09-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices having built-in memory cell recovery during block erase and methods of operating same
KR101787612B1 (ko) * 2011-07-12 2017-10-19 삼성전자주식회사 비휘발성 메모리 장치의 데이터 저장 방법 및 구동 방법
KR20170050601A (ko) * 2015-10-30 2017-05-11 에스케이하이닉스 주식회사 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR102384959B1 (ko) * 2015-10-30 2022-04-11 에스케이하이닉스 주식회사 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법

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