KR100672172B1

KR100672172B1 - 프로그램 속도를 향상시키는 ｉｓｐｐ 방식을 이용한플래시 메모리 장치의 프로그램 방법

Info

Publication number: KR100672172B1
Application number: KR1020050057940A
Authority: KR
Inventors: 이주엽
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-06-30
Filing date: 2005-06-30
Publication date: 2007-01-19
Anticipated expiration: 2025-06-30
Also published as: KR20070002411A

Abstract

본 발명은 프로그램 속도를 향상시키는 ISPP 방식을 이용한 플래시 메모리 장치의 프로그램 방법에 관한 것으로, 본 발명에 따른 ISPP 방식을 이용한 플래시 메모리 장치의 프로그램 방법은 초기의 프로그램 전압을 높게 설정하여, 프로그램 스텝 수를 줄이고, 프로그램 동작 이 후, 오버 프로그램된 셀에 소프트 소거 동작을 실행하므로, 전체 프로그램 속도가 개선될 수 있고, 디스터브 특성이 향상될 수 있다.

오버 프로그램, 소거, 검증 전압, 소거 바이어스 전압

Description

프로그램 속도를 향상시키는 ＩＳＰＰ 방식을 이용한 플래시 메모리 장치의 프로그램 방법{Programming method of flash memory device for improving program speed of the flash memory device using incremental step pulse programming }

도 1은 종래의 ISPP(incremental step pulse programming) 방식을 이용한 프로그램 과정을 나타내는 흐름도이다

도 2는 도 1에 도시된 프로그램 과정에 따라 선택된 페이지의 워드 라인의 전압 레벨의 변화를 나타내는 도면이다.

도 3은 본 발명의 일실시예에 따른 ISPP 방식을 이용한 프로그램 과정을 나타내는 흐름도이다.

도 4는 도 3에 도시된 오버(over) 프로그램된 메모리 셀들의 소거 과정을 상세히 나타내는 흐름도이다.

도 5는 본 발명에 따른 ISPP 방식을 이용한 프로그램 방법이 적용되는 플래시 메모리 장치를 개략적으로 도시한 도면이다.

도 6은 본 발명에 따른 ISPP 방식을 이용한 프로그램 과정에 따른 메모리 셀들의 문턱전압 분포를 나타내는 그래프이다.

도 7은 본 발명의 다른 일실시예에 따른 ISPP 방식을 이용한 프로그램 과정을 나타내는 흐름도이다.

도 8은 도 7에 도시된 메모리 셀들의 소거 과정을 상세히 나타내는 흐름도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

51 : 메모리 셀 블록 52 : 페이지 버퍼 회로

본 발명은 플래시 메모리 장치의 프로그램 방법에 관한 것으로서, 특히, ISPP(incremental step pulse programming) 방식을 이용한 플래시 메모리 장치의 프로그램 방법에 관한 것이다.

일반적으로, 플래시 메모리 장치는 프로그램 동작, 소거 동작, 및 리드 동작을 수행한다. 플래시 메모리 장치의 프로그램 동작은 페이지 단위로 실행되며, 선택된 페이지의 메모리 셀들이 연결된 워드 라인에 프로그램을 위한 워드 라인 바이어스 전압이 인가됨에 따라, 상기 메모리 셀들이 프로그램된다. 한편, 최근에는 프로그램시의 메모리 셀들의 문턱 전압 분포를 개선하기 위해, 상기 워드 라인 바이어스 전압을 설정된 스텝 전압 단위로 점차 증가시키면서 선택된 페이지를 여러 번 프로그램하는 ISPP 방식을 이용한 프로그램 방법이 실시되고 있다. 도 1 및 도 2를 참고하여, 종래의 ISPP 방식을 이용한 프로그램 과정을 간략히 설명하면 다음과 같다. 도 1은 종래의 ISPP 방식을 이용한 프로그램 과정을 나타내는 흐름도이고, 도 2는 도 1에 도시된 프로그램 과정에 따라 선택된 페이지의 워드 라인의 전압 레벨 의 변화를 나타내는 도면이다. 도 1 및 도 2에서 참조되는 것과 같이, 종래의 ISPP 방식을 이용한 프로그램 과정에서는, 각 스텝들(Dp1, Dp2, Dp3,....,DpK)(K는 정수) 별로 프로그램 전압을 스텝 전압(Vs)만큼씩 증가시키면서 프로그램 동작이 진행된다. 또, 각 프로그램 스텝들(Dp1, Dp2, Dp3,....,DpK) 이 후에는, 검증 스텝들(Dv1, Dv2, Dv3,...,DvK)이 각각 진행된다. 상기 검증 스텝들(Dv1, Dv2, Dv3,...,DvK)에서는 메모리 셀들의 프로그램 여부가 검증된다. 이처럼 종래의 프로그램 과정에서는 전체 메모리 셀들의 프로그램이 완료될 때까지, 프로그램 스텝과 검증 스텝이 반복적으로 실행된다. 따라서 종래에는 전체적인 프로그램 시간이 증가되는 문제점이 있다. 또한, 프로그램 과정이 반복적으로 실행됨에 따라, 프로그램되지 않아야 할 메모리 셀들이 프로그램되는 디스터브(disturb) 현상이 증가하게 되므로, 플래시 메모리 장치의 디스터브 특성이 저하된다. 이를 방지하기 위해, 상기 스텝 전압(Vs)의 크기를 증가시킴으로써, 플래시 메모리 장치의 프로그램 시간을 감소시키고 디스터브 특성을 향상시키는 방법이 적용되고 있다. 하지만, 플래시 메모리 장치가 고집적화됨에 따라, 메모리 셀의 문턱 전압 분포가 정해질 경우, ISPP 방식에 의해서는 더 이상 프로그램 시간의 개선이 불가능하게 되는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 초기의 프로그램 전압을 높게 설정하여, 프로그램 스텝 수를 줄이고, 프로그램 동작 이 후, 오버 프로그램된 셀에 소프트 소거 동작을 실행함으로써, 전체 프로그램 속도를 개선할 수 있는 ISPP 방식을 이용한 플래시 메모리 장치의 프로그램 방법을 제공하는 데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 ISPP 방식을 이용한 플래시 메모리 장치의 프로그램 방법은, 프로그램 전압을 설정하는 단계; 페이지 버퍼 회로에 데이터를 입력하는 단계; 메모리 셀 블록의 복수의 페이지들 중 프로그램될 페이지를 선택하는 단계; 상기 프로그램 전압을 공급하여, 상기 선택된 페이지의 메모리 셀들을 프로그램하는 단계; 상기 선택된 페이지의 워드 라인에 제1 검증 전압을 공급하여, 상기 메모리 셀들을 검증하고, 그 검증 결과에 따라 오버 프로그램된 메모리 셀들을 검출하는 단계; 및 상기 오버 프로그램된 메모리 셀들의 문턱 전압이 설정된 전압으로 될 때까지 상기 오버 프로그램된 메모리 셀들에 소거 동작을 실시하는 단계를 포함한다. 바람직하게, 설정된 전압은 정상적으로 프로그램된 메모리 셀의 문턱 전압과 동일하다.

상기한 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 ISPP 방식을 이용한 플래시 메모리 장치의 프로그램 방법은, 프로그램 전압을 설정하는 단계; 페이지 버퍼 회로에 데이터를 입력하는 단계; 메모리 셀 블록의 복수의 페이지들 중 프로그램될 페이지를 선택하는 단계; 상기 프로그램 전압을 공급하여, 상기 선택된 페이지의 메모리 셀들을 프로그램하는 단계; 및 상기 선택된 페이지의 메모리 셀들에 소거 동작을 실시하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3은 본 발명의 일실시예에 따른 ISPP 방식을 이용한 프로그램 과정을 나타내는 흐름도이다. 도 3을 참고하면, 먼저, 최초로 시작될 프로그램 동작시 공급되는 프로그램 전압이 설정된다(101). 바람직하게, 상기 단계(101)에서 상기 프로그램 전압은 메모리 셀들이 한 번의 프로그램 사이클 동안 프로그램되기에 충분히 높은 전압(예를 들어, 18V)으로 설정될 수 있다. 이처럼 초기의 상기 프로그램 전압이 높게 설정될 경우, 메모리 셀들은 한 번 내지 두 번의 프로그램 사이클을 거치는 것 만으로 프로그램이 완료될 수 있다. 이 후, 페이지 버퍼 회로(52, 도 5 참고)에 프로그램될 데이터(DI)가 입력된다(102). 또, 메모리 셀 블록(51, 도 5 참고)의 복수의 페이지들(P1∼PN)(N은 정수) 중 프로그램될 페이지(예를 들어, P2)가 선택된다(103).

다음으로, 상기 선택된 페이지(P2)의 워드 라인(WL2)에 상기 프로그램 전압(VPGM)이 공급됨에 따라 상기 선택된 페이지(P2)의 메모리 셀들(C1∼CM)이 프로그램된다(104). 이 후, 상기 워드 라인(WL2)에 검증 전압(PV1, 도 6참고)을 공급하여, 상기 메모리 셀들(C1∼CM)을 검증하고(105), 그 검증 결과에 따라 상기 메모리 셀들(C1∼CM)의 프로그램 완료 여부가 판단된다(106). 여기에서, 상기 검증 전압(PV1)은 도 6에서 참조되는 것과 같이, 프로그램되지 않은 셀들의 문턱 전압 보다 크고, 프로그램된 셀의 문턱 전압 보다 작게 설정될 수 있다. 상기 단계(106)의 판 단 결과, 상기 메모리 셀들(C1∼CM)의 프로그램이 완료되지 않은 경우, 상기 프로그램 전압(VPGM)을 스텝 전압 만큼 증가시킨 후, 상기 단계들(104∼106)이 반복적으로 실행된다.

이 후, 상기 선택된 페이지(P2)의 워드 라인(WL2)에 검증 전압(PV2, 도 6참고)을 공급하여, 상기 메모리 셀들(C1∼CM)을 검증하고(108), 그 검증 결과에 따라 오버 프로그램된 메모리 셀들이 존재하는지의 여부가 판단된다(109). 상기 단계(109)의 판단 결과, 상기 오버 프로그램된 메모리 셀들이 존재할 경우, 상기 오버 프로그램된 메모리 셀들의 문턱 전압이 설정된 전압(즉, 정상적으로 프로그램된 메모리 셀들의 문턱 전압)으로 될 때까지 상기 오버 프로그램된 메모리 셀들에 소거 동작이 실시된다(110). 도 4를 참고하여, 상기 단계(110)를 좀 더 상세히 설명하면 다음과 같다. 먼저, 상기 선택된 페이지(P2)의 워드 라인(WL2)에 소거 바이어스 전압(VB)이 공급된다(111). 바람직하게, 상기 소거 바이어스 전압(VB)은 상기 검증 전압(PV2)(예를 들어, 1V) 또는 네가티브(negative) 전압(예를 들어, -1V∼-2V)으로 설정될 수 있다. 또, 상기 소거 바이어스 전압(VB)은 정상적으로 프로그램된 메모리 셀의 문턱 전압 보다 크고, 오버 프로그램된 메모리 셀의 문턱 전압 보다 작게 설정될 수 있다.

또, 비선택 페이지들(P1, P3∼PN)의 워드 라인들(WL1, WL3∼WLN)에 패스 전압(VPASS)이 공급된다(112). 바람직하게, 상기 패스 전압(VPASS)은 상기 비선택 페이지들(P1, P3∼PN)의 메모리 셀들(C1∼CM)이 턴 온되기에 충분히 높은 전압(예를 들어, 9.5V)로 설정될 수 있다. 택일적으로, 상기 워드 라인들(WL1, WL3∼WLN) 중 상기 선택된 페이지(P2)의 워드 라인(WL2)과 드레인 선택 라인(DSL) 사이에 배치되는 상기 워드 라인(WL1)에는 상기 패스 전압(VPASS)이 공급되고, 상기 워드 라인(WL2)과 소스 선택 라인(SSL) 사이에 배치되는 상기 워드 라인들(WL3∼WLN)에는 그라운드 전압이 공급될 수도 있다.

또, 상기 오버 프로그램된 메모리 셀(들)(예를 들어, C1)을 제외한 나머지 메모리 셀들(C2∼CM)이 연결된 비트 라인들(BL2∼BLM)에 소거 금지 전압(VEH)이 공급된다(113). 바람직하게, 상기 소거 금지 전압(VEH)은 내부 전압(VCC)으로 설정될 수 있다. 상기 오버 프로그램된 메모리 셀(C1)이 연결된 비트 라인(BL1)에 소거 전압(VE)이 공급됨에 따라, 상기 오버 프로그램된 메모리 셀(C1)이 소거된다(114). 바람직하게, 상기 소거 전압(VE)은 상기 내부 전압(VCC)보다 높은 고전압(예를 들어, 18V)으로 설정될 수 있다.

이때, 상기 소거 바이어스 전압(VB)이 상기 검증 전압(V2)으로 설정된 경우, 상기 메모리 셀(C1)은 오버 프로그램되었으므로, 턴 오프되고, 상기 메모리 셀들(C2∼CM)은 정상적으로 프로그램되었으므로, 턴 온된다. 그 결과, 상기 메모리 셀(C1)의 게이트와 드레인 양단간에만 전압 차가 발생하게 되어, 상기 메모리 셀(C1)이 소프트(soft)하게 소거된다. 이를 좀 더 상세히 설명하면, 상기 메모리 셀(C1)의 소거가 진행됨에 따라 상기 메모리 셀(C1)의 문턱 전압이 점차적으로 감소하게 되고, 설정된 전압(즉, 정상적으로 프로그램된 셀의 문턱 전압)으로 될 때, 상기 메모리 셀(C1)이 턴 온된다. 따라서, 상기 비트 라인(BL1)에 인가된 상기 소거 전압(VE)에 의한 전류가 상기 메모리 셀(C1)이 턴 온됨에 따라 공통 소스 라인 (CSL)을 통하여 그라운드로 흐르게 되므로, 상기 메모리 셀(C1)의 과도한 소거는 이루어지지 않는다. 한편, 상기 소거 바이어스 전압(VB)이 상기 네가티브 전압으로 설정된 경우, 상기 메모리 셀들(C1∼CM)이 모두 턴 오프된다. 하지만, 상기 비트 라인들(BL2∼BLM)에는 상기 소거 금지 전압(VEH)이 공급되므로, 상기 메모리 셀들(C2∼CM)은 소거되지 않는다. 상기 비트 라인(BL1)에는 상기 소거 전압(VE)이 공급되므로, 상기 메모리 셀(C1)의 게이트와 드레인 양단간에만 전압 차가 발생하게 되어, 상기 메모리 셀(C1)만이 소거된다. 이 경우, 상기 메모리 셀(C1)의 과도한 소거를 방지하기 위해, 설정된 시간 동안만 상기 메모리 셀(C1)의 소거 동작이 이루어질 수 있다.

다음으로, 도 7 및 도 8을 참고하여, 본 발명의 다른 일실시예에 따른 ISPP 방식을 이용한 프로그램 과정을 상세히 설명한다. 도 7에서, 단계들(201∼207)은 도 3을 참고하여 상술한 단계들(101∼107)과 실질적으로 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다. 상기 단계들(201∼207)이 진행됨에 따라, 상기 선택된 페이지(P2)의 메모리 셀들(C1∼CM)의 프로그램이 완료되면, 상기 선택된 페이지(P2)의 메모리 셀들(C1∼CM)의 문턱 전압이 설정된 전압(즉, 정상적으로 프로그램된 메모리 셀들의 문턱 전압)으로 될 때까지 상기 메모리 셀들(C1∼CM)에 소거 동작이 실시된다(208). 도 8을 참고하여, 상기 단계(208)를 좀 더 상세히 설명하면 다음과 같다. 도 8에서, 단계들(211, 212)은 도 4를 참고하여 상술한 단계들(111, 112)과 실질적으로 유사하므로, 이에 대한 상세한 설명은 생략하기로 한다. 다만, 상기 단계(111)에서는 상기 소거 바이어스 전압(VB)이 상기 검증 전압(V2) 또는 네 가티브 전압으로 설정되지만, 상기 단계(211)에서는 상기 소거 바이어스 전압(VB)이 네가티브 전압이 아닌 상기 검증 전압(PV2)(즉, 정상적으로 프로그램된 메모리 셀의 문턱 전압 보다 크고, 오버 프로그램된 메모리 셀의 문턱 전압 보다 작은 전압)만으로 설정되는 차이점이 있다. 이 후, 상기 선택된 페이지(P2)의 메모리 셀들(C1∼CM)이 연결된 비트 라인들(BL1∼BLM)에 소거 전압(VE)이 공급됨에 따라, 상기 메모리 셀들(C1∼CM) 중 오버 프로그램된 메모리 셀들(예를 들어, C1, C2)이 소거된다(213). 이를 좀 더 상세히 설명하면, 상기 워드 라인(WL2)에 상기 소거 바이어스 전압(VB)이 공급될 때, 상기 메모리 셀들(C1, C2)은 오버 프로그램되었으므로, 턴 오프되고, 상기 메모리 셀들(C3∼CM)은 정상적으로 프로그램되었으므로, 턴 온된다. 그 결과, 상기 메모리 셀들(C1, C2) 각각의 게이트와 드레인 양단간에만 전압 차가 발생하게 되어, 상기 메모리 셀들(C1, C2)이 소프트하게 소거된다. 이를 좀 더 상세히 설명하면, 상기 메모리 셀들(C1, C2)의 소거가 진행됨에 따라 상기 메모리 셀들(C1, C2)의 문턱 전압이 점차적으로 감소하게 되고, 설정된 전압(즉, 정상적으로 프로그램된 셀의 문턱 전압)으로 될 때, 상기 메모리 셀들(C1, C2)이 턴 온된다. 따라서, 상기 비트 라인들(BL1, BL2)에 인가된 상기 소거 전압(VE)에 의한 전류가 상기 메모리 셀들(C1, C2)이 턴 온됨에 따라 공통 소스 라인(CSL)을 통하여 그라운드로 흐르게 되므로, 상기 메모리 셀들(C1, C2)의 과도한 소거는 이루어지지 않는다.

상술한 것과 같이, 본 발명에 따른 ISPP 방식을 이용한 플래시 메모리 장치의 프로그램 방법은 초기의 프로그램 전압을 충분히 높게 설정하여 메모리 셀들을 프로그램하고, 이 후 오버 프로그램된 셀들을 소프트하게 소거하므로, 전체적인 프로그램 시간이 감소될 수 있다. 또한, 적은 프로그램 사이클만이 실행되므로, 메모리 셀들의 디스터브 특성을 향상될 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 장치의 프로그램 방법은 초기의 프로그램 전압을 높게 설정하여, 프로그램 스텝 수를 줄이고, 프로그램 동작 이 후, 오버 프로그램된 셀에 소프트 소거 동작을 실행하므로, 전체 프로그램 속도가 개선될 수 있고, 디스터브 특성이 향상될 수 있다.

Claims

ISPP 방식을 이용한 플래시 메모리 장치의 프로그램 방법에 있어서,

프로그램 전압을 설정하는 단계;

페이지 버퍼 회로에 데이터를 입력하는 단계;

메모리 셀 블록의 복수의 페이지들 중 프로그램될 페이지를 선택하는 단계;

상기 프로그램 전압을 공급하여, 상기 선택된 페이지의 메모리 셀들을 프로그램하는 단계;

상기 선택된 페이지의 워드 라인에 제1 검증 전압을 공급하여, 상기 메모리 셀들을 검증하고, 그 검증 결과에 따라 오버 프로그램된 메모리 셀들을 검출하는 단계; 및

상기 오버 프로그램된 메모리 셀들의 문턱 전압이 설정된 전압으로 될 때까지 상기 오버 프로그램된 메모리 셀들에 소거 동작을 실시하는 단계를 포함하고,

상기 설정된 전압은 정상적으로 프로그램된 메모리 셀의 문턱 전압과 동일한 플래시 메모리 장치의 프로그램 방법.
제1항에 있어서, 상기 프로그램 단계는,

상기 선택된 페이지의 메모리 셀들이 프로그램되도록, 상기 선택된 페이지의 워드 라인에 상기 프로그램 전압을 공급하는 단계;

상기 워드 라인에 제2 검증 전압을 공급하여, 상기 메모리 셀들을 검증하고, 그 검증 결과에 따라 상기 메모리 셀들의 프로그램 완료 여부를 판단하는 단계; 및

상기 메모리 셀들의 프로그램이 완료되지 않은 경우, 상기 프로그램 전압을 스텝 전압 만큼 증가시킨 후, 상기 프로그램 전압 공급 단계 및 상기 판단 단계를 반복적으로 실행하는 단계를 포함하고,

상기 제1 검증 전압이 상기 제2 검증 전압보다 더 큰 플래시 메모리 장치의 프로그램 방법.
제1항에 있어서, 상기 소거 동작을 실시하는 단계는,

상기 선택된 페이지의 워드 라인에 소거 바이어스 전압을 공급하는 단계;

비선택 페이지들의 워드 라인들에 패스(pass) 전압을 공급하는 단계;

상기 오버 프로그램된 메모리 셀들을 제외한 나머지 메모리 셀들이 연결된 비트 라인들에 소거 금지 전압을 공급하는 단계; 및

상기 오버 프로그램된 메모리 셀들이 연결된 비트 라인들에 소거 전압을 공급하여, 상기 오버 프로그램된 메모리 셀들을 소거시키는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.
제3항에 있어서,

상기 소거 바이어스 전압은 프로그램된 메모리 셀의 문턱 전압보다 크고, 상기 오버 프로그램된 메모리 셀의 문턱 전압보다 작은 플래시 메모리 장치의 프로그램 방법.
제3항에 있어서,

상기 소거 금지 전압은 내부 전압이고, 상기 소거 전압은 상기 소거 금지 전압보다 크고, 상기 패스 전압은 상기 소거 바이어스 전압보다 큰 플래시 메모리 장치의 프로그램 방법.
제3항에 있어서,

소거 바이어스 전압은 네가티브(negative) 전압인 플래시 메모리 장치의 프로그램 방법.
제3항에 있어서, 상기 패스 전압을 공급하는 단계는,

비선택 페이지들의 워드 라인들 중 상기 선택된 페이지의 워드 라인과 드레인 선택 라인 사이에 배치되는 상기 비선택 페이지의 워드 라인들에 상기 패스 전압을 공급하는 단계; 및

상기 비선택 페이지들의 워드 라인들 중 상기 선택된 페이지의 워드 라인과 소스 선택 라인 사이에 배치되는 상기 비선택 페이지의 워드 라인들에 그라운드 전압을 공급하는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.
ISPP 방식을 이용한 플래시 메모리 장치의 프로그램 방법에 있어서,

프로그램 전압을 설정하는 단계;

페이지 버퍼 회로에 데이터를 입력하는 단계;

메모리 셀 블록의 복수의 페이지들 중 프로그램될 페이지를 선택하는 단계;

상기 프로그램 전압을 공급하여, 상기 선택된 페이지의 메모리 셀들을 프로그램하는 단계; 및

상기 선택된 페이지의 메모리 셀들에 소거 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.
제8항에 있어서, 상기 프로그램 단계는,

상기 선택된 페이지의 메모리 셀들이 프로그램되도록, 상기 선택된 페이지의 워드 라인에 상기 프로그램 전압을 공급하는 단계;

상기 워드 라인에 검증 전압을 공급하여, 상기 메모리 셀들을 검증하고, 그 검증 결과에 따라 상기 메모리 셀들의 프로그램 완료 여부를 판단하는 단계; 및

상기 메모리 셀들의 프로그램이 완료되지 않은 경우, 상기 프로그램 전압을 스텝 전압 만큼 증가시킨 후, 상기 프로그램 전압 공급 단계 및 상기 판단 단계를 반복적으로 실행하는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.
제8항에 있어서, 상기 소거 동작을 실시하는 단계는,

상기 선택된 페이지의 워드 라인에 소거 바이어스 전압을 공급하는 단계;

비선택 페이지들의 워드 라인들에 패스(pass) 전압을 공급하는 단계; 및

상기 선택된 페이지의 메모리 셀들이 연결된 비트 라인들에 소거 전압을 공 급하여, 상기 선택된 페이지의 메모리 셀들 중 오버 프로그램된 메모리 셀들의 문턱 전압이 설정된 전압으로 될 때까지, 상기 선택된 페이지의 메모리 셀들을 소거시키는 단계를 포함하고,

상기 설정된 전압은 정상적으로 프로그램된 메모리 셀의 문턱 전압과 동일한 플래시 메모리 장치의 프로그램 방법.
제8항에 있어서,

상기 소거 바이어스 전압은 프로그램된 메모리 셀의 문턱 전압보다 크고, 상기 오버 프로그램된 메모리 셀의 문턱 전압보다 작은 플래시 메모리 장치의 프로그램 방법.
제8항에 있어서,

상기 소거 전압은 내부 전압보다 크고, 상기 패스 전압은 상기 소거 바이어스 전압보다 큰 플래시 메모리 장치의 프로그램 방법.
제10항에 있어서, 상기 패스 전압을 공급하는 단계는,

비선택 페이지들의 워드 라인들 중 상기 선택된 페이지의 워드 라인과 드레인 선택 라인 사이에 배치되는 상기 비선택 페이지의 워드 라인들에 상기 패스 전압을 공급하는 단계; 및

상기 비선택 페이지들의 워드 라인들 중 상기 선택된 페이지의 워드 라인과 소스 선택 라인 사이에 배치되는 상기 비선택 페이지의 워드 라인들에 그라운드 전압을 공급하는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.