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KR100838483B1 - 반도체 소자의 게이트 식각방법 - Google Patents

반도체 소자의 게이트 식각방법 Download PDF

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KR100838483B1 KR1020060133854A KR20060133854A KR100838483B1 KR 100838483 B1 KR100838483 B1 KR 100838483B1 KR 1020060133854 A KR1020060133854 A KR 1020060133854A KR 20060133854 A KR20060133854 A KR 20060133854A KR 100838483 B1 KR100838483 B1 KR 100838483B1
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Abstract

본 발명은 반도체 소자의 게이트 식각공정시 실리콘 기판의 손실을 방지할 수 있는 게이트 식각방법을 제공하기 위한 것으로, 이를 위해 본 발명은 게이트 절연막과 게이트 도전막이 형성된 기판을 준비하는 단계와, 상기 게이트 도전막을 식각하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴의 일부를 산화시켜 열 산화막을 형성하는 단계와, 상기 열 산화막을 제거하는 단계를 포함하는 반도체 소자의 게이트 식각방법을 제공한다.
반도체 소자, 게이트, 과도 식각, 열 산화공정, 열 산화막, 종말점, 다결정 실리콘막, 버티컬, 테이퍼

Description

반도체 소자의 게이트 식각방법{METHOD FOR ETCHING A GATE IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 게이트 식각방법을 도시한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 식각방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판
11 : 게이트 산화막
12, 112 : 다결정 실리콘막
13, 114 : 감광막 패턴
14 : 실리콘산화막
15 : 자연 산화막
113 : 반사 방지막
115 : 열 산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 게이트 식각방법, 더욱 상세하게는 다결정 실리콘막으로 이루어진 게이트 식각방법에 관한 것이다.
반도체 장치 내에서 구동 소자로 사용되는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)은 게이트로 통상 다결정 실리콘막을 사용하고 있다. 이러한 게이트는 플라즈마(plasma)화된 반응가스(reaction gas)를 이용한 건식식각공정을 통해 형성되는 바, 제조 공정에 있어서 중요한 요소로 인식되고 있다.
도 1a 내지 도 1e는 종래기술에 따른 게이트 식각방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(10) 상부에 소정의 얇은 두께의 게이트 산화막(11)과 다결정 실리콘막(12)을 순차적으로 형성한 다음, 그 상부에 감광막 패턴(13)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 메인(main) 식각공정으로 감광막 패턴(13)을 식각 마스크로 이용한 종말점(End Point detection, EPD) 식각-다결정 실리콘막(12)의 게이트 산화막(11)이 노출될 때까지 실시하는 식각-을 실시하여 다결정 실리콘막(12, 도 1a참조)을 식각한다. 이때, 식각되는 다결정 실리콘막(12A)은 버티컬 프로파일(vertical profile)을 갖는 것이 아니라 테이퍼 프로파일(tapered profile)을 갖는다. 한편, '13A'는 상기 식각공정시 일부가 손실된 감광막 패턴을 나타낸다.
이어서, 도 1c에 도시된 바와 같이, 테이퍼 프로파일을 갖는 다결정 실리콘막(12A)을 버티컬 프로파일을 갖는 다결정 실리콘막(12B)으로 만들기 위해 과도(over) 식각공정을 실시한다. 이러한 과도 식각과정에서 플라즈마 식각가스에 포함된 O2 플라즈마에 의해 실리콘 기판(10) 상에 플라즈마 산화(plasma oxidation) 현상이 발생하고, 이로 인해 실리콘 기판(10)의 상에는 일정 두께로 실리콘산화막(SiO2, 14)이 형성된다.
이어서, 도 1d에 도시된 바와 같이, 감광막 패턴(13A, 도 1c참조)을 제거한 후 세정공정을 실시한다. 이때, 실리콘 기판(10) 상에 형성된 실리콘산화막(14, 도 1c참조) 또한 제거된다. '11A'는 게이트 산화막 패턴을 나타낸다.
이어서, 도 1e에 도시된 바와 같이, 실리콘산화막(14, 도 1c참조)이 제거된 후 노출되는 실리콘 기판(10) 상에는 자연 산화막(native oxide, 15)이 형성되게 된다.
상기에서 설명한 바와 같이, 종래기술에 따른 게이트 식각방법에서는 안정적인 버티컬 프로파일을 갖는 게이트를 형성하기 위하여 메인 식각공정 후 과도 식각공정을 필수적으로 실시한다. 그러나, 과도 식각과정에서 플라즈마 산화 현상에 의해 실리콘 기판의 일부가 산화되고, 이렇게 산화된 부위는 후속 세정공정에 의해 제거되어 기판의 손실을 초래한다. 이러한 기판 손실은 후속 공정을 통해 소스 및 드레인 영역이 형성될 액티브(active) 영역을 얇게 만들어 결과적으로 게이트 채널 제어가 어렵고, 동시에 트랜지스터의 구동 전류가 감소하여 소자 특성을 열화시킨다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 소자의 게이트 식각공정시 실리콘 기판의 손실을 방지할 수 있는 게이트 식각방법을 제공하는데 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위한 일 측면에 따른 본 발명은, 게이트 절연막과 게이트 도전막이 형성된 기판을 준비하는 단계와, 상기 게이트 도전막을 식각하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴의 일부를 산화시켜 열 산화막을 형성하는 단계와, 상기 열 산화막을 제거하는 단계를 포함하는 반도체 소자의 게이트 식각방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다 른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 요소들을 나타낸다.
실시예
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 식각방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(110) 상부에 게이트 절연막으로 산화막(111)을 형성한다. 이때, 게이트 산화막(111)은 습식산화 또는 건식산화공정을 이용하여 실리콘산화막(SiO2)으로 형성하며, 그 두께는 10~30Å 정도가 되도록 형성한다.
이어서, 게이트 산화막(111) 상부에 다결정 실리콘막(112)을 증착한다. 이때, 다결정 실리콘막(112)은 SiH4를 소스 가스로 이용한 LPCVD(Low Pressure Chemical Vapor Deposition) 공정을 이용하여 1000~2000Å 정도의 두께로 증착한다.
이어서, 다결정 실리콘막(112) 상에 반사 방지막(Bottom Anti-Reflective Coating)(113)을 형성한다.
이어서, 반사 방지막(113) 상에 감광막을 도포한 후 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 감광막 패턴(114)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 메인 식각공정으로 감광막 패턴(114)을 식각 마스크로 이용한 종말점 식각을 실시하여 다결정 실리콘막(112, 도 2a참조)을 식각한다. 이때, 메인 식각공정은 RIE(Reactive Ion Etching) 또는 MERIE(Magnetically Enhanced Reactive Ion Etching) 장비를 이용하여 Cl2 또는 HBr 및 O2를 이용하여 실시한다. 예컨대, HBr의 유량은 100sccm으로 하고, O2의 유량은 4sccm으로 하며, 50mTorr 이하의 압력, 250W 이상의 소스 파워, 150W 이하의 바이어스 파워로 한다. 한편, '112A'는 다결정 실리콘막 패턴이고, '113A'는 반사 방지막 패턴을 나타내며, '114A'는 상기 메인 식각공정시 일부가 손실된 감광막 패턴을 나타낸다.
이어서, 상기 메인 식각공정시 발생된 파티클(particle) 등과 같은 이물질을 제거하기 위하여 세정공정을 실시할 수도 있다.
이어서, 도 2c에 도시된 바와 같이, 테이퍼 프로파일을 갖는 다결정 실리콘막(112A)을 버티컬 프로파일을 갖는 다결정 실리콘막(112B, 도 2d참조)으로 만들기 위해 과도 식각공정을 실시하는 것이 아니라 열 산화공정(thermal oxidation) 공정을 실시하여 열 산화막(115)을 형성한다. 이때, 열 산화공정은 1000~1100℃ 정도의 온도에서 실시하여 열 산화막(115)이 50~100Å 정도의 두께를 가질 때까지 실시한다.
이어서, 도 2d에 도시된 바와 같이, DHF(Dilute HF, 50(또는 49):1의 비율로 H20로 희석된 HF) 또는 BOE(Bufferd Oxide Etchant) 용액을 이용하여 열 산화막(115)을 제거한다. 이로써, 버티컬 프로파일을 갖는 다결정 실리콘막(112B)이 형성된다.
한편, 열 산화막(115) 제거공정시 게이트 산화막(111)의 손실이 최소화도록 공정을 제어하는 것이 바람직하며, 이때, 공정 제어가 어려운 경우 게이트 산화막(111)의 일부를 질화처리하여 열 산화막(115)과의 식각 선택비를 갖도록 할 수도 있다.
상기에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 게이트 물질로 다결정 실리콘막을 일례로 설명하였으나, 다결정 실리콘막 대신에 반도체 분야에서 사용되는 전극 물질은 모두 사용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 다결정 실리콘막을 메인 식각공정을 통해 식각한 후 형성된 테이퍼 프로파일 부분을 열 산화공정을 통해 산화시킨 다음 세정공정으로 제거함으로써 종래기술에서와 같은 실리콘 기판의 손실없이 버티컬 프로파일을 갖는 게이트를 형성할 수 있으며, 이를 통해 후속 소스 및 드레인 영역이 형성될 액티브(active) 영역을 두께를 확보할 수 있어 결과적으로 게이트 채널 제어가 쉬운 동시에 트랜지스터의 구동 전류를 증가시켜 소자 특성을 개선시킬 수 있다.
둘째, 본 발명에 의하면, 열 산화공정과 세정공정을 통해 다결정 실리콘막을 일정 두께만큼 감소시킴으로써 게이트의 선폭을 감소시킬 수 있다.

Claims (8)

  1. 게이트 절연막과 게이트 도전막이 형성된 기판을 준비하는 단계;
    상기 게이트 도전막을 식각하여 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 일부를 산화시켜 열 산화막을 형성하는 단계; 및
    상기 열 산화막을 제거하는 단계를 포함하되,
    상기 열 산화막을 형성하는 단계는 상기 게이트 패턴을 형성하는 단계 후 상기 게이트 패턴이 테이퍼 프로파일을 갖는 부분이 모두 산화되도록 실시하는 반도체 소자의 게이트 식각방법.
  2. 제 1 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는 상기 기판이 손실되지 않도록 실시하는 반도체 소자의 게이트 식각방법.
  3. 제 1 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는 상기 게이트 절연막이 노출될 때까지 실시하는 반도체 소자의 게이트 식각방법.
  4. 제 1 항에 있어서,
    상기 게이트 도전막은 다결정 실리콘막으로 형성하는 반도체 소자의 게이트 식각방법.
  5. 제 1 항에 있어서,
    상기 열 산화막을 형성하는 단계는 1000~1100℃의 온도에서 실시하는 반도체 소자의 게이트 식각방법.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 열 산화막은 50~100Å의 두께로 형성하는 반도체 소자의 게이트 식각방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 열 산화막을 제거하는 공정은 DHF(Dilute HF) 또는 BOE(Buffered Oxide Etchant) 용액을 이용하여 실시하는 반도체 소자의 게이트 식각방법.
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