KR100571629B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 게이트라인 형성시 자연산화막을 제거하는 동시에 주변회로영역에서 원하는 선폭을 얻기 위한 적합한 반도체 소자의 게이트라인 제조 방법을 제공하기 위한 것으로, 반도체 기판 상에 피식각층을 형성하는 단계; 제 1영역에서는 상대적으로 높은 패턴 밀도를 갖고, 제 2영역에서는 상대적으로 낮은 패턴 밀도를 갖도록, 상기 피식각층 상에 복수의 식각마스크패턴을 형성하는 단계; 상기 제 1영역보다 패턴 밀도가 작은 상기 제 2영역에서 상기 식각마스크패턴들의 선폭 손실을 크게 발생시키면서, 상기 피식각층 상에 성장된 자연산화막을 식각하는 단계; 및 선폭 손실이 발생한 상기 식각마스크패턴을 마스크로 하여 상기 피식각층을 식각하는 단계를 포함한다.
게이트라인, 마스크 패턴, 챔버 압력, 소스 파워, 바이어스 파워
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 게이트라인 제조 방법을 도시한 공정 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 게이트라인 제조 방법을 도시한 공정 단면도이다.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트절연막
23 : 폴리실리콘 24 : 실리사이드
25 : 하드마스크 26 : 반사방지막
27 : 자연산화막 28 : 선폭이 감소된 부분
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자는 다수의 트랜지스터를 구비하고, 이들 트랜지스터는 반도체 기판 상에 게이트절연막을 개재하여 패터닝된다.
특히, DRAM과 같은 메모리소자는 셀 트랜지스터 및 주변회로 트랜지스터를 구성하는 게이트패턴들이 복수개 형성되며, 셀 트랜지스터들이 형성되는 셀영역과 주변회로영역에서 게이트전극의 패턴 밀도는 다르게 된다.
한편, 게이트라인의 선폭은 점차 미세해지고 있는바, 미세 패턴 형성을 위한 포토레지스트 패턴의 무너짐 현상으로 미세 패턴 형성에 많은 어려움이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 게이트라인 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)상에 게이트절연막(12), 폴리실리콘(13), 실리사이드(14)를 차례로 증착한다. 이 때, 게이트절연막(12)은 50Å, 폴리실리콘(13)은 600Å∼800Å, 실리사이드(14)는 900Å∼1100Å의 두께를 갖는다.
도 1b에 도시된 바와 같이, 실리사이드(14) 상부에 하드마스크질화막(15)과 반사방지막(16)을 차례로 증착한다.
도 1c에 도시된 바와 같이, 반사방지막(16) 상부에 포토레지스트(도시하지않음)를 전면에 도포하고, 게이트 마스크를 사용한 노광 및 현상 공정을 실시하여 포토레지스트 패턴을 형성한다.
이후, 포토레지스트 패턴을 식각마스크로 하여 반사방지막(16)과 하드마스크질화막(15)을 식각하고 포토레지스트 패턴을 제거한다. 포토레지스트 패턴 제거 후, 세정 공정이 실시되며, 세정 후에는 노출된 실리사이드(14) 상부에 얇은 자연산화막(Native Oxide)(17)이 생성된다. 자연산화막(17)은 소자의 필링 현상 및 불순물 입자 오염을 방지하기 위해서 제거되어야 되는 물질이다.
도 1d에 도시된 바와 같이, 하드마스크질화막(15a)을 식각마스크로 폴리실리콘(13a)과 실리사이드(14a)를 식각한다.
이 때의 식각 과정은 3단계로 이루어지는바, 먼저 CF4 가스로 자연산화막(17)을 제거하고, 다음 NF3, Cl2, O2, N2 식각가스를 이용하여 실리사이드(14a) 식각 및 폴리실리콘(13a)을 부분 식각한다. 이어서, HBr/O2 혼합가스를 이용하여 남아있는 폴리실리콘(13a)을 식각한다.
상술한 바와 같이, 종래에는 포토레지스트 패턴의 선폭에 의해 하드마스크의 선폭이 결정되고, 다시 하드마스크의 선폭에 의해 게이트전극의 선폭이 결정되게 된다. 따라서 게이트라인의 선폭을 미세화하려면, 포토레지스트 패턴의 선폭이 미세해져야한다. 그러나 포토레지스트의 선폭을 어느 정도 이하로 감소시킬 경우 하부막과의 접착력 부족으로 포토레지스트 패턴이 견디지 못하고 쓰러지게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로서, 포 토레지스트 패턴의 선폭을 줄이지 않고도 상대적으로 미세한 게이트라인을 형성하기 위한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트라인 제조 방법은 반도체 기판 상에 피식각층을 형성하는 단계, 제 1영역에서는 상대적으로 높은 패턴 밀도를 갖고, 제 2영역에서는 상대적으로 낮은 패턴 밀도를 갖도록, 상기 피식각층 상에 복수의 식각마스크패턴을 형성하는 단계, 상기 제 1영역보다 패턴 밀도가 작은 상기 제 2영역에서 상기 식각마스크패턴들의 선폭 손실이 크게 발생시키면서, 상기 피식각층 상에 성장된 자연산화막을 식각하는 단계, 및 선폭 손실을 발생한 상기 식각마스크패턴을 마스크로 하여 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 게이트라인 형성 방법을 도시한 도면이다.
먼저, 반도체 기판(21)상에 게이트절연막(22), 폴리실리콘(23), 실리사이드(24)를 차례로 증착한다. 이 때, 게이트절연막(22)은 50Å, 폴리실리콘(23)은 600 Å∼800Å, 실리사이드(24)는 900Å∼1100Å의 두께를 갖는다. 이어서, 실리사이드(24) 상부에 하드마스크질화막(25)과 반사방지막(26)을 차례로 증착한다.
그리고나서, 반사방지막(26) 상부에 포토레지스트(도시하지 않음)를 전면에 도포하고, 게이트 마스크를 사용한 노광 및 현상 공정을 실시하여 포토레지스트 패턴을 형성한다.
이후, 포토레지스트 패턴을 식각마스크로 하여 반사방지막(26a)과 하드마스크질화막(25a)을 식각하고 포토레지스트 패턴을 제거한다. 포토레지스트 패턴 제거 후, 세정 공정이 실시되며, 세정 후에는 노출된 실리사이드(24) 상부에 얇은 자연산화막(Native Oxide)(27)이 생성된다. 자연산화막(27)은 소자의 필링 현상 및 불순물 입자 오염을 방지하기 위해서 제거되어야 되는 물질이다.
이어서, 반사방지막(26a)과 하드마스크질화막(25a)을 식각마스크로 하여 3단계 식각 과정을 통해 실리사이드막(24)과 폴리실리콘막(23)을 식각한다. 이 때의 3단계 식각 과정을 구체적으로 살펴본다.
먼저, 제 1과정으로서, 자연산화막을 제거하면서 주변회로영역의 하드마스크 선폭을 줄인다.
자연산화막을 제거하면서 하드마스크질화막(25a)의 선폭을 줄이기 위한 식각 처리 조건은 다음과 같다.
CF4 또는 C2F6등의 플로린(Fluorine)기를 사용하고, 바이어스파워는 인가하지 않으며, 소스파워만을 500Ｗ∼300Ｗ이하로 감소시킨다. 또한, 챔버압력을 50Ｍ Ｔ∼300ＭＴ로하고, 산소가스는 5sccm∼15sccm으로 소량 플로우시킨다. 바이어스 파워는 인가하지 않고, 소스파워만을 인가 및 감소시키고, 챔버압력을 증가시킴으로써 물리적인 식각보다는 화학적인 식각을 유도한다.
셀영역(A)의 좁은 게이트패턴과 주변회로영역(B)의 넓은 게이트패턴 식각은 다르게 진행된다. 즉 챔버압력의 증가 및 바이어스 파워로 식각이온들이 셀영역(A)의 좁은 게이트패턴 사이로는 입사하지 못하고 주변회로영역(B)의 넓은 부분으로만 식각이 이루어지게 되어 게이트라인 측벽을 식각하게 된다. 이 측벽을 식각하여 선폭 감소 부분(28)이 생기는 것이다. 또한 O2의 첨가는 반사방지막(26a)의 탑(top)부분을 캐핑(capping)하는 일종의 패시베이션(passivation) 역할을 하고, 이러한 패시베이션 역할은 셀영역(A)에서의 반사방지막(26a)과 하드마스크질화막(25a)의 평형적인 식각이 이루어지도록하고, 주변회로영역(B)에서는 보다 많은 식각 이온들에 의한 과도한 식각을 주변회로영역(B)의 게이트라인 선폭을 상대적으로 크게 감소시킬 수 있다.
이후, 제 2과정으로서 실리사이드막(24)과 폴리실리콘막(23)의 일부 두께를 식각하고, 제 3과정으로서 나머지 폴리실리콘막(23)을 완전히 식각한다.
상술한 실시예는 게이트라인 형성에서의 본원 발명을 설명하고 있으나, 게이트라인이 아닌 기타 다른 패턴의 형성에도 본 발명은 적용될 수 있는 바, 이렇듯 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한 다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 포토레지스트 패턴의 선폭 감소 없이 상대적으로 미세한 게이트선폭을 형성할 수 있는 효과가 있다.
Claims (6)
- 반도체 기판 상에 피식각층을 형성하는 단계;제 1영역에서는 상대적으로 높은 패턴 밀도를 갖고, 제 2영역에서는 상대적으로 낮은 패턴 밀도를 갖도록, 상기 피식각층상에 복수의 식각마스크패턴을 형성하는 단계;상기 제 1영역보다 패턴 밀도가 작은 상기 제 2영역에서 상기 식각마스크패턴들의 선폭 손실을 크게 발생시키면서, 상기 피식각층 상에 성장된 자연산화막을 식각하는 단계; 및선폭 손실이 발생한 상기 식각마스크패턴을 마스크로 하여 상기 피식각층을 식각하는 단계;를 포함하는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 자연산화막을 식각하는 단계에서, 물리적인 식각보다 화학적인 식각을 유도하여, 패턴 밀도 차에 따라 상기 식각마스크패턴의 선폭 손실 차이가 발생하도록 하는 반도체 소자 제조 방법.
- 제 2항에 있어서,상기 물리적인 식각보다 화학적인 식각을 유도하기 위한 방법으로서, 챔버 압력을 상대적으로 높게 하고, 바이어스 파워를 사용하지 않는 플라즈마 식각 공정을 이용하는 반도체 소자 제조 방법.
- 제 3항에 있어서,상기 피식각층은 텅스텐실리사이드/폴리실리콘막이며, 상기 식각마스크패턴은 반사방지막/질화막인 반도체 소자 제조 방법.
- 제 4항에 있어서,상기 자연산화막을 제거하기 위한 식각은 플로린(Fluorine)가스에 산소(O2)를 첨가한 가스 분위기에서 수행하는 반도체 소자 제조 방법.
- 제 5항에 있어서,상기 챔버 압력은 50mT∼300mT 인 것을 특징으로 하는 반도체 소자 제조 방법.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187322A (ja) | 1997-09-12 | 1999-03-30 | Sony Corp | 半導体装置の製造方法 |
| US6200907B1 (en) | 1998-12-02 | 2001-03-13 | Advanced Micro Devices, Inc. | Ultra-thin resist and barrier metal/oxide hard mask for metal etch |
| KR20050028781A (ko) * | 2003-09-19 | 2005-03-23 | 어플라이드 머티어리얼스, 인코포레이티드 | 선택적 측벽 폴리머 증착에 의해 포토레지스트 트리밍공정의 임계크기 미세로딩을 제어하는 방법 |
| KR20050041432A (ko) * | 2003-10-31 | 2005-05-04 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 형성방법 |
| KR20050122737A (ko) * | 2004-06-25 | 2005-12-29 | 주식회사 하이닉스반도체 | 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204130B1 (en) * | 1997-08-29 | 2001-03-20 | Advanced Micro Devices, Inc. | Semiconductor device having reduced polysilicon gate electrode width and method of manufacture thereof |
| US6551941B2 (en) * | 2001-02-22 | 2003-04-22 | Applied Materials, Inc. | Method of forming a notched silicon-containing gate structure |
| KR20020091982A (ko) * | 2001-06-01 | 2002-12-11 | 삼성전자 주식회사 | 얕은 트렌치 소자분리 구조를 가지는 비휘발성 메모리소자 및 그 제조방법 |
-
2004
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-
2005
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187322A (ja) | 1997-09-12 | 1999-03-30 | Sony Corp | 半導体装置の製造方法 |
| US6200907B1 (en) | 1998-12-02 | 2001-03-13 | Advanced Micro Devices, Inc. | Ultra-thin resist and barrier metal/oxide hard mask for metal etch |
| KR20050028781A (ko) * | 2003-09-19 | 2005-03-23 | 어플라이드 머티어리얼스, 인코포레이티드 | 선택적 측벽 폴리머 증착에 의해 포토레지스트 트리밍공정의 임계크기 미세로딩을 제어하는 방법 |
| KR20050041432A (ko) * | 2003-10-31 | 2005-05-04 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 형성방법 |
| KR20050122737A (ko) * | 2004-06-25 | 2005-12-29 | 주식회사 하이닉스반도체 | 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법 |
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