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KR100836467B1 - 평판표시장치 및 그 구동방법 - Google Patents

평판표시장치 및 그 구동방법 Download PDF

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KR100836467B1
KR100836467B1 KR1020050064267A KR20050064267A KR100836467B1 KR 100836467 B1 KR100836467 B1 KR 100836467B1 KR 1020050064267 A KR1020050064267 A KR 1020050064267A KR 20050064267 A KR20050064267 A KR 20050064267A KR 100836467 B1 KR100836467 B1 KR 100836467B1
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back bias
substrate
flat panel
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Abstract

본 발명은 도전성 기판에 백바이어스(back bias) 전압을 인가하여 박막트랜지스터의 특성을 향상시킬 수 있는 평판표시장치 및 그 구동방법에 관한 것으로, 본 평판표시장치는 적어도 하나의 박막트랜지스터가 구비된 화상표시부와 복수의 단자가 형성된 패드부를 포함하며, 상기 화상표시부와 상기 패드부 상에 다수의 절연층이 적층되어 있는 도전성 기판; 상기 패드부 상에 형성된 상기 절연층의 적어도 일영역을 제거하여 상기 도전성 기판을 노출시키는 기판노출부; 상기 패드부에 전기적으로 연결되어 상기 기판노출부를 통해 상기 도전성 기판에 백바이어스 전압을 인가하는 시스템 제어부; 및 상기 기판노출부와 상기 시스템 제어부 사이에 형성되어 상기 백바이어스 전압을 상기 도전성 기판에 전달하는 시스템단자를 포함형성되어 상기 백바이어스 전압을 상기 도전성 기판에 전달하는 시스템단자를 포함한다. 이러한 구성에 의하여, 도전성 기판에 백바이어스 전압을 인가함으로써, 문턱전압을 조절할 수 있으며, 이에 의해 박막트랜지스터의 특성을 향상시킬 수 있다.
도전성 기판, 금속핀, 시스템단자, 기판노출부

Description

평판표시장치 및 그 구동방법 {FLAT PANEL DISPLAY AND METHOD FOR DRIVING THE SAME}
도 1은 종래기술에 따른 평판표시장치의 개략적인 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ´선에 따른 패드부의 단면도이다.
도 3은 박막트랜지스터에 인가되는 백바이어스 전압에 따른 전기적 특성 변화를 나타내는 그래프이다.
도 4는 본 발명에 따른 평판표시장치의 개략적인 평면도이다.
도 5는 본 발명의 제1 실시예에 따른 패드부의 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 패드부의 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 패드부의 단면도이다.
도 8은 도 6a 및 도 6b는 본 발명에 따른 기판에 백바이어스 전압의 인가에 따른 전기적 특성 변화를 나타내는 그래프이다.
♣ 도면의 주요 부분에 대한 부호의 설명 ♣
10 : 화상표시부 12 : 도전성 기판
20 : 패드부 21 : 단자
22 : 기판노출부 23 : 시스템단자
23´: 금속핀 30 : 시스템제어부
31 : 더미핀
본 발명은 평판표시장치 및 그 구동방법에 관한 것으로, 보다 구체적으로는 외부의 시스템단자와 연결된 금속핀을 통해 도전성 기판에 백바이어스 전압(back bias)을 인가하여 박막트랜지스터의 특성을 향상시킬 수 있는 평판표시장치 및 그 구동방법에 관한 것이다.
최근, 절연 표면을 갖는 기판 상에 형성되는 반도체층을 이용하여, 박막 트랜지스터를 형성하는 기술이 주목받고 있다. 박막트랜지스터는 집적회로(IC:integrated circuit)나 전기 광학 장치와 같은 전자 디바이스에 넓게 응용되고 있다. 이러한 박막트랜지스터를 형성하기 위해, 유리 또는 석영 등이 사용되고 있지만, 이들은 깨지기 쉽고 상대적으로 두껍고 무거운 단점이 있다. 특히, 모바일 디스플레이 시장에서 가볍고 얇으면서 깨지지 않는 디스플레이에 대한 요구는 매우 높은 상태이다.
종래의 유리기판을 사용함으로써 발생하는 이러한 문제점을 해소하기 위해, 상대적으로 두께가 얇고 깨지지 않는 재료, 특히, 도전성 기판 상에 박막트랜지스터를 형성하는 것이 제안되고 있으며, 이를 이용한 평판표시장치의 스위칭소자나 드라이버 회로로서 개발이 행해지고 있다.
이하에서는 도면을 참조하여, 박막트랜지스터가 형성된 도전성 기판을 포함 하는 종래 평판표시장치를 설명한다.
도 1은 종래기술에 따른 평판표시장치(1´)의 개략적인 평면도이고, 도 2는 Ⅰ-Ⅰ´선에 다른 패드부(50)의 단면도이다. 도 1 및 도 2를 참조하면, 종래 평판표시장치(1´)는 화상표시부(40)와 패드부(50)가 형성된 도전성 기판(42)과, 패드부(50)와 전기적으로 연결된 인터페이스 패널(60)을 포함한다.
도전성 기판(42)에 형성된 화상표시부(40)에는 복수의 박막트랜지스터(미도시)가 형성되어 있으며, 패드부(50)는 도전성 기판(42) 상에 형성되는 버퍼층(43), 버퍼층(43) 상에 형성되는 층간절연층(44), 층간절연층(44) 상에 형성되는 복수의 단자(51), 및 도전성 기판(42) 하부에 형성되는 하부 절연층(41)을 포함한다.
인터페이스 패널(60)에는 패드부(50)에 형성된 단자(51)와 대응하는 위치에 형성되어 단자(51)와 전기적으로 연결되는 다수의 더미핀(61)이 형성된다. 일반적으로, 인터페이스 패널(60)은 컨트롤러가 내장되어 있는 내장형과, 컨트롤러가 외부에서 연결되는 외장형으로 나뉠 수 있으며, 일반적으로 연성회로기판(FPCB: Flexible printed circuit board)과 집적회로(IC:Integrated circuit)를 이용할 수 있다.
전술한 구조의 평판표시장치(1´)를 구성하는 도전성 기판(42), 구체적으로, 박막트랜지스터가 형성된 도전성 기판(42)의 특성 중 하나는 백바이어스 전압이 인가됨에 따라 박막트랜지스터의 문턱전압이 변화한다는 것이다.
도 3은 도전성 기판(42) 상에 형성된 박막트랜지스터에 인가되는 백바이어스 전압에 따른 드레인 전류의 변화량을 나타내는 그래프이다. 도 3을 참조하면, X축 은 박막트랜지스터에 인가되는 백바이어스 전압을 나타내며, Y축은 드레인 전류를 나타낸다. 그래프에 개시된 바와 같이, 도전성 기판에 인가되는 백바이어스 전압이 커질수록 문턱전압의 이동량(shift)이 증가된다는 것을 알 수 있다. 결과적으로, 박막트랜지스터가 형성된 도전성 기판 상에 인가되는 백바이어스 전압을 조정함에 따라 문턱전압을 회로적으로 튜닝할 수 있다.
그러나, 도전성 기판 상에 박막트랜지스터가 형성된 구조에 있어서, 도전성 기판에 의도하지 않은 전압이 인가되거나 정전기 등으로 인해 예상치 못한 전하가 도전성 기판에 쌓이게 될 때, 초기 설계시에 제안된 박막트랜지스터의 문턱전압이 기준 설계치와 다르게 변하기 때문에, 회로적인 튜닝이 용이하지 않다. 게다가, 도전성 기판에 형성된 박막트랜지스터의 문턱전압이 기준 설계치와 다르게 변화하는 경우에는 박막트랜지스터를 이용한 디스플레이 상에 표시되는 각 색상을 X, Y값으로 표시한 색좌표, 계조 및 명암 등이 변화한다는 문제점을 갖는다.
따라서, 본 발명의 목적은 전술한 종래의 문제점들을 해결하기 위해 고안된 발명으로, 도전성 기판에 인가되는 백바이어스 전압을 조절하여 박막트랜지스터의 특성 저하를 방지할 수 있는 평판표시장치 및 그 구동방법을 제공하는 것이다.
상술한 목적을 달성하기 위하여, 본 발명에 따른 평판표시장치는 적어도 하나의 박막트랜지스터가 구비된 화상표시부와 복수의 단자가 형성된 패드부를 포함하며, 상기 화상표시부와 상기 패드부 상에 다수의 절연층이 적층되어 있는 도전성 기판과, 상기 패드부 상에 형성된 상기 절연층의 적어도 일영역을 제거하여 상기 도전성 기판을 노출시키는 기판노출부와, 상기 패드부에 전기적으로 연결되어 상기 기판노출부를 통해 상기 도전성 기판에 백바이어스 전압을 인가하는 시스템 제어부 및 상기 기판노출부와 상기 시스템 제어부 사이에 형성되어 상기 백바이어스 전압을 상기 도전성 기판에 전달하는 시스템단자를 포함한다.
바람직하게, 상기 시스템 제어부는 상기 단자 및 상기 시스템단자와 상호 전기적으로 접속하는 더미핀과, 상기 도전성 기판에 제공되는 백바이어스 전압을 조절하는 컨트롤러를 포함하는 인터페이스 패널이다. 또한, 상기 시스템단자는 상기 단자와 동일한 높이로 형성되는 금속핀이다. 상기 박막트랜지스터가 PMOS형일 때에는 상기 도전성 기판에 음의 백바이어스 전압을 인가하고, 상기 박막트랜지스터가 NMOS형일 때에는 상기 도전성 기판에 양의 백바이어스 전압을 인가한다. 상기 도전성 기판에 인가되는 음의 백바이어스 전압은 -0.1V 내지 -20V의 범위이며, 상기 도전성 기판에 인가되는 양의 백바이어스 전압은 0.1V 내지 20V의 범위이다. 또한, 상기 단자 및 시스템단자가 형성된 패드부와 상기 인터페이스 패널을 도전성 페이스트로 압착연결한다. 상기 기판노출부는 상기 도전성 기판 상에 형성된 상기 절연층을 모두 제거함으로써 형성되고, 상기 절연층은 습식에칭, 건식에칭 및 활성 이온 에칭(RIE)중 어느 하나를 이용하여 제거된다.
그리고, 상기 시스템단자는 증착 및 코팅 중 어느 하나의 방법을 이용하여 상기 기판노출부에 금속재를 적층하고, 적층된 상기 금속재를 패터닝하여 장착하며, 상기 도전성 기판은 스테인레스 스틸, 티타늄, 몰리브덴, 철, 코발트 중 하나 를 이용한다.
또한, 적어도 하나의 박막트랜지스터가 구비된 화상표시부와 복수의 단자가 형성된 패드부를 포함하며, 상기 화상표시부와 상기 패드부 상에 다수의 절연층이 적층되어 있는 도전성 기판과, 상기 패드부에 형성된 상기 절연층을 제거하여 상기 도전성 기판의 일영역을 노출시켜 형성된 기판노출부와, 상기 패드부와 전기적으로 접속되는 시스템 제어부를 포함하는 평판표시장치의 구동방법에 있어서, 상기 기판노출부와 연결된 상기 시스템 제어부를 통해 상기 도전성 기판으로 상기 백바이어스 전압을 인가하는 단계를 포함한다.
이하에서는 본 발명의 실시예를 도시한 도면들을 참조하여 본 발명의 실시예에 따른 평판표시장치 및 구동방법을 구체적으로 설명한다.
도 4는 본 발명에 따른 평판표시장치(1)의 개략적인 평면도이다.
도 4를 참조하면, 평판표시장치(1)는 적어도 하나의 박막트랜지스터가 구비된 화상표시부(10)와, 복수의 단자(21)가 형성된 패드부(20)를 포함하며, 화상표시부(10)와 패드부(20) 상에 다수의 절연층이 적층되어 있는 도전성 기판(12)과, 패드부(20) 상에 형성된 절연층의 적어도 일영역을 제거하여 도전성 기판(12)을 노출시키는 기판노출부(22)와, 패드부(20)에 전기적으로 연결되어 기판노출부(22)를 통해 도전성 기판(12)에 백바이어스 전압을 인가하는 시스템 제어부(30) 및 기판노출부(22)와 시스템 제어부(30) 사이에 형성되어 백바이어스 전압을 도전성 기판(12)에 전달하는 시스템단자(23)를 포함한다.
도전성 기판(12)은 스테인레스 스틸(SUS: stainless use steel), Ti(티타늄 ), Mo(몰리브덴), Fe(철), Co(코발트) 등을 이용할 수 있으며, 이에 한정되지 않는다.
그리고, 시스템단자는 기판노출부(22)와 연결되어 시스템 제어부(30)에서 제공되는 백바이어스 전압을 도전성 기판(12)에 전달하며, 패드부(20)에 형성된 단자(21)의 높이와 동일한 높이로 형성한다. 또한, 시스템단자는 증착 및 코팅 중 어느 하나의 방법을 이용하여 기판노출부에 금속재를 적층하고, 적층된 금속재를 패터닝하여 장착한다.
시스템 제어부(30)는 단자(21) 및 시스템단자(23)와 상호 전기적으로 접속하는 더미핀(31)과, 도전성 기판(12)에 제공되는 백바이어스 전압을 조절하는 컨트롤러를 포함하는 인터페이스 패널(미도시)이다. 그리고, 기판노출부(22)는 도전성 기판(12) 상에 형성된 절연층을 모두 제거함으로써 형성된다. 기판노출부(22)를 형성하기 위해 다수의 절연층을 제거할 때에는, 습식에칭, 건식에칭 및 활성이온에칭(RIE:Reactive ion etching) 중 어느 하나를 이용하여 형성한다.
또한, 단자 및 시스템단자가 형성된 패드부와 인터페이스 패널은 도전성 페이스트로 압착연결한다. 이 때, 도전성 페이스트는 이방성 도전수지(anisotropic conductive film)이며, 이방성 도전수지를 사용하여 가압이나 가열에 의해 인터페이스 패널을 연결할 때에는 도전성 기판(12)의 플랙시블성이나 가열에 의한 열화로 인해 크랙이 생기지 않도록 주의한다.
시스템 제어부(30)를 통해 도전성 기판(12)에 제공되는 백바이어스 전압은 음의 백바이어스 전압이다. 예를 들어, PMOS형 박막트랜지스터의 경우, 음의 백바 이어스 전압을 인가하면 이동도와 누설전류 특성이 향상되며, 문턱전압도 0에 가깝게 커진다.
도 5는 도 4의 Ⅱ-Ⅱ´선에 따른 제1 실시예를 보여주는 패드부(20)의 단면도이다.
도 5를 참조하여 본 발명의 제1 실시예를 설명하면, 도전성 기판(12)의 하면에는 하부절연층(11)이 형성되어 있는데, 하부절연층(11)은 공정 중 도전성 기판(12)에 인가되는 스트레스를 줄이는 역할을 한다. 도전성 기판(12) 상에 외부의 열 등으로 인해 도전성 기판(12)이 손상되는 것을 방지하기 위하여 버퍼층(13)이 형성되어 있으며, 하부절연층(11)과 버퍼층(13)은 산화실리콘(SiO2)과 질화실리콘(SiNx) 등의 무기절연물질 또는 아크릴(Acryl)계 유기화합물, 폴리아미드, 폴리이미드 등의 유기절연물질 등이 이용된다. 본 발명의 실시예에서 버퍼층(13)은 산화실리콘과 질화실리콘 중 어느 하나로 형성되었지만, 이에 한정되지 않는다.
버퍼층(13) 상에 형성된 게이트절연층(14)은 게이트전극(미도시)과 반도체층(미도시)을 절연시키는 역할을 한다. 게이트절연층(14) 상에는 복수의 단자(21)가 형성되어 있으며, 그 중 하나의 단자(21) 형성 위치에 도전성 기판(12) 상의 절연층을 모두 제거하여 기판노출부(22)를 형성한다. 절연층을 제거할 때에는, 습식에칭, 건식에칭 및 활성이온에칭 중 어느 하나를 이용한다.
기판노출부(22)에는 증착 및 코팅 중 어느 하나의 방법을 이용하여 금속재를 적층하고, 적층된 금속재를 패터닝하여 금속핀(23´)을 형성한다. 금속핀(23´)은 단자(21)와 동일한 높이로 형성되며, 인터페이스 패널(미도시)에 형성된 더미핀(미도시)과 연결되어, 도전성 기판에 외부의 백바이어스를 인가받음으로써, 박막트랜지스터의 이동도, 문턱전압 및 누설전류 특성을 개선할 수 있다.
도 6 내지 도 7은 도 4의 Ⅱ-Ⅱ´선에 따른 제2 내지 제3 실시예를 보여주는 패드부(20)의 단면도로, 설명의 편의상, 전술한 제1 실시예와 동일한 구성요소에 대한 구체적인 설명은 생략한다. 특히, 하부절연층(11)과 도전성 기판(12) 상에 형성된 절연층 및 절연층 제거방법에 대한 구체적인 설명은 생략한다.
도 6은 도 4의 Ⅱ-Ⅱ´선에 따른 제2 실시예를 보여주는 패드부(20)의 단면도이다.
도 6을 참조하여 본 발명의 제2 실시예를 설명하면, 도전성 기판(12)의 하면에는 하부절연층(11)이 형성되어 있으며, 도전성 기판(12) 상에는 버퍼층(13), 게이트절연층(14) 및 층간절연층(15)이 형성되어 있다. 층간절연층(15) 상에는 복수의 단자(21)가 형성되어 있으며, 그 중 두 개의 단자(21) 형성 위치에 도전성 기판(12) 상의 절연층을 모두 제거하여 기판노출부(22)를 형성한다. 기판노출부(22)에는 증착 및 코팅 중 어느 하나의 방법을 이용하여 금속재를 적층하고, 적층된 금속재를 패터닝하여 단자와 동일한 높이로 금속핀(23´)을 형성하여, 인터페이스 패널(미도시)에 형성된 더미핀(미도시)과 연결되어, 도전성 기판에 외부의 백바이어스를 인가받음으로써, 박막트랜지스터의 이동도, 문턱전압 및 누설전류 특성을 개선할 수 있다.
도 7은 도 4의 Ⅱ-Ⅱ´선에 따른 제3 실시예를 보여주는 패드부(20)의 단면 도이다.
도 7을 참조하여 본 발명의 제3 실시예를 설명하면, 도전성 기판(12)의 하면에는 하부절연층(11)이 형성되어 있으며, 도전성 기판(12) 상에는 버퍼층(13), 게이트절연층(14)이 형성되어 있다. 게이트절연층(14) 상에는 복수의 단자(21´)가 형성되어 있으며, 단자(21´) 상에는 층간절연층(15)이 형성되고, 층간절연층(15) 상에 복수의 단자(21”)가 또 형성되어 있다. 게이트절연층(14) 상의 단자(21´)와 층간절연층(15) 상의 단자(21”)는 콘택홀(24)을 통해 전기적으로 연결되어 있다. 그 중 하나의 단자(21) 형성 위치에 도전성 기판(12) 상의 절연층을 모두 제거하여 기판노출부(22)를 형성한다. 기판노출부(22)에는 증착 및 코팅 중 어느 하나의 방법을 이용하여 금속재를 적층하고, 적층된 금속재를 패터닝하여 단자와 동일한 높이로 금속핀(23´)을 형성하여, 인터페이스 패널(미도시)에 형성된 더미핀(미도시)과 연결되어, 도전성 기판에 외부의 백바이어스를 인가받음으로써, 박막트랜지스터의 이동도, 문턱전압 및 누설전류 특성을 개선할 수 있다.
도 8a 및 도 8b는 본 발명에 따른 트랜지스터의 특성을 나타낸 그래프이다.
도 8a를 참조하면, X축은 도전성 기판에 인가되는 백바이어스 전압을 나타내며, Y축은 도전성 기판 상에 형성된 저온폴리실리콘 박막트랜지스터 소자의 이동도와 누설전류를 나타낸다. 이 그래프에 나타난 바와 같이, PMOS형 박막트랜지스터의 경우, 도전성 기판에 양의 백바이어스를 인가한 경우에는 박막트랜지스터 소자의 누설전류가 증가되며, 이동도가 감소되어 박막트랜지스터의 동작 특성이 약화된다. 그러나, 음의 백바이어스 전압을 인가한 경우에는 박막트랜지스터 소자의 누 설전류는 감소되고, 이동도는 증가되므로, 동작 특성이 향상된다.
예를 들면, 도전성 기판에 -10V의 백바이어스 전압을 인가하는 경우, 누설전류는 1.1×10-12 (A)이고, 이동도는 12.15cm2/Vsec이다. 반면에, 도전성 기판에 10V의 백바이어스 전압을 인가하는 경우, 누설전류는 1.35×10-12 (A)이고, 이동도는 11.95cm2/Vsec이다. 그리고, 도전성 기판에 -15V의 음의 백바이어스 전압을 인가하는 경우, 누설전류는 1.0×10-12 (A)이고, 이동도는 12.25cm2/Vsec이다.
실험 결과에 따르면, PMOS형 박막트랜지스터의 경우, 도전성 기판에 양의 백바이어스 전압을 인가하는 경우에 비해 음의 백바이어스 전압을 인가하는 경우가 누설전류 및 이동도 면에서 동작특성이 더욱 좋다. 특히, 음의 백바이어스 전압이 커질수록 동작특성이 더 향상된다.
도 8b를 참조하면, X축은 도전성 기판 상에 인가되는 백바이어스(back bias) 전압을 나타내며, Y축은 도전성 기판 상에 형성된 저온폴리실리콘 박막트랜지스터 소자의 문턱전압과 에스슬롭(s·slope)을 나타낸다. 이 그래프에 나타난 바에 따르면, PMOS형 박막트랜지스터의 경우, 도전성 기판에 양의 백바이어스를 인가한 경우에는 문턱전압이 감소되어 박막트랜지스터의 동작특성이 약화되나, 음의 전압을 인가한 경우에는 문턱전압은 증가된다. 또한, 도전성 기판에 백바이어스 전압의 절대값이 클수록 에스슬롭(s·slope)은 증가된다.
예를 들면, 도전성 기판에 -10V의 백바이어스 전압을 인가하는 경우에, 문턱 전압은 -7.0(V)이다. 반면에, 도전성 기판에 10V의 백바이어스 전압을 인가하는 경우에, 문턱전압은 -8.2(V)이다. 또한, 도전성 기판에 절대값이 5V(-5V,5V)인 백바이어스 전압이 인가되는 경우, 에스슬롭은 1.24(V/dec)이다. 반면에, 도전성 기판에 절대값이 15V(-15V,15V)인 백바이어스 전압이 인가되는 경우에, 에스슬롭은 1.30(V/dec)이다.
실험결과에 따르면, PMOS형 박막트랜지스터의 경우, 도전성 기판에 양의 백바이어스 전압을 인가하는 경우에 비해, 음의 백바이어스 전압이 인가되는 경우 문턱전압의 동작특성이 더욱 향상된다. 또한, 도전성 기판에 절대값이 작은 백바이어스 전압을 인가하는 경우에 비해, 절대값이 큰 백바이어스 전압이 인가되는 경우 에스슬롭의 동작특성이 더욱 향상된다.
전술한 실시예에서는 도전성 기판 상에 형성되는 절연막을 모두 적층한 뒤 한번에 에칭하여 기판노출부를 형성하는 실시예만 수행하였지만, 도전성 기판 상에 절연막을 적층할 때 기판노출부 형성 위치에는 마스크를 하여 절연막을 형성하지 않는 방법을 사용할 수 있음은 물론이다. 또한, 단자의 형성 위치를 다양하게 변경할 수 있으며, 기판노출부를 패드부 상에 두 영역 이상 형성하는 것도 가능하다.
그리고, PMOS형 박막트랜지스터에서 도전성 기판에 음의 백바이어스 전압을 -0.1V 내지 -20V의 범위로 인가하는 경우를 상세히 설명하였으나, NMOS형 박막트랜지스터에서 도전성 기판에 양의 백바이어스 전압을 0.1V 내지 20V의 범위로 인가하여도 그 효과는 동일하며, NMOS형 박막트랜지스터의 도전성 기판에 양의 백바이어스 전압을 인가할 수 있음은 물론이다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 도전성 기판에 백바이어스 전압을 조절하여 인가할 수 있는 시스템 제어부를 형성함으로써, 박막트랜지스터의 이동도, 누설전류 및 문턱전압 등의 변화를 방지할 수 있어, 디스플레이의 성능을 향상시킬 수 있다.

Claims (17)

  1. 적어도 하나의 박막트랜지스터가 구비된 화상표시부와 복수의 단자가 형성된 패드부를 포함하며, 상기 화상표시부와 상기 패드부 상에 다수의 절연층이 적층되어 있는 도전성 기판;
    상기 패드부 상에 형성된 상기 절연층의 적어도 일영역을 제거하여 상기 도전성 기판을 노출시키는 기판노출부;
    상기 패드부에 전기적으로 연결되어 상기 기판노출부를 통해 외부에서 상기 도전성 기판에 백바이어스 전압을 인가하는 시스템 제어부; 및
    상기 기판노출부와 상기 시스템 제어부 사이에서 금속부재로 형성되어 상기 백바이어스 전압을 상기 도전성 기판에 전달하는 시스템단자를 포함하여 이루어지고,
    상기 시스템 제어부는 상기 패드부에 형성된 단자 및 상기 시스템단자와 상호 전기적으로 접속하는 더미핀과, 외부에서 상기 도전성 기판에 제공되는 백바이어스 전압을 조절하는 컨트롤러를 포함하는 인터페이스 패널인 평판표시장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 박막트랜지스터가 PMOS형이고, 상기 도전성 기판에 음 의 백바이어스 전압을 인가하는 평판표시장치.
  5. 제1항에 있어서, 상기 박막트랜지스터가 NMOS형이고, 상기 도전성 기판에 양의 백바이어스 전압을 인가하는 평판표시장치.
  6. 제4항에 있어서, 상기 도전성 기판에 인가되는 음의 백바이어스 전압은 -0.1V 내지 -20V의 범위인 평판표시장치.
  7. 제5항에 있어서, 상기 도전성 기판에 인가되는 양의 백바이어스 전압은 0.1V 내지 20V의 범위인 평판표시장치.
  8. 제1항에 있어서, 상기 단자 및 시스템단자가 형성된 패드부와 상기 인터페이스 패널을 도전성 페이스트로 압착연결하는 평판표시장치.
  9. 제1항에 있어서, 상기 기판노출부는 상기 도전성 기판 상에 형성된 상기 절연층을 모두 제거함으로써 형성되는 평판표시장치.
  10. 제9항에 있어서, 상기 절연층은 습식에칭, 건식에칭 및 활성 이온 에칭(RIE)중 어느 하나를 이용하여 제거되는 평판표시장치.
  11. 제1항에 있어서, 상기 시스템단자는 증착 및 코팅 중 어느 하나의 방법을 이용하여 상기 기판노출부에 금속재를 적층하고, 적층된 상기 금속재를 패터닝하여 장착하는 평판표시장치.
  12. 제1항에 있어서, 상기 도전성 기판은 스테인레스 스틸, 티타늄, 몰리브덴, 철, 코발트 중 하나를 이용하는 평판표시장치.
  13. 적어도 하나의 박막트랜지스터가 구비된 화상표시부와 복수의 단자가 형성된 패드부와, 상기 화상표시부와 상기 패드부 상에 다수의 절연층이 적층되어 있는 도전성 기판과, 상기 패드부에 형성된 상기 절연층을 제거하여 상기 도전성 기판의 일영역을 노출시켜 형성된 기판노출부와, 상기 패드부와 전기적으로 접속되는 시스템 제어부 및 상기 기판노출부와 상기 시스템 제어부 사이에서 금속부재로 형성된 시스템단자를 포함하는 평판표시장치의 구동방법에 있어서,
    외부에서 상기 시스템 제어부를 통하여 상기 기판노출부와 연결된 상기 금속부재로 형성된 시스템 단자를 거쳐 상기 도전성 기판으로 백바이어스 전압을 인가하는 평판표시장치의 구동방법.
  14. 제13항에 있어서, 상기 박막트랜지스터가 PMOS형이고, 상기 도전성 기판에 음의 백바이어스 전압을 인가하는 평판표시장치의 구동방법.
  15. 제13항에 있어서, 상기 박막트랜지스터가 NMOS형이고, 상기 도전성 기판에 양의 백바이어스 전압을 인가하는 평판표시장치의 구동방법.
  16. 제14항에 있어서, 상기 도전성 기판에 인가되는 음의 백바이어스 전압은 -0.1V 내지 -20V의 범위인 평판표시장치의 구동방법.
  17. 제15항에 있어서, 상기 도전성 기판에 인가되는 양의 백바이어스 전압은 0.1V 내지 20V의 범위인 평판표시장치의 구동방법.
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