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KR100646970B1 - 평판표시장치 - Google Patents

평판표시장치 Download PDF

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KR100646970B1
KR100646970B1 KR1020050057156A KR20050057156A KR100646970B1 KR 100646970 B1 KR100646970 B1 KR 100646970B1 KR 1020050057156 A KR1020050057156 A KR 1020050057156A KR 20050057156 A KR20050057156 A KR 20050057156A KR 100646970 B1 KR100646970 B1 KR 100646970B1
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KR
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flat panel
panel display
substrate
pad
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KR1020050057156A
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정재경
구재본
신현수
모연곤
김금남
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삼성에스디아이 주식회사
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    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0251—Manufacture or treatment of multiple TFTs characterised by increasing the uniformity of device parameters

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Abstract

본 발명은 기판에 우연히 인가되는 전압과 정전기에 의해 발생할 수 있는 문턱전압의 변동을 방지할 수 있는 평판표시장치에 관한 것으로, 본 평판표시장치는 화상표시부와 복수의 단자가 형성된 패드부를 포함하며, 상기 화상표시부와 상기 패드부 상에 다수의 절연층이 적층되어 있는 도전성 기판; 상기 패드부의 일영역에 형성되어 상기 도전성 기판을 노출시키는 기판노출부; 상기 도전성 기판과 접촉되도록 상기 기판노출부에 마련되는 금속부재; 및 상기 패드부의 단자 및 상기 금속부재와 연결되는 더미핀을 구비하며 외부에서 인가되는 제어신호를 상기 도전성 기판에 제공하는 인터페이스 패널을 포함한다. 이러한 구성에 의하여, 박막트랜지스터의 문턱전압 변동을 방지하여, 평판표시장치의 휘도, 계조 및 콘트라스트의 변화를 방지할 수 있다.
금속부재, 기판노출부, 문턱전압

Description

평판표시장치 {FLAT PANEL DISPLAY DEVICE}
도 1은 종래기술에 따른 평판표시장치의 개략적인 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ´선에 따른 패드부의 단면도이다.
도 3은 박막트랜지스터에 인가되는 백바이어스 전압에 따른 전기적 특성 변화를 나타내는 그래프이다.
도 4는 본 발명에 따른 평판표시장치의 개략적인 평면도이다.
도 5는 도 4의 Ⅱ-Ⅱ´선에 따른 제1 실시예를 보여주는 패드부의 단면도이다.
도 6은 도 4의 Ⅱ-Ⅱ´선에 따른 제2 실시예를 보여주는 패드부의 단면도이다.
도 7은 도 4의 Ⅱ-Ⅱ´선에 따른 제3 실시예를 보여주는 패드부의 단면도이다.
♣ 도면의 주요 부분에 대한 부호의 설명 ♣
10 : 화상표시부 12 : 도전성 기판
20 : 패드부 21 : 단자
22 : 기판노출부 23 : 금속부재
23´: 금속핀 30 : 인터페이스 패널
31 : 더미핀
본 발명은 평판표시장치에 관한 것으로, 보다 구체적으로는 도전성 기판에 인가되는 전압과 정전기에 의해 발생할 수 있는 문턱전압의 변동을 방지할 수 있는 평판표시장치에 관한 것이다.
최근, 절연표면을 갖는 기판 상에 형성되는 반도체층을 이용하여, 박막트랜지스터를 형성하는 기술이 주목받고 있다. 박막트랜지스터는 IC나 전기광학장치와 같은 전자 디바이스에 널리 응용되고 있다. 이러한 박막트랜지스터를 형성하기 위해, 기판으로 유리 또는 석영 등이 사용되고 있지만, 이들은 깨지기 쉽고, 상대적으로 두껍고, 무거운 단점이 있다. 특히 모바일 디스플레이 시장에서 가볍고 얇으며, 깨지지 않는 디스플레이에 대한 요구는 매우 높은 상태이다.
종래의 유리기판을 사용함으로써 발생하는 이러한 문제점을 해소하기 위해, 상대적으로 두께가 얇고, 깨지지 않는 재료인 플라스틱이나 도전성 기판 상에 박막트랜지스터를 형성하는 것이 제안되고 있으며, 이를 이용한 평판표시장치의 스위칭소자나 드라이버회로로서 개발이 행해지고 있다.
이하에서는 도면을 참조하여 종래의 평판표시장치(1´)를 설명한다.
도 1은 종래기술에 따른 평판표시장치(1´)의 개략적인 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ´선에 따른 패드부(50)의 단면도이다. 도 1 및 도 2를 참조하면, 평 판표시장치(1´)는 화상표시부(40)와 패드부(50)가 형성된 도전성 기판(42)과 인터페이스 패널(60)을 포함한다.
도전성 기판(42)의 화상표시부(40)에는 복수의 박막트랜지스터(미도시)가 형성되어 있다. 패드부(50)에는 도전성 기판(42) 상에 형성된 버퍼층(43), 버퍼층(43) 상에 형성된 게이트절연층(44), 게이트절연층(44) 상에 형성된 복수의 단자(51) 및 도전성 기판(42) 하부에 형성된 하부절연층(41)을 포함한다. 인터페이스 패널(60)에는 FPCB(Flexible printer circuit board) 및 IC(Integrated circuit)를 이용할 수 있으며, 패드부(50)에 형성된 단자(51)와 대응하는 위치에 형성된 단자(51)와 전기적으로 연결되는 다수의 더미핀(61)이 형성된다.
일반적으로, 박막트랜지스터가 형성된 도전성 기판의 특성 중 하나는 백바이어스 전압이 인가됨에 따라 박막트랜지스터의 문턱전압이 변화(shift)한다는 것이다.
도 3은 도전성 기판 상에 형성된 박막트랜지스터에 인가되는 백바이어스 전압에 따른 드레인 전류의 변화량을 나타내는 그래프로서, 이하에서는 박막트랜지스터의 전기적 특성의 변화를 도 3을 참조하여 설명한다.
도 3을 참조하면, 도 3의 X축은 박막트랜지스터에 인가되는 백바이어스 전압을 나타내며, Y축은 드레인 전류를 나타낸다. 도 3의 그래프에 나타난 바에 따르면, 도전성 기판에 인가되는 백바이어스 전압이 커질수록 문턱전압의 이동량이 증가된다는 것을 알 수 있다. 결과적으로, 전술한 구조의 박막트랜지스터에 백바이어스 전압을 조절함에 따라 문턱전압을 회로적으로 튜닝(tuning)할 수도 있다.
그러나, 도전성 기판 상에 박막트랜지스터가 형성된 구조에 있어서, 도전성 기판에 의도하지 않은 전압이 인가되거나 또는 정전기 등으로 인해 예상치 못한 전하가 도전성 기판에 쌓이게 될 때, 초기 설계시에 제안된 박막트랜지스터의 문턱전압이 기준 설계치와 다르게 변화하기 때문에, 회로적인 튜닝이 용이하지 않다는 문제점을 갖고 있다.
이와 같이, 박막트랜지스터 기판의 문턱전압이 기준 설계치와 다르게 변화하는 경우에는, 박막트랜지스터를 이용한 디스플레이 상에 표시되는 각 색상을 X, Y값으로 표시한 휘도, 계조(gray scale) 및 콘트라스트(contrast) 등이 변화할 수 있다는 문제점을 갖는다.
따라서, 본 발명은 전술한 종래의 문제점들을 해결하기 위해 고안된 발명으로, 박막트랜지스터가 형성된 기판에 의도하지 않은 전압이 인가되거나, 또는 정전기 등에 의해 발생할 수 있는 문턱전압의 변동을 방지할 수 있는 평판표시장치를 제공하는데 목적이 있다.
상술한 목적을 달성하기 위하여, 본 발명에 따른 평판표시장치는 화상표시부와 복수의 단자가 형성된 패드부를 포함하며, 상기 화상표시부와 상기 패드부 상에 다수의 절연층이 적층되어 있는 도전성 기판과, 상기 패드부의 적어도 일영역에 형성되어 상기 도전성 기판을 노출시키는 기판노출부와, 상기 도전성 기판과 접촉되도록 상기 기판노출부에 마련되는 금속부재 및 상기 패드부의 단자 및 상기 금속부 재와 연결되는 더미핀을 구비하며 외부에서 인가되는 제어신호를 상기 도전성 기판에 제공하는 인터페이스 패널을 포함한다.
바람직하게, 상기 금속부재는 상기 인터페이스 패널에 형성된 더미핀을 연결되어 상기 도전성 기판을 접지시키는 역할을 하며, 상기 금속부재는 상기 패드부 상에 형성된 상기 단자와 동일한 높이로 형성되는 금속핀 형상이다. 또한, 상기 금속부재는 증착 및 코팅 중 어느 하나의 방법을 이용하여 금속재를 적층하고, 적층된 금속재를 패터닝하여 장착한다. 상기 패드부와 상기 인터페이스 패널은 도전성 페이스트로 압착연결하며, 상기 기판노출부는 상기 도전성 기판 상에 형성된 상기 절연층을 모두 제거함으로써 형성된다. 상기 절연층을 제거할 때에는, 습식에칭, 건식에칭, 및 활성 이온 에칭(RIE)중 어느 하나를 이용한다. 또한, 상기 도전성 기판은 스테인레스 스틸, 티타늄, 몰리브덴, 철, 코발트 중 하나를 이용하며, 상기 도전성 기판 하면에 형성되는 하부절연층을 더 포함한다.
이하에서는 본 발명의 실시예를 도시한 도면들을 참조하여 본 발명의 실시예에 따른 평판표시장치를 구체적으로 설명한다.
도 4는 본 발명에 따른 평판표시장치(1)의 개략적인 평면도이다.
도 4를 참조하면, 평판표시장치(1)는 화상표시부(10)와, 복수의 단자(21)가 형성된 패드부(20)를 포함하며, 화상표시부(10)와 패드부(20) 상에 다수의 절연층이 적층되어 있는 도전성 기판(12)과, 패드부(20)의 적어도 일영역에 형성되어 도전성 기판(12)을 노출시키는 기판노출부(22)와, 도전성 기판(12)과 접촉되도록 기판노출부(22)에 마련되는 금속부재(23) 및 패드부(20)의 단자(21) 및 금속부재(23) 와 연결되는 더미핀(31)을 구비하며 외부에서 인가되는 제어신호를 도전성 기판(12)에 제공하는 인터페이스 패널(30)을 포함한다.
금속부재(23)는 인터페이스 패널(30)에 형성된 더미핀(31)과 연결되어 도전성 기판(12)을 접지시키는 역할을 하며, 패드부(20) 상에 형성된 단자(21)와 동일한 높이로 형성되는 금속핀(23´)의 형태로 형성된다. 금속부재를 장착할 때에는, 증착 및 코팅 중 어느 하나의 방법을 이용하여 금속재를 적층하고, 적층된 금속재를 패터닝하여 형성한다.
그리고, 기판노출부(22)는 도전성 기판(12) 상에 형성된 절연층을 모두 제거함으로써 형성된다. 기판노출부(22)를 형성하기 위해 다수의 절연층을 제거할 때에는, 습식에칭, 건식에칭 및 활성이온에칭(RIE:Reactive ion etching) 중 어느 하나를 이용하여 제거한다.
또한, 도전성 기판(12)으로는 스테인레스 스틸(SUS: stainless use steel), Ti(티타늄), Mo(몰리브덴), Fe(철), Co(코발트) 등을 이용할 수 있으며, 이에 한정되지 않는다.
패드부(20)와 인터페이스 패널(30)은 도전성 페이스트로 압착연결하는데, 도전성 페이스트는 이방성 도전수지(anisotropic conductive film)이며, 이방성 도전수지를 사용하여 가압이나 가열에 의해 인터페이스 패널(30)을 연결할 때에는 도전성 기판(12)의 플랙시블성이나 가열에 의한 연화로 인해 크랙이 생기지 않도록 주의한다.
도 5는 도 4의 Ⅱ-Ⅱ´선에 따른 제1 실시예를 보여주는 패드부(20)의 측단 면도이다.
도 5를 참조하여 본 발명의 제1 실시예를 설명하면, 도전성 기판(12)의 하면에는 하부절연층(11)이 형성되어 있는데, 하부절연층(11)은 공정 중 도전성 기판(12)에 인가되는 스트레스를 줄이는 역할을 한다.
도전성 기판(12) 상에는 외부의 열 등으로 인해 도전성 기판(12)이 손상되는 것을 방지하기 위하여 버퍼층(13)이 형성되어 있으며, 하부절연층(11)과 버퍼층(13)은 산화실리콘(SiO2)과 질화실리콘(SiNx) 등의 무기절연물질 또는 아크릴(Acryl)계 유기화합물, 폴리아미드, 폴리이미드 등의 유기절연물질 등이 이용된다. 본 발명의 실시예에서 버퍼층(13)은 산화실리콘과 질화실리콘 중 어느 하나로 형성되었지만, 이에 한정되지 않는다.
버퍼층(13) 상에 형성된 게이트절연층(14)은 게이트전극(미도시)과 반도체층(미도시)을 절연시키는 역할을 한다. 게이트절연층(14) 상에는 복수의 단자(21)가 형성되어 있으며, 그 중 하나의 단자(21) 형성 위치에 도전성 기판(12) 상의 절연층을 모두 제거하여 기판노출부(22)를 형성한다. 절연층을 제거할 때에는, 습식에칭, 건식에칭 및 활성이온에칭 중 어느 하나를 이용한다.
기판노출부(22)에는 증착 및 코팅 중 어느 하나의 방법을 이용하여 금속재를 적층하고, 적층된 금속재를 패터닝하여 금속핀(23´)을 형성한다. 금속핀(23´)은 단자(21)와 동일한 높이로 형성되며, 인터페이스 패널(미도시)에 형성된 더미핀(미도시)과 연결되어 외부에서 인가되는 제어신호를 통해 도전성 기판(12)을 접지시킴 으로써, 도전성 기판(12)에 우연히 인가되는 전압과 정전기에 의해 발생할 수 있는 문턱전압의 변동을 방지하는 역할을 한다.
도 6 내지 도 7은 도 4의 Ⅱ-Ⅱ´선에 따른 제2 내지 제3 실시예를 보여주는 패드부의 측단면도로, 설명의 편의상, 전술한 제1 실시예와 동일한 구성요소에 대한 구체적인 설명은 생략한다. 특히, 하부절연층(11)과 도전성 기판(12) 상에 형성된 절연층 및 절연층 제거방법에 대한 구체적인 설명은 생략한다.
도 6은 도 4의 Ⅱ-Ⅱ´선에 따른 제2 실시예를 보여주는 패드부(20)의 측단면도이다.
도 6을 참조하여 본 발명의 제2 실시예를 설명하면, 도전성 기판(12)의 하면에는 하부절연층(11)이 형성되어 있으며, 도전성 기판(12) 상에는 버퍼층(13), 게이트절연층(14) 및 층간절연층(15)이 형성되어 있다. 층간절연층(15) 상에는 복수의 단자(21)가 형성되어 있으며, 그 중 두 개의 단자(21) 형성 위치에 도전성 기판(12) 상의 절연층을 모두 제거하여 기판노출부(22)를 형성한다. 기판노출부(22)에는 증착 및 코팅 중 어느 하나의 방법을 이용하여 금속재를 적층하고, 적층된 금속재를 패터닝하여 단자와 동일한 높이로 금속핀(23´)을 형성하여, 외부에서 인가되는 제어신호를 통해 도전성 기판(12)을 접지시킴으로써, 도전성 기판(12)에 우연히 인가되는 전압과 정전기에 의해 발생할 수 있는 문턱전압의 변동을 방지하는 역할을 한다.
도 7은 도 4의 Ⅱ-Ⅱ´선에 따른 제3 실시예를 보여주는 패드부(20)의 측단면도이다.
도 7을 참조하여 본 발명의 제3 실시예를 설명하면, 도전성 기판(12)의 하면에는 하부절연층(11)이 형성되어 있으며, 도전성 기판(12) 상에는 버퍼층(13), 게이트절연층(14)이 형성되어 있다. 게이트절연층(14) 상에는 복수의 단자(21)가 형성되어 있으며, 단자(21´) 상에는 층간절연층(15)이 형성되고, 층간절연층(15) 상에 복수의 단자(21”)가 또 형성되어 있다. 게이트절연층(14) 상의 단자(21´)와 층간절연층(15) 상의 단자(21”)는 콘택홀(24)을 통해 전기적으로 연결되어 있다. 그 중 하나의 단자(21) 형성 위치에 도전성 기판(12) 상의 절연층을 모두 제거하여 기판노출부(22)를 형성하고, 기판노출부(22)와 일단부가 접촉되도록 형성된 금속핀(23´)을 외부시스템 제어부(미도시)와 연결하여, 외부에서 인가되는 제어신호를 통해 도전성 기판(12)을 접지시킴으로써, 도전성 기판(12)에 우연히 인가되는 전압과 정전기에 의해 발생할 수 있는 문턱전압의 변동을 방지하는 역할을 한다.
전술한 실시예에서는 도전성 기판 상에 형성되는 절연막을 모두 적층한 뒤 한번에 에칭하여 기판노출부를 형성하는 실시예만 수행하였지만, 도전성 기판 상에 절연막을 적층할 때 기판노출부 형성 위치에는 마스크를 하여 절연막을 형성하지 않는 방법을 사용할 수 있음은 물론이다. 또한, 단자의 형성 위치를 다양하게 변경할 수 있으며, 기판노출부를 패드부 상에 두 영역 이상 형성하는 것도 가능하다. 그리고, 본 발명의 실시예에서는 금속부재의 형태를 금속핀의 형상으로 하였으나, 다른 형태로도 형성 가능하다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해 야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 절연표면을 갖는 도전성 기판 일단부에 형성되어 있는 패드부에 기판노출부를 형성하고, 금속핀을 도전성 기판과 접촉되도록 제공시켜 도전성 기판을 접지함으로써, 박막트랜지스터가 형성된 기판에 의도하지 않은 전압이 인가되거나, 또는 정전기 등에 의해 발생할 수 있는 문턱전압의 변동을 방지하여, 휘도, 계조 및 콘트라스트의 변화를 방지할 수 있다.

Claims (9)

  1. 화상표시부와 복수의 단자가 형성된 패드부를 포함하며, 상기 화상표시부와 상기 패드부 상에 다수의 절연층이 적층되어 있는 도전성 기판;
    상기 패드부의 적어도 일영역에 형성되어 상기 도전성 기판을 노출시키는 기판노출부;
    상기 도전성 기판과 접촉되도록 상기 기판노출부에 마련되는 금속부재; 및
    상기 패드부의 단자 및 상기 금속부재와 연결되는 더미핀을 구비하며 외부에서 인가되는 제어신호를 상기 도전성 기판에 제공하는 인터페이스 패널;
    을 포함하는 평판표시장치.
  2. 제1항에 있어서, 상기 금속부재는 상기 인터페이스 패널에 형성된 더미핀과 연결되어 상기 도전성 기판을 접지시키는 평판표시장치.
  3. 제2항에 있어서, 상기 금속부재는 상기 패드부 상에 형성된 상기 단자와 동일한 높이로 형성되는 금속핀인 평판표시장치.
  4. 제1항에 있어서, 상기 금속부재는 증착 및 코팅 중 어느 하나의 방법을 이용하여 금속재를 적층하고, 적층된 금속재를 패터닝하여 장착하는 평판표시장치.
  5. 제1항에 있어서, 상기 기판노출부는 상기 도전성 기판 상에 형성된 상기 절연층을 모두 제거함으로써 형성되는 평판표시장치.
  6. 제5항에 있어서, 상기 절연층은 습식에칭, 건식에칭 및 활성 이온 에칭(RIE)중 어느 하나를 이용하여 제거되는 평판표시장치.
  7. 제2항에 있어서, 상기 패드부와 상기 인터페이스 패널을 도전성 페이스트로 압착연결하는 평판표시장치.
  8. 제1항에 있어서, 상기 도전성 기판은 스테인레스 스틸, 티타늄, 몰리브덴, 철, 코발트 중 하나를 이용하는 평판표시장치.
  9. 제1항에 있어서, 상기 도전성 기판 하면에 형성되는 하부절연층을 더 포함하는 평판표시장치.
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