KR100827028B1

KR100827028B1 - 쵸크랄스키법을 이용한 반도체 단결정 제조 방법, 및 이방법에 의해 제조된 반도체 단결정 잉곳 및 웨이퍼

Info

Publication number: KR100827028B1
Application number: KR1020060100912A
Authority: KR
Inventors: 홍영호; 이상준; 정성오; 이홍우
Original assignee: 주식회사 실트론
Priority date: 2006-10-17
Filing date: 2006-10-17
Publication date: 2008-05-02
Anticipated expiration: 2026-10-17
Also published as: CN101225541A; JP5269384B2; CN101225541B; DE102007049778A1; TW200829731A; US20080107582A1; JP2008100904A; KR20080034665A; SG142262A1

Abstract

본 발명은 쵸크랄스키(Czochralski)법을 이용한 반도체 단결정 제조 방법, 및 이 방법을 이용하여 제조된 반도체 단결정 잉곳 및 웨이퍼를 개시한다. 본 발명에 따른 반도체 단결정 제조 방법은, 도가니에 수용된 반도체 원료 물질과 도판트 물질의 융액(Melt)에 종자결정을 담근 후 종자결정을 회전시키면서 상부로 서서히 인상시켜 반도체 단결정을 성장시키는 쵸크랄스키법을 이용한 반도체 단결정 제조 방법으로서, 자기장의 수직성분이 0인 ZGP(Zero Gauss Plane)를 기준으로 상부와 하부의 자기장 세기가 다른 커스프 타입의 비대칭 자기장을 도가니에 인가하여 결정의 길이 방향을 따라 이론적으로 계산된 비저항 프로파일을 결정의 길이 방향을 따라 확장시키는 것을 특징으로 한다.

본 발명에 따르면, 고액 계면 근처의 확산경계층 두께가 증가되어 도판트의 유효편석계수가 증가되며, 그 결과 결정의 길이 방향에 따른 비저항 프로파일이 확대되어 단결정의 프라임 길이가 증가됨으로써 종래에 비해 생산성을 향상시킬 수 있다.

쵸크랄스키, 유효편석계수, 비대칭 자기장, 비저항 프로파일

Description

쵸크랄스키법을 이용한 반도체 단결정 제조 방법, 및 이 방법에 의해 제조된 반도체 단결정 잉곳 및 웨이퍼{Method of manufacturing semiconductor single crystal by Czochralski technology, and Single crystal ingot and Wafer using the same}

본 명세서에 첨부되는 다음의 도면은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술하는 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니 된다.

도 1은 본 발명의 바람직한 실시예에 따른 실리콘 단결정 제조 방법의 실시를 위해 사용되는 반도체 단결정 제조 장치의 개략적인 구성도이다.

도 2는 실리콘 단결정 성장시 석영 도가니에 커스프 타입의 비대칭 자기장을 인가할 경우, 실리콘 융액과 석영 도가니 주변의 자기장 분포와 ZGP(Zero Gauss Plane)에 대한 시뮬레이션 결과를 나타낸 도면이다.

도 3은 자기장을 인가하지 않은 상태로 제조된 8인치 실리콘 단결정(비교예1)의 결정 방향에 따른 이론적인 비저항(◆)과 실제 측정된 비저항(■)을 각각 나타낸 그래프이다.

도 4는 커스프 타입의 대칭 자기장(R=1)을 인가하여 제조된 8인치 실리콘 단 결정(비교예 2)의 결정 방향에 따른 이론적인 비저항(◆)과 실제 측정된 비저항(■)을 나타낸 그래프이다.

도 5는 도 2에 도시된 실시예 1에 따라 R값이 2.36인 비대칭 자기장(R=2.36)을 인가하여 제조된 실리콘 단결정의 결정 방향에 따른 이론적인 비저항(◆)과 실제 측정된 비저항(■)을 나타낸 그래프이다.

도 6은 도 2에 도시된 실시예 2에 따라 R값이 1.36인 비대칭 자기장을 인가하여 제조된 8인치 실리콘 단결정(실시예 2)의 결정 방향에 따른 이론적인 비저항(◆)과 실제 측정된 비저항(■)을 나타낸 그래프이다.

도 7은 도 2에 도시된 실시예 1 및 2 각각에 대한 실리콘 융액의 온도 분포를 시뮬레이션하여 나타낸 그래프이다.

도 8은 도 2에 도시된 실시예 1 및 2 각각에 대한 실리콘 융액의 대류 속도 분포를 시뮬레이션하여 나타낸 그래프이다.

<주요 도면부호>

SM 실리콘 융액

10 도가니

20 도가니 하우징

30 도가니 회전수단

40 가열수단

50 단열수단

60 단결정 인상수단

70 열실드 수단

본 발명은 반도체 단결정 제조 방법에 대한 것으로서, 보다 상세하게는 쵸크랄스키(Czochralski: CZ라 약칭함)법에 의한 단결정 성장시 단결정 길이별 비저항 프로파일을 확장시킬 수 있는 반도체 단결정 제조 방법, 이 방법에 의해 제조된 단결정 잉곳 및 이 잉곳으로부터 제조된 웨이퍼에 대한 것이다.

일반적으로, 반도체 등의 전자부품을 생산하기 위한 소재로 사용되는 실리콘 단결정은 CZ법에 의해 제조된다. CZ법은 다결정 실리콘을 석영 도가니에 투입하여 1400℃ 이상에서 용융시킨 후 종자결정을 용융된 실리콘 융액(melt)에 담갔다가 천천히 끌어당기면서 결정을 성장시키는 방법이다. 이에 대한 상세한 설명은 S.wolf와 R.N. Tauber씨의 논문 ‘Silicon Processing for the VLSI Era', volume 1, Lattice Press (1986), Sunset Beach, CA에 잘 기재되어 있다.

CZ법에 의해 실리콘 단결정을 성장시킬 때에는 고객이 요구한 반도체의 전기적 특성 조건에 따라 B, Al, Ga, P, As, Sb 등의 III족 또는 V족 원소를 도판트(Dopant)로 첨가시킨다. 첨가된 도판트는 실리콘 단결정이 성장될 때 결정 내에 고르게 첨가된다. 이 때 결정 내에 도입되는 도판트의 농도는 너무 높지 않아야 한다. 어느 정도 이상의 농도에서는 도판트와 실리콘이 고용체(solid solution)를 형성하지 않고 도판트가 침전상으로 석출되는 문제가 발생되기 때문이다.

일반적으로, 실리콘 융액 내에 고르게 분포되어 있는 도판트들은 고체상과 용융상에서 서로 다른 평형농도를 가진다. 따라서 용융상의 도판트 농도와 성장 중에 있는 결정 내의 도판트 농도의 비를 유효편석계수(Effective segregation coefficient)라고 정의하며, 원소의 종류에 따라 각 도판트는 고유의 유효편석계수를 가지고 있다. 이론적으로 볼 때 유효편석계수가 1이면 실리콘 융액 내의 도판트 농도와 실리콘 단결정 내의 도판트 농도는 동일하다. 그런데 실리콘 단결정 성장시 사용되는 도판트들(B, P)은 유효편석계수가 1보다 작은 값을 가지며, 유효편석계수가 1보다 작게 되면 실리콘 융액 내의 도판트 농도가 실리콘 단결정 내의 도판트 농도보다 높게 된다. 이러한 이유로 실리콘 단결정의 윗 부분보다 아래 부분의 도판트 농도가 높게 나타나는 경향이 있다. 실리콘 단결정의 비저항 특성은 단결정 내에 도입되는 도판트 농도에 의해 영향을 받는데, 유효편석계수가 1보다 작은 도판트를 사용하면 실리콘 단결정은 결정의 길이 방향에 따라 비저항 특성이 변하게 된다. 예를 들어 실리콘 단결정 성장시 보론을 도판트로 사용하면 결정의 길이 방향을 따라 비저항이 점차 감소하는 경향을 보인다.

한편 CZ법에 의해 성장된 반도체 단결정은 고객이 요구하는 결함 농도 조건과 산소 농도 조건뿐만 아니라 비저항 조건까지 충족되는 결정 영역에 대해서만 제품화가 가능하다. 여기서, 고객의 요구 조건을 모두 충족하는 반도체 단결정의 길이를 프라임(prime) 길이라고 말한다. 유효편석계수가 1보다 작은 도판트를 사용하여 실리콘 단결정을 성장시키면 단결정의 길이 방향에서 볼 때 비저항은 서서히 감소하게 되는데, 일정 기준 이상의 비저항을 갖는 결정 영역 중 결함 농도 조건과 산소 농도 조건 등 고객 스펙을 만족하는 결정 영역의 길이가 바로 프라임 길이가 된다.

그런데 결함 농도와 산소 농도를 제어하는 기술은 지금까지 상당한 기술적 진보가 있었던데 반해, 도판트의 유효편석계수를 제어함으로써 반도체 단결정의 길이 방향에서 비저항 프로파일을 제어하는 기술은 아직 초보단계에 머물러 있다. 3인치 이하의 결정 성장 실험을 통해 도판트의 유효편석계수에 대한 이론식이 정립되어 있지만, 단결정 성장시 유효편석계수의 제어 방법론을 제시하여 결정의 비저항 프로파일을 제어하는 기술에 대해서는 아직 그 선례를 찾아볼 수 없는 실정이다. 따라서 CZ법에 의해 성장된 단결정의 프라임 길이는 주로 도판트의 유효편석계수에 의해 결정되는 비저항 프로파일에 의해 지배적인 영향을 받는다. 기타 고객의 요구 사항은 현재의 단결정 성장 기술에 의해 용이한 제어가 가능하기 때문이다.

예를 들어 보론의 경우 유효편석 계수는 0.73 내지 0.75 범위 내의 값을 가지며, 이러한 고유의 수치범위에 따라 단결정의 길이 방향으로 고유한 비저항 프로파일이 결정되고, 비저항 프로파일에 따라 제품화가 가능한 프라임 길이가 결정되는 것이다. 따라서 도판트의 유효편석계수는 CZ법을 이용한 반도체 단결정 성장시 단위 Kg당 생산성을 결정하는 중요한 인자로 작용한다. 따라서 도판트의 유효편석계수 제어를 통해 결정의 길이방향에 따른 비저항의 프로파일을 확장시키면 그 만큼 프라임 길이를 증가시킬 수 있다. 여기서 비저항 프로파일이 확장된다는 것은 결정의 길이 방향을 따라 동일한 지점에서 유효편석계수의 제어 전과 제어 후에 비저항을 측정하여 보았을 때 비저항이 일정한 비율로 증가되는 것을 말한다.

종래에 CZ법을 이용한 반도체 단결정 성장시 비저항 프로파일을 확장시키기 위해 사용된 방법에는 질소(N) 또는 탄소(C)를 불순물로 첨가하거나, 산소 또는 질소 가스 분위기에서 단결정 성장된 반도체 잉곳을 고온 열처리 하는 방법이 있다. 다른 방법으로는 유효편석계수를 제어하기 위하여 기본적으로 첨가하는 도판트 이외에 제3원소(예컨대, Ba, P, Ge, Al)를 도판트로 추가 첨가하는 동시-도핑법(Co-doping)이 있다.

그러나 이러한 종래의 방법들은 고저항 웨이퍼 또는 저저항 웨이퍼와 같은 극히 제한된 용도의 웨이퍼를 제조하기 위한 목적으로만 사용될 수 있다는 한계가 있다. 또한 동시-도핑법의 경우는, 반도체 제조시 요구되는 물성 이외의 특성이 나타나거나 무결함 잉곳과 같은 고품질의 잉곳 제조 시 적용하는데 한계가 있다.

반도체 단결정을 제조하는 제조사는 결정의 품질 자체를 향상시키는 것도 중요하지만 생산성을 증대시키기 위해서는 결정의 길이 방향에 따른 비저항 프로파일을 확장하여 프라임 길이를 증대시키는 것이 매우 중요하다. 하지만 상술한 바와 같이 유효편석계수의 제어, 다시 말해 비저항 프로파일의 제어가 어려운 이상, 프라임 길이는 결정 품질의 향상과는 무관하게 고정될 수밖에 없어 지금까지는 제품의 생산성 확대에 기본적인 한계가 있었다.

본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 창안된 것으로서, CZ법을 이용하여 중소구경뿐만 아니라 200mm 이상의 대구경 반도체 단결정을 제조하는데 있어서 동시-도핑법과 같이 제3원소를 도판트로 첨가하지 않고도 유효편석 계수의 제어를 통해 결정 길이 방향에 따른 전기 비저항의 프로파일을 확장할 수 있는 반도체 단결정 제조 방법, 이 방법에 의해 제조된 반도체 단결정 잉곳 및 이 잉곳으로부터 제조된 웨이퍼를 제공하는데 그 목적이 있다.

본 발명이 이루고자 하는 다른 목적은, 유효편석계수 제어의 어려움으로 인해 동일한 원료의 차지(charge)를 기준으로 제품화할 수 있는 단결정의 프라임 길이가 고정되었던 종래와 달리 결함 영역의 구분과 상관없이 넓은 범위의 단결정 제품에 있어서 고품질을 유지하고 프라임 길이를 확장하여 생산성을 증대시킬 수 있는 반도체 단결정 제조 방법, 이 방법에 의해 제조된 반도체 단결정 잉곳 및 이 잉곳으로부터 제조된 웨이퍼를 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 반도체 단결정 제조 방법은, 도가니에 수용된 반도체 원료 물질과 도판트 물질의 융액에 종자결정을 담근 후 종자결정을 회전시키면서 상부로 서서히 인상시켜 반도체 단결정을 성장시키는 쵸크랄스키법을 이용한 반도체 단결정 제조 방법으로서, 자기장의 수직성분이 0인 ZGP(Zero Gauss Plane)를 기준으로 상부와 하부의 자기장 세기가 다른 커스프(Cusp) 타입의 비대칭 자기장을 도가니에 인가하여 결정의 길이 방향을 따라 이론적으로 계산된 비저항 프로파일을 결정의 길이 방향을 따라 확장시키는 것을 특징으로 한다.

본 발명에 있어서, 상기 이론 비저항은 하기 수학식에 의해 계산된다.

여기서,

는 이론 비저항,

는 씨드의 비저항,

는 고화율(Solidification Ratio),

는 도판트의 유효편석계수이다. 그리고 고화율

는 도가니에 투입된 원료의 질량으로부터 씨드의 질량을 감산한 질량과 고화율

의 계산 시점까지 성장된 잉곳의 질량 비율이다.

바람직하게, 단결정 성장이 진행될 때 고액 계면과 고액 계면으로부터 50mm 이격된 지점 사이의 온도차는 50K 미만이다. 그리고, 단결정 성장이 진행될 때 고액 계면과 고액 계면으로부터 50mm 이격된 지점 사이의 대류 속도비는 30 미만이다.

바람직하게, 성장된 반도체 단결정의 길이 방향을 따라 0 ~ 1/2L(L=성장된 단결정 몸체(body)의 길이: 이하 동일함) 구간에서 측정된 비저항 값은 이론적으로 계산된 비저항 값보다 0~15% 증가한다.

바람직하게, 성장된 반도체 단결정의 길이 방향을 따라 1/2 ~ L 구간에서 측정된 비저항 값은 이론적으로 계산된 비저항 값보다 0~40% 증가한다.

본 발명의 일 측면에 따르면, 상기 비대칭 자기장은 ZGP를 기준으로 하부의 자기장 세기가 상부의 자기장 세기보다 큰 자기장이다. 이러한 경우, 상기 ZGP는 상부가 볼록한 포물선 형태를 갖는다. 바람직하게, 상기 포물선 상부 정점은 반도체 융액의 상부에 위치한다.

본 발명의 다른 측면에 따르면, 상기 비대칭 자기장은 ZGP를 기준으로 상부 의 자기장 세기가 하부의 자기장 세기보다 큰 자기장이다. 이러한 경우, 상기 ZGP는 하부가 볼록한 포물선 형태를 갖는다. 바람직하게, 상기 포물선 하부 정점은 반도체 융액 내에 위치한다.

본 발명에 있어서, 상기 반도체 단결정은 Si, Ge, GaAs, InP, LN(LiNbO₃), LT(LiTaO₃), YAG(yttrium aluminum garnet), LBO(LiB₃O₅) 또는 CLBO(CsLiB₆O₁₀) 단결정이다.

본 발명에 따르면, CZ법을 이용한 반도체 단결정의 성장시 비대칭 자기장을 인가함으로써 반도체 융액의 대류 속도와 온도 분포를 제어하여 반도체 융액의 비정상적 유동을 억제할 수 있다. 이에 따라, 고액 계면 근처의 확산경계층 두께가 증가되어 도판트의 유효편석계수가 증가되며, 그 결과 결정의 길이 방향에 따른 비저항 프로파일이 확대되어 단결정의 프라임 길이가 증가됨으로써 종래에 비해 생산성을 향상시킬 수 있다.

이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니 므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

한편 이하에서 설명되는 본 발명의 실시예는 CZ법을 이용한 실리콘 반도체 단결정의 성장을 예로 들어 설명하지만, 본 발명의 기술적 사상이 실리콘 반도체의 단결정 성장에만 한정되는 것으로 해석되어서는 안된다. 따라서 본 발명에 따른 기술적 사상은 Si, Ge 등의 모든 단원소의 단결정 성장과, GaAs, InP, LN(LiNbO₃), LT(LiTaO₃), YAG(yttrium aluminum garnet), LBO(LiB₃O₅) 및 CLBO(CsLiB₆O₁₀)를 포함하는 모든 화합물 반도체 단결정의 성장에 적용될 수 있음을 미리 밝혀둔다.

도 1을 참조하면, 상기 반도체 단결정 제조 장치는, 다결정 실리콘과 도판트가 고온으로 용융된 실리콘 융액(SM)이 수용되는 석영 도가니(10); 상기 석영 도가니(10)의 외주면을 감싸며, 석영 도가니(10)의 외주면을 일정한 형태로 지지하는 도가니 하우징(20); 상기 도가니 하우징(20) 하단에 설치되어 하우징(20)과 함께 석영 도가니(10)를 회전시키는 도가니 회전수단(30); 상기 도가니 하우징(20)의 측벽으로부터 소정 거리 이격되어 석영 도가니(10)를 가열하는 가열수단(40); 상기 가열수단(40)의 외곽에 설치되어 가열수단(40)으로부터 발생되는 열이 외부로 유출되는 것을 방지하는 단열수단(50); 종자결정을 이용하여 상기 석영 도가니(10)에 수용된 실리콘 융액(SM)으로부터 단결정(C)을 인상하는 단결정 인상수단(60); 및 단결정 인상수단(60)에 의해 인상되는 단결정(C)의 외주면으로부터 소정 거리 이격되어 단결정(C)으로부터 방출되는 열을 반사하는 열실드 수단(70);을 포함한다. 이러한 구성 요소들은 본 발명이 속한 기술 분야에서 잘 알려진 CZ법을 이용한 반도체 단결정 제조 장치의 통상적인 구성요소이므로 각 구성 요소에 대한 상세한 설명은 생략하기로 한다.

본 발명에서 사용하는 반도체 단결정 제조 장치는 상술한 구성요소에 더하여 석영 도가니(10)에 자기장을 인가하는 자기장 인가수단(80a, 80b: 이하, 80으로 통칭함)을 더 포함한다. 바람직하게, 상기 자기장 인가수단(80)은 석영 도가니(10) 내에 수용된 고온의 반도체 융액(SM)에 비대칭 자기장(G_upper, G_lower: 이하, G라고 통칭함)을 인가한다.

바람직하게, 상기 비대칭 자기장(G)은 자기장의 수직성분이 0이 되는 ZGP(Zero Gauss Plane: 90)를 기준으로 상부의 자기장(G_upper) 세기보다 하부의 자기장(G_lower) 세기가 더 큰 자기장이다. 즉 R = G_lower/G_upper 가 1보다 큰 자기장이다. 이러한 비대칭 자기장 조건에서, 상기 ZGP(90)는 대략 상부 측으로 볼록한 포물선 형태를 갖는다. 그리고 ZGP를 중심으로 상부와 하부에 형성되는 자기장의 분포는 비대칭을 이룬다.

대안적으로, 비대칭 자기장(G)은 하부의 자기장(G_lower) 세기보다 상부의 자기장(G_upper) 세기가 더 큰 자기장일 수도 있다. 즉 비대칭 자기장(G)은 R = G_lower/G_upper 가 1보다 작은 자기장일 수 있다. 이러한 비대칭 자기장 조건에서는, 도면으로 도시하지 않았지만, 상기 ZGP(90)는 대략 하부 측으로 볼록한 포물선 형태를 갖는다.

바람직하게, 상기 자기장 인가수단(80)은 커스프(Cusp) 타입의 비대칭 자기장(G)을 석영 도가니(10)에 인가한다. 이러한 경우, 상기 자기장 인가수단(80)은 단열수단(50)의 외주면과 소정 거리 이격되어 설치된 환형의 상부 코일(80a) 및 하부 코일(80b)을 포함한다. 바람직하게, 상기 상부 코일(80a) 및 하부 코일(80b)은 실질적으로 석영 도가니(10)와 동축적으로 설치된다.

상기 비대칭 자기장(G)을 형성하기 위해, 일예로 상기 상부 코일(80a) 및 하부 코일(80b)에는 서로 다른 크기의 전류가 인가된다. 즉, 상부 코일(80a)보다 하부 코일(80b)에 더 큰 전류를 인가하거나 그 반대로 전류를 인가한다. 대안적으로, 상기 상부 코일(80a) 및 하부 코일(80b)에 인가되는 전류의 크기는 같고, 각 코일의 권선수를 조절하여 비대칭 자기장(G)을 형성할 수 있다. 또 다른 대안으로, 코일에 인가되는 전류와 코일의 권선수를 동시에 조절하여 비대칭 자기장(G)을 형성할 수도 있다. 한편 비대칭 자기장(G)의 R 값은 그대로 유지하면서 상부 코일(80a) 및 하부 코일(80b)을 통해 생성되는 자기장의 세기를 증대시킬 수 있음은 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 자명하다.

한편, CZ법을 이용하여 제조된 실리콘 단결정의 프라임 길이를 증대시키기 위해서는 도판트의 유효편석계수를 증가시켜야 한다. 그리고 유효편석계수를 증가시키기 위해서는 고액 계면에 형성되는 확산 경계층의 두께를 증가시켜야 한다. 확산 경계층의 두께를 증가시키기 위해서는 고액 계면 근처에서 이루어지는 실리콘 융액의 대류를 안정화시킬 필요가 있다. 이를 위해, 본 발명은 상술한 바와 같이 커스프 타입의 비대칭 자기장을 도판트와 실리콘의 융액이 담긴 석영 도가니에 인가한다. 그러면 동시-도핑법을 사용하지 않고도 확산 경계층의 두께를 증가시켜 도판트의 유효편석계수를 증가시킬 수 있다. 이에 따라 단결정의 길이 방향에서 전기 비저항의 프로파일을 확장시킬 수 있다. 이렇게 비저항 프로파일이 확장되면 제품화가 가능한 단결정의 프라임 길이가 증가됨으로써 생산성이 증가되는 효과가 있다.

일반적으로 실리콘 단결정 성장시 투입되는 도판트는 실리콘 융액과 단결정의 계면에서 단결정 내부로 유입되는데, 이때 유입되는 도판트의 양은 유효편석계수에 따라 정해지며, 유효편석계수의 정의는 다음 수학식1과 같다.

여기서, C_s는 단결정에서의 도판트 농도, C_l은 실리콘 융액 내에서의 도판트 농도이다. 또한, 현재까지 유도된 유효편석계수를 지배하는 방정식은 다음 수학식2와 같다. 수학식2는 'Solid state technology (April 1990 163) R.N. Thomas', 'Japaness journal of applied physics (April 1963 Vol 2, No 4) Hiroshi Kodera' 'Journal of crystal growth (264 (2004) 550-564 D.T.Hurle' 등에 개시되어 있다.

여기서, K₀는 평형편석계수이며, V는 단결정 성장속도, T는 확산경계층 두께(Diffusion boundary layer thickness), D는 유체의 확산계수이다. 또한 확산경계층 두께인 T를 지배하는 실험식은 다음 수학식 3과 같다.

여기서 v는 융액의 동점성계수(coefficient of kinematic viscosity)이며, w는 단결정 회전율이다. 수학식 3을 수학식 2에 대입하여 최종식을 얻으면 다음 수학식4와 같다.

상기 수학식 4를 참조하면, 유효편석계수는 결정 성장속도와 동점성 계수에 비례하고 확산계수와 결정 회전률에 반비례하는 것으로 나타난다. 그러나 수학식4는 3인치 이하의 단결정을 수 mm 정도로 성장시키는 실험에서 유추된 실험 결과를 바탕으로 만들어진 실험식으로서, 실제 중소구경 특히, 200mm 이상의 대구경 단결 정의 성장에 적용하는 것은 불가능하다. 왜냐하면 실리콘 융액은 비정상 상태의 유동을 하여 복잡한 형태로 움직이기 때문에 정확한 유체 유동을 해석하기가 어렵기 때문이다.

본 발명에서는 반도체 디바이스에서 요구하는 품질을 만족하고 생산성 저하 없이 유효편석계수를 증가시키기 위해 확산 계수를 낮추고 확산 경계층을 두껍게 하고자 하였다. 이러한 확산 계수 및 확산 경계층 제어를 위해서는 커스프 타입의 비대칭 자기장을 석영 도가니에 인가하는 것이 효과적임을 발견하였다. 이는 커스프 타입의 비대칭 자기장 인가로 인해 실리콘 융액의 고액 계면 근처에서 유발되는 유체의 비정상적 유동을 효과적으로 억제할 수 있기 때문이다. 이러한 비정상적 유동의 억제는 비대칭 자기장 인가를 통해 융액 내의 대류 속도와 온도 분포를 안정적으로 제어할 수 있는데서 비롯된다.

실리콘 단결정 성장시 비대칭 자기장을 인가하면, 실리콘 단결정과 맞닿는 융액 계면과 융액 계면으로부터 50mm 이격된 지점에서 측정된 실리콘 융액의 대류 속도비(Melt velocity ratio; Mvr) 및 온도 차이는 다음 수학식 5 및 6을 만족한다.

상기 수학식5의 Mvr은 고액 계면과 고액 계면으로부터 50mm 하방에서 측정한 실리콘 융액의 대류 속도비를 나타내고, 상기 수학식6에서 △Temp는 고액 계면과 고액 계면으로부터 50mm 하방에서 측정한 실리콘 융액의 온도차를 나타낸다. Mvr이 커스프 타입의 비대칭 자기장의 인가를 통하여 30이하, 더욱 바람직하게는 15 이하로 제어되면 확산경계층의 두께를 증가시켜 유효편석계수를 증가시킬 수 있다. 그리고 온도차가 비대칭 자기장의 인가를 통하여 50K 이하, 더욱 바람직하게는 30K 이하로 제어될 경우 확산경계층의 두께를 증가시켜 유효편석계수를 증가시킬 수 있다.

도 2는 8인치 실리콘 단결정 성장시 석영 도가니에 커스프 타입의 비대칭 자기장을 인가할 경우, 실리콘 융액과 석영 도가니 주변의 자기장 분포와 ZGP에 대한 시뮬레이션 결과를 나타낸 도면이다.

도 2를 참조하면, R값이 2.3인 경우(실시예 1)가 R 값이 1.36(실시예 2)인 경우에 비해 자기장의 분포 밀도가 높고, 실시예 1 및 2 모두 ZGP는 위가 볼록한 포물선 형태를 띠고, R값이 증가할 경우 ZGP는 상방으로 이동한다는 것을 알 수 있다. R값의 증가는 상대적으로 상부 코일 측 보다는 하부 코일 측의 자기장 세기가 더 커지는 것을 의미한다. ZGP의 상부측보다 하부측의 자기장 세기가 더 강해지면 고액 계면 근처와, 석영 도가니 및 실리콘 융액의 경계면에서 자기장 밀도가 증가 된다. 그 결과 실리콘 융액 전체적으로 대류 속도가 감소되고 온도 편차가 낮아진다. 그 결과 실리콘 융액의 비정상적 유체 유동, 특히 고액 계면 근처에서 비정상적 유체 유동이 억제된다. 이에 따라 고액 계면 근처의 확산경계층 두께가 증가하여 도판트의 유효편석계수가 증가하는 효과가 발생된다. 이러한 유효편석계수의 증가효과는 실험예를 통하여 후술한다.

도 3은 자기장을 인가하지 않은 상태로 제조된 8인치 실리콘 단결정(비교예1)의 결정 방향에 따른 이론적인 비저항(◆)과 실제 측정된 비저항(■)을 각각 나타낸 그래프이다. 도 3에서 실제 측정된 비저항을 나타내는 점들이 모여있는 이유는 측정 지점의 결정 단면에서 위치를 달리하여 여러 번에 걸쳐 비저항을 측정하고 재현성 확인을 위한 샘플 수가 많기 때문이다. 결정 방향에 따른 이론 비저항은 결정의 반지름, 씨드의 무게, 씨드의 비저항, 다결정 실리콘 투입(charge)량, 유효편석계수를 인자로 하여 단결정의 비저항을 이론적으로 계산한 것이다. 구체적인 이론 비저항은 하기 수학식 7 및 8에 의해 계산 가능하다.

상기 수학식 7에서,

는 이론 비저항,

는 씨드의 비저항,

는 고화율(Solidification Ratio),

는 도판트의 유효편석계수이다.

상기 수학식 8에서,

은 잉곳의 반경,

는 성장된 잉곳의 높이,

는 잉곳의 밀도,

는 석영 도가니에 투입된 원료의 질량,

는 씨드의 질량이다.

비교예 1에서,

=10.35cm,

=1560g,

=12.417cmΩ,

=120kg,

=0.750 및

=2.328g/cm³이다.

도 3을 참조하면, 실리콘 단결정 성장시 자기장을 인가하지 않을 경우 이론 비저항 값(◆) 대비 실제 측정 비저항 값(■)이 일치하고 있다. 따라서 통상적인 CZ법에 의해 실리콘 단결정을 성장시키면 유효편석계수를 증가시킬 수 없음을 알 수 있다. 유효편석계수를 증가시킬 수 없다는 것은 결정 길이 방향에서의 비저항 프로파일을 제어할 수 없다는 것을 의미한다.

도 4는 커스프 타입의 대칭 자기장(R=1)을 인가하여 제조된 8인치 실리콘 단결정(비교예 2)의 결정 방향에 따른 이론적인 비저항(◆)과 실제 측정된 비저항(■)을 나타낸 그래프이다. 비교예 2에서,

=10.35cm,

=1560g,

=11.94cmΩ,

=150kg,

=0.750 및

=2.328g/cm³이다. 자기장은 ZGP가 고액 계면의 직 하방에 위치하도록 인가하였다.

도 4에 도시된 바와 같이, 실리콘 단결정 성장시 대칭 자기장을 석영 도가니에 인가하면 이론 비저항 값 대비 실제 측정된 비저항 값의 차이가 거의 없다. 이로부터 대칭 자기장에 의해서는 유효편석계수를 실질적으로 증가시킬 수 없으므로 결정 길이 방향에서의 비저항 프로파일을 제어할 수 없다는 것을 알 수 있다.

도 5는 도 2에 도시된 실시예 1에 따라 R값이 2.36인 비대칭 자기장(R=2.36)을 인가하여 제조된 실리콘 단결정의 결정 방향에 따른 이론적인 비저항(◆)과 실제 측정된 비저항(■)을 나타낸 그래프이다. 실시예 1에서,

=10.35cm,

=1560g,

=11.25cmΩ,

=150kg,

=0.750 및

=2.328g/cm³이다. 그리고 비대칭 자기장은 ZGP의 볼록한 지점이 고액 계면의 직상방에 위치하도록 인가하였다.

도 5를 참조하면, 앞서 설명한 비교예 1 및 2의 비저항 대비 결과와 달리 비대칭 자기장의 인가로 인하여 결정 성장에 따라 비저항 감소 정도가 완화되어 비저항의 프로파일이 결정 길이 방향으로 확장되었음을 알 수 있다. 구체적으로, 결정 길이 방향을 따라 0 ~ 1/2L(L=성장된 단결정 몸체(body)의 총 길이) 구간에서는 이론 비저항값 대비 0 ~ 15%, 그리고 1/2L ~ L 구간에서는 이론 비저항값 대비 0 ~ 40%의 비저항 증가가 관찰되었다. 이로부터 비대칭 자기장을 인가하면 도판트의 유효편석계수를 제어하여 결정 길이 방향으로 비저항 프로파일을 제어할 수 있고 이로써 실리콘 단결정의 프라임 길이를 증가시킬 수 있다는 것을 알 수 있다.

한편 구체적인 실험예로 제시하지는 않지만 R값이 동일하더라도 상부 코일과 하부 코일의 자기장 세기를 동일한 비율로 증가시키면 실리콘 융액 내의 자기장 밀도가 증가하므로 유효편석계수가 더욱 증가할 것임은 자명하다.

실시예 2에서,

=10.35cm,

=1560g,

=11.33cmΩ,

=150kg,

=0.750 및

=2.328g/cm³이다. 그리고 비대칭 자기장은 ZGP의 볼록한 지점이 고액 계면의 직하방에 위치하도록 인가하였다.

도 6을 참조하면, 실시예 1과 마찬가지로 결정의 길이 방향으로 비저항 프로파일이 확장되었음을 알 수 있다. 구체적으로, 결정 길이 방향을 따라 0 ~ 1/2L 구간에서 측정된 비저항 값은 이론 비저항값 대비 0 ~ 10%, 그리고 1/2L ~ L 구간에서 측정된 비저항 값은 론 비저항값 대비 0 ~ 23%의 비저항 증가가 관찰되었다.

아울러 실시예 1과 실시예 2를 상호 대비하면, 비대칭 자기장이라 할 지라도 R값이 더 큰 경우, 그리고 R값의 조절에 의해 ZGP의 위치가 실리콘 융액 내부에 있는 경우(실시예 2) 보다는 실리콘 융액의 상단부에 위치하는 경우(실시예 1)가 결정의 길이 방향으로 비저항을 제어하는데 더 유리하다는 것을 알 수 있다.

도 7은 도 2에 도시된 실시예 1 및 2 각각에 대한 실리콘 융액의 온도 분포 를 시뮬레이션하여 나타낸 그래프이다. 도 7에서 실선은 등온선이고, 인접하는 등온선의 간격은 2k이다. 도면을 참고하면, 실시예 1에 대한 등온선 간격보다 실시예 2에 대한 등온선 간격이 더 크므로 R값을 증가시키면 실리콘 융액 내에서의 온도 기울기를 감소시켜 온도 분포를 안정화시킬 수 있음을 알 수 있다. 도 5 및 도 6에 도시된 그래프에 따르면, R값이 증가할수록 결정 길이 방향으로 비저항 프로파일이 더 확장되므로 실리콘 융액 내에서의 온도 기울기가 감소될수록 도판트의 유효편석계수 제어가 더 유리하다는 것을 알 수 있다. 아울러 R값을 증가시켜 ZGP가 실리콘 융액의 상부에 위치하는 경우(실시예 1)가 ZGP가 실리콘 융액 내에 있는 경우(실시예 2)에 비해 실리콘 융액 내에서의 온도 기울기를 감소시켜 온도 분포를 안정적으로 제어할 수 있음을 알 수 있다. 이렇게 온도 분포를 안정화시키면 실리콘 융액의 비정상적 유체 유동을 억제할 수 있으며, 이를 통해 고액 계면 근처의 확산경계층 두께를 증가시켜 유효편석계수를 증가시킬 수 있다.

도 8은 도 2에 도시된 실시예 1 및 2 각각에 대한 실리콘 융액의 대류 속도 분포를 시뮬레이션하여 나타낸 그래프이다. 도면에서 화살표의 방향은 실리콘 융액의 대류 방향을, 화살표의 길이는 대류 속도의 크기를 나타낸다. 도 8을 참고하면, 동일한 지점을 기준으로 할 때 R값이 클수록 대류 속도가 감소되며, ZGP가 실리콘 융액의 상부에 위치하는 경우(실시예 1)가 ZGP가 실리콘 융액 내에 있는 경우(실시에2)보다 실리콘 융액의 대류 속도가 감소하는 것을 알 수 있다. 구체적으로, 실시예 1의 경우 고액 계면(A지점)에서의 융액 대류 속도는 0.14cm/s, 측벽 저부의 만곡 지점(B지점)에서의 융액 대류 속도는 1.21cm/s이고, 실시예 2의 경우 고액 계 면(A지점)에서의 융액 대류 속도는 0.33cm/s, 측벽 저부의 만곡 지점(B 지점)에서의 융액 대류 속도는1.85cm/s이다.

도 8의 그래프에 따르면, R값이 증가할수록, ZGP가 상부로 이동할수록 실리콘 융액의 대류 속도를 감소시켜 실리콘 융액의 비정상적 유동을 억제할 수 있고 이를 통해 고액 계면 근처의 확산경계층 두께를 증가시켜 도판트의 유효편석계수를 증가시킬 수 있다.

이상과 같이 CZ법을 이용한 실리콘 단결정의 성장시 비대칭 자기장을 인가함으로써 실리콘 대류 속도와 실리콘 융액 내의 온도 기울기를 저감시킬 수 있고, 이를 통해 실리콘 융액의 비정상적 유동을 억제함으로써 고액 계면 근처의 확산경계층 두께를 제어하여 도판트의 유효편석계수를 증가시킬 수 있고, 이를 통해 결정 길이 방향에 따른 비저항 프로파일을 확장할 수 있다.

비저항 프로파일의 확장은 실리콘 융액의 온도 분포와 대류 속도의 제어를 통한 확산경계층 두께의 제어와 관련이 있으므로, 석영 도가니에 비대칭 자기장을 인가함과 동시에 결정의 회전속도, 결정의 측벽을 따라 실리콘 융액 상부로 공급하는 불활성 가스의 유량, 단결정 성장 챔버의 압력 등을 추가적으로 제어하면 비저항 프로파일의 확장 효과를 더욱 증가시킬 수 있다.

한편 상술한 실시예 1 및 2는 석영 도가니에 인가되는 커스프 타입의 비대칭 자기장의 R값이 1보다 큰 경우이지만, 본 발명은 R값이 1보다 큰 경우에 한하지 않으며, R값이 0보다 크고 1보다 작은 경우에도 적용될 수 있음은 자명하다.

아울러 본 발명은 CZ법에 의해 성장시킬 수 있는 재료의 종류에 한정되지 않 으므로 모든 종류의 단결정 성장에 적용할 수 있다. 따라서 본 발명은 실리콘 단결정뿐만 아니라 게르마늄 등의 모든 단원소 단결정 성장, 그리고 GaAs, InP, LN(LiNbO₃), LT(LiTaO₃), YAG(yttrium aluminum garnet) 및 LBO(LiB₃O₅), CLBO(CsLiB₆O₁₀)를 포함하는 모든 화합물 반도체의 단결정 성장에 적용할 수 있다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

본 발명에 따르면, CZ법을 이용한 반도체 단결정의 성장시 비대칭 자기장을 인가함으로써 반도체 융액의 대류 속도와 온도 분포를 제어하여 반도체 융액의 비정상적 유동을 억제할 수 있다. 이에 따라 고액 계면 근처의 확산경계층 두께가 증가되어 도판트의 유효편석계수가 증가되며, 그 결과 중소 구경뿐만 아니라 200mm 이상의 대구경 반도체 단결정 성장시에도 결정의 길이 방향에 따른 비저항 프로파일이 확대되어 단결정의 프라임 길이가 증가됨으로써 종래에 비해 생산성을 향상시킬 수 있다.

Claims

도가니에 수용된 반도체 원료 물질과 도판트 물질의 융액에 종자결정을 담근 후 종자결정을 회전시키면서 상부로 서서히 인상시켜 반도체 단결정을 성장시키는 쵸크랄스키법을 이용한 반도체 단결정 제조 방법에 있어서,

자기장의 수직성분이 0인 ZGP(Zero Gauss Plane)를 기준으로 상부와 하부의 자기장 세기가 다른 커스프 타입의 비대칭 자기장을 도가니에 인가하여 결정의 길이 방향을 따라 이론적으로 계산된 비저항 프로파일을 결정의 길이 방향을 따라 확장시키는 것을 특징으로 하는 반도체 단결정 제조 방법.
제1항에 있어서,

상기 이론 비저항은 하기 수학식;

(여기서,
는 이론 비저항,
는 씨드의 비저항,
는 고화율(Solidification Ratio),
는 도판트의 유효편석계수)

에 의해 계산되는 것을 특징으로 하는 반도체 단결정 제조 방법.
제1항에 있어서,

단결정 성장이 진행될 때, 고액 계면과 고액 계면으로부터 하방으로 50mm 이격된 지점 사이의 온도차가 50K 미만인 것을 특징으로 하는 반도체 단결정 제조 방법.
제1항에 있어서,

단결정 성장이 진행될 때, 고액 계면과 고액 계면으로부터 하방으로 50mm 이격된 지점 사이의 대류 속도비가 30 미만인 것을 특징으로 반도체 단결정 제조 방법.
제1항에 있어서,

성장된 반도체 단결정의 길이 방향을 따라 0 ~ 1/2L 구간에서 측정된 비저항 값은 이론적으로 계산된 비저항 값보다 0 ~ 15% 증가하는 것을 특징으로 하는 반도체 단결정 제조 방법.
제1항에 있어서,

성장된 반도체 단결정의 길이 방향을 따라 1/2L ~ L 구간에서 측정된 비저항 값은 이론적으로 계산된 비저항 값보다 0 ~ 40% 증가하는 것을 특징으로 하는 반도체 단결정 제조 방법.
제1항에 있어서,

상기 비대칭 자기장은 ZGP를 기준으로 하부의 자기장 세기가 상부의 자기장 세기보다 큰 것을 특징으로 하는 반도체 단결정 제조 방법.
제7항에 있어서,

상기 ZGP는 상부가 볼록한 포물선 형태를 가지며,

포물선 상부 정점은 반도체 융액의 상부에 위치하는 것을 특징으로 하는 반도체 단결정 제조 방법.
제1항에 있어서,

상기 비대칭 자기장은 ZGP를 기준으로 상부의 자기장 세기가 하부의 자기장 세기보다 큰 것을 특징으로 하는 반도체 단결정 제조 방법.
제9항에 있어서,

상기 ZGP는 하부가 볼록한 포물선 형태를 가지며,

포물선 하부 정점은 반도체 융액 내에 위치하는 것을 특징으로 하는 반도체 단결정 제조 방법.
제1항 내지 제10항 중 어느 한 항에 있어서,

상기 반도체 단결정은 Si, Ge, GaAs, InP, LN(LiNbO₃), LT(LiTaO₃), YAG(yttrium aluminum garnet), LBO(LiB₃O₅) 또는 CLBO(CsLiB₆O₁₀) 단결정인 것을 특징으로 하는 반도체 단결정 제조 방법.
도가니에 수용된 반도체 원료 물질과 도판트 물질의 융액에 종자결정을 담근 후 종자결정을 회전시키면서 상부로 서서히 인상시키는 쵸크랄스키법에 의해 단결정 성장시킨 반도체 단결정에 있어서,

반도체 단결정 성장시 자기장의 수직성분이 0인 ZGP(Zero Gauss Plane)를 기준으로 상부와 하부의 자기장 세기가 다른 비대칭 자기장을 도가니에 인가함으로써 결정의 길이 방향을 따라 이론적으로 계산된 비저항 프로파일이 결정의 길이 방향을 따라 확장되어 있는 것을 특징으로 하는 반도체 단결정 잉곳.
제12항에 있어서,

상기 이론 비저항은 하기 수학식;

(여기서,
는 이론 비저항,
는 씨드의 비저항,
는 고화율(Solidification Ratio),
는 도판트의 유효편석계수)

에 의해 계산되는 것을 특징으로 하는 반도체 단결정 잉곳.
제12항에 있어서,

상기 ZGP를 기준으로 하부의 자기장 세기가 상부의 자기장 세기보다 큰 비대 칭 자기장을 인가하여 제조된 것을 특징으로 하는 반도체 단결정 잉곳.
제14항에 있어서,

상기 ZGP는 상부가 볼록한 포물선 형태를 가지며 포물선 상부 정점은 반도체 융액의 상부에 위치하도록 비대칭 자기장을 인가하여 제조된 것을 특징으로 하는 반도체 단결정 잉곳.
제12항에 있어서,

상기 ZGP를 기준으로 상부의 자기장 세기가 하부의 자기장 세기보다 큰 비대칭 자기장을 인가하여 제조된 것을 특징으로 하는 반도체 단결정 잉곳.
제16항에 있어서,

상기 ZGP는 하부가 볼록한 포물선 형태를 가지며, 포물선 하부 정점은 반도체 융액 내에 위치하도록 비대칭 자기장을 인가하여 제조된 것을 특징으로 하는 반도체 단결정 잉곳.
제12항에 있어서,

성장된 반도체 단결정의 길이 방향을 따라 0 ~ 1/2L 구간에서 측정된 비저항 값은 이론적으로 계산된 비저항 값보다 0 ~ 15% 큰 것을 특징으로 하는 반도체 단결정 잉곳.
제12항에 있어서,

성장된 반도체 단결정의 길이 방향에서 1/2L ~ L 구간에서 측정된 비저항 값은 이론적으로 계산된 비저항 값보다 0 ~ 40% 큰 것을 특징으로 하는 반도체 단결정 잉곳.
제12항 내지 제19항 중 어느 한 항에 있어서,

상기 반도체 단결정 잉곳은 Si, Ge, GaAs, InP, LN(LiNbO₃), LT(LiTaO₃), YAG(yttrium aluminum garnet), LBO(LiB₃O₅) 또는 CLBO(CsLiB₆O₁₀) 단결정 잉곳인 것을 특징으로 하는 반도체 단결정 잉곳.
제12항 내지 제19항 중 어느 한 항에 따른 반도체 단결정 잉곳으로부터 제조된 반도체 웨이퍼.
제21항에 있어서,

상기 반도체 단결정 잉곳은 Si, Ge, GaAs, InP, LN(LiNbO₃), LT(LiTaO₃), YAG(yttrium aluminum garnet), LBO(LiB₃O₅) 또는 CLBO(CsLiB₆O₁₀) 단결정 잉곳인 것을 특징으로 하는 반도체 웨이퍼.