KR100809750B1

KR100809750B1 - 박막 트랜지스터의 제조방법

Info

Publication number: KR100809750B1
Application number: KR1020010017167A
Authority: KR
Inventors: 박승익; 이경하
Original assignee: 비오이 하이디스 테크놀로지 주식회사
Priority date: 2001-03-31
Filing date: 2001-03-31
Publication date: 2008-03-04
Anticipated expiration: 2021-03-31
Also published as: KR20020076932A

Abstract

본 발명은 박막 트랜지스터의 성능 및 생산성을 향상시킬 수 있는 박막 트랜지스터의 제조방법에 관한 것으로, 기판에 게이트 전극을 형성하는 단계와;

상기 게이트 전극상에 액티브층으로서 게이트 절연막, 반도체층, 에치 스토퍼층을 순차적으로 형성하는 공정과, 상기 반도체층이 소정부분 노출되도록 에치 스토퍼층을 선택적으로 제거하여 비아홀을 형성하는 공정과, 상기 비아홀을 포함한 에치 스토퍼층상에 선택적으로 n⁺ 반도체층과 소오스/드레인 전극을 형성하는 전극과, 상기 소오스/드레인 전극과 연결되도록 선택적으로 픽셀 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.

Description

박막 트랜지스터의 제조방법{METHOD FOR MANUFACTURING OF THIN FILM TRANSISTOR}

도 1a 내지 도 1f는 종래의 ES 타입의 박막 트랜지스터의 제조방법을 나타낸 공정 단면도

도 2a 내지 도 2d는 종래의 BCE 타입의 박막 트랜지스터의 제조방법을 나타낸 공정 단면도

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 박막 트랜지스터의 제조방법을 나타낸 공정 단면도

도 4는 본 발명의 일실시예에 따른 패트 부위를 나타낸 단면도

<도면의 주요 부분에 대한 부호의 설명>

100 : 기판 101 : 게이트 전극

102 : 게이트 절연막 103 : 반도체층

104a : 에치 스토퍼 패턴 105 : 콘택홀

106 : n⁺ 반도체층 107a : 보호막

본 발명은 박막 트랜지스터(Thin Film Transistor : TFT)의 제조방법에 관한 것으로, 특히 박막 트랜지스터의 성능 및 생산성을 향상시킬 수 있는 박막 트랜지스터의 제조방법에 관한 것이다.

근래에 고품위 TV(high definition TV : HDTV) 등의 새로운 첨단 영상기기가 개발됨에 따라 평판 표시기에 대한 요구가 대두되고 있다. LCD는 평판 표시기의 대표적인 기술로써 ELD(Electro Luminescence Display), VFD(Vacuum Fluorescence Display), PDP(Plasma Display Panel) 등이 해결하지 못한 저전력화, 고속화 등의 문제를 가지고 있지 않다.

이와 같은 LCD는 크게 수동형과 능동형의 두 가지 형태로 나누어지는데, 능동형 LCD는 각 화소 하나 하나를 박막트랜지스터와 같은 능동소자가 제어하도록 되어 있어 속도, 시야각 그리고 대조비(contrast)에 있어서, 수동형 LCD보다 훨씬 뛰어나 100만 화소 이상의 해상도를 필요로 하는 HDTV에 가장 적합한 표시기로 사용되고 있다. 이에 따라, TFT의 중요성이 부각되면서 이에 대한 연구개발이 심화되고 있다.

현재 LCD 등에서 화소전극의 선택적 구동을 위해 전기적 스위칭 소자로 사용되는 TFT에 대한 연구개발은 수율 향상 및 생산성 개선에 의한 제조 코스트의 절감에 초점을 맞추어 TFT의 구조개선, 비정질 또는 다결정 실리콘의 특성향상, 전극의 오옴성 접촉저항 및 단선/단락 방지 등에 집중되고 있다. 이중, 비정질 실리콘 TFT의 기술은 대면적, 저가격, 양산성을 이유로 더 많은 연구가 이루어지고 있다.

일반적으로 제조라인에서 사용되는 비정질 TFT는 게이트의 구조에 따라 크게 두 종류로 나누어진다. 그 하나는 역 스택형이라고도 불리 우는 바텀 게이트(bottom gate)형이며, 다른 하나는 정 스택형이라고도 불리 우는 탑 게이트(top gate)형이다.

상기 바텀 게이트형은 기판 상에 게이트 전극을 먼저 형성하는 것으로 주종을 이루고 있다. 한편, 탑 게이트형은 최초에 박막 트랜지스터의 소오스/드레인 전극을 형성하는 것으로, 현실적으로 누설전류가 크고 양산성이 결여되는 등의 이유로 많이 사용되지 않고 있다.

상기 바텀 게이트형은 다시 두 종류로 구분된다. 그 하나는 BCE(Back Channel Etch) 타입의 TFT이고, 다른 하나는 ES(Etch Stopper) 타입의 TFT이다.

이하, 첨부된 도면을 참조하여 종래의 박막 트랜지스터의 제조방법에 대하여 설명하기로 한다.

도 1a 내지 도 1f는 종래의 ES 타입의 박막 트랜지스터의 제조방법을 나타낸 공정 단면도이다.

도 1a에 도시한 바와 같이 투명한 하부 절연 기판(10)상에 제 1 마스크를 이용하여 게이트 전극(11)을 형성하고, 상기 게이트 전극(11)을 포함한 기판(10) 전면에 게이트 절연막(12)과 비정질 실리콘층(13)을 차례로 증착한다.

도 1b에 도시한 바와 같이 상기 비정질 실리콘층(13)상에 SiN_X 재질의 에치 스토퍼층(14)을 증착한 후, 제 2 마스크를 이용한 식각공정을 통해 상기 에치 스토 퍼층(14)을 선택적으로 제거하여 에치 스토퍼 패턴(14a)을 형성한다.

도 1c에 도시한 바와 같이 상기 기판(10) 전면을 HF 용액으로 세정하고, 상기 에치 스토퍼 패턴(14a)을 포함한 게이트 절연층(12)상에 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정으로 n⁺ 비정질 실리콘층이나 미세 결정질 실리콘층(15)을 증착한다.

그리고 제 3 마스크를 이용한 식각공정을 통해 비정질 실리콘(13)과 n⁺ 비정질 실리콘층이나 미세 결정질 실리콘층(15)을 제거하여 반도체층(13a)과 n⁺ 반도체층(15a)을 형성한다.

이어, 도면에는 도시하지 않았지만 제 4 마스크를 이용한 식각공정을 통해 패드부위의 게이트 전극이 소정부분 노출되도록 콘택홀을 형성한다.

도 1d에 도시한 바와 같이 상기 n⁺ 반도체층(115a)을 포함한 게이트 절연막(12)상에 ITO층(16)을 증착하고, 제 5 마스크를 이용한 식각공정을 통해 상기 ITO층(16)을 선택적으로 제거하여 상기 게이트 절연막(12)상에 화소전극(16a)을 형성한다.

도 1e에 도시한 바와 같이 상기 화소전극(16a)을 포함한 전면에 스퍼터닝 공정으로 금속층(17)을 증착한 후, 제 6 마스크를 이용한 식각 공정으로 상기 에치 스토퍼 패턴(14a)이 소정부분 노출되도록 상기 금속층(17)과 n⁺ 반도체층(5a)을 선택적으로 제거하여 소오스/드레인 전극(17a)을 형성한다.

도 1f에 도시한 바와 같이 상기 소오스/드레인 전극(17a)을 포함한 기판(10) 전면에 보호층(18)을 증착하고, 제 7 마스크를 이용한 식각공정을 이용하여 보호층 패턴(18)을 형성한다. 이때, 상기 보호층(18)은 PVX이다.

여기서, 상기 ES 타입은 백 채널(Back Channel)부의 열화 요소가 없어 TFT 특성면에서 우수하고, 반도체층으로 이용되는 비정질 실리콘을 얇게 형성할 수 있다.

도 2a 내지 도 2d는 종래의 BCE 타입의 박막 트랜지스터의 제조방법을 나타낸 공정 단면도이다.

도 2a에 도시한 바와 같이 투명한 하부 절연 기판(20)상에 제 1 마스크를 이용하여 게이트 전극(21)을 형성하고, 상기 게이트 전극(21)을 포함한 기판(20) 전면에 제 2 마스크를 이용한 식각 공정을 이용하여 게이트 절연층(22), 비정질 실리콘 재질의 반도체층(23)과 n⁺ 반도체층(예컨대, n⁺ 비정질 실리콘층이나 미세 결정질 실리콘층)(24)을 순차적으로 증착한다. 이때, 상기 n⁺ 반도체층(24)은 PECVD 공정을 이용한다.

도 2b에 도시한 바와 같이 상기 n⁺ 반도체층(24)상에 금속층(25)을 증착한 후, 제 3 마스크를 이용하여 상기 금속층(25)을 식각하여 소오스/드레인 전극(25a)을 형성한다. 그리고 상기 반도체층(23)이 소정부분 노출되도록 n⁺ 반도체층(24)을 선택적으로 제거한다.

도 2c에 도시한 바와 같이 상기 소오스/드레인 전극(25a)을 포함한 기판(10) 전면에 보호층(26)을 증착한 후, 제 4 마스크를 이용하여 상기 소오스/드레인 전극(25a)중 어느 하나가 소정부분 노출되도록 보호층(26)을 제거하여 콘택홀(27)을 형성한다.

도 2d에 도시한 바와 같이 상기 콘택홀(27)을 포함한 보호층(26)상에 ITO(28)을 증착한 후, 제 5 마스크를 이용하여 상기 보호층(26)상의 소정부분에 픽셀 전극(28a)을 형성한다.

따라서, BCE 타입은 제 5 마스크 공정을 이용하므로 생산성 측면에서 ES 타입보다 우수하다.

그러나 상기와 같은 박막 트랜지스터의 제조방법에 있어서는 다음과 같은 문제점이 있었다.

ES 타입의 박막 트랜지스터는 7개의 마스크를 이용하여 공정을 진행하므로 공정 수가 늘고, 공정 진행상의 여러 가지 문제점으로 인해 양산 기술로 적용하는데 많은 제약이 있다.

그리고 BCE 타입의 박막 트랜지스터는 제 5 마스크 공정을 이용하므로 에치 스토퍼 타입의 박막 트랜지스터보다 생산성 측면에서 우수한 장점이 있으나 n⁺ 반도체층 식각시 백 채널부위의 반도체층으로 이용되는 비정질 실리콘이 열화되므로 박막 트랜지스터의 성능이 떨어진다.

또한, 비정질 실리콘층의 두께를 두껍게 형성해야하므로 광투과율이 낮아 후면 노광 진행시 어려움이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, ES 타입의 박막 트랜지스터 형성시 마스크 공정 수를 줄여 성능과 생산성을 향상시킬 수 있는 박막 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터의 제조방법은 기판에 게이트 전극을 형성하는 단계와, 상기 게이트 전극상에 액티브층으로서 게이트 절연막, 반도체층, 에치 스토퍼층을 순차적으로 형성하는 공정과, 상기 반도체층이 소정부분 노출되도록 에치 스토퍼층을 선택적으로 제거하여 비아홀을 형성하는 공정과, 상기 비아홀을 포함한 에치 스토퍼층상에 선택적으로 n⁺ 반도체층과 소오스/드레인 전극을 형성하는 전극과, 상기 소오스/드레인 전극과 연결되도록 선택적으로 픽셀 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터의 제조방법을 나타낸 공정 단면도이다.

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 박막 트랜지스터의 제조방법을 나타낸 공정 단면도이고, 도 4는 본 발명의 일실시예에 따른 패트 부위를 나타낸 단면도이다.

도 3a에 도시한 바와 같이 투명한 하부 절연 기판(100)상에 제 1 마스크를 이용하여 게이트 전극(101)을 형성하고, 상기 게이트 전극(101)을 포함한 기판(100) 전면에 제 2 마스크를 이용하여 액티브층으로서 게이트 절연막(102), 비정질 실리콘 재질의 반도체층(103) 그리고 PVX 재질의 에치 스토퍼층(104)을 순차적으로 형성한다. 이때, 도면에는 도시하지 않았지만 오밋 콘택(Ohmi Contact) 부분만을 제외하고 상기 PVX 재질의 에치 스토퍼층(104) 형성하므로 채널 부위를 평탄화할 수 있다.

도 3b에 도시한 바와 같이 상기 에치 스토퍼층(104)에 제 3 마스크를 이용하여 후면 노광 공정을 통해 상기 반도체층(103)이 소정부분 노출되도록 콘택홀(105)을 형성함과 동시에 에치 스토퍼 패턴(104a)을 형성한다. 이때, 상기 에치 스토퍼층(104)은 습식식각 공정을 이용하여 선택적으로 제거한다.

한편, 도 4에 도시한 바와 같이 패드 부위는 게이트 전극(101)과 후 공정에서 형성될 ITO 재질의 픽셀 전극(108a)을 콘택시킨다.

도 3c에 도시한 바와 같이 상기 기판(100) 전면에 HF 용액으로 세정한 후, 상기 콘택홀(105)을 포함한 에치 스토퍼 패턴(104a)상에 n⁺ 반도체층(106)을 증착하고, 상기 n⁺ 반도체층(106)상에 금속배선층(107)을 순차적으로 증착한다.

이어, 상기 n⁺ 반도체층(106)과 금속배선층(107)에 제 4 마스크 공정을 이용하여 상기 에치 스토퍼 패턴(104a)이 선택적으로 소정부분 노출되도록 상기 금속배선층(107)과 n⁺ 반도체층(106)을 동시에 식각하여 소오스/드레인 전극(107a)을 형성 하고, 상기 반도체층(103)의 양 에지부상에 n⁺ 반도체층(106)을 형성한다.

도 3d에 도시한 바와 같이 상기 소오스/드레인 전극(107a)을 포함한 기판(100) 전면에 ITO(108)을 증착하고, 제 5 마스크 공정을 이용하여 상기 ITO(108)를 선택적으로 제거하여 상기 소오스/드레인 전극(107a)상의 소정부분에 픽셀 전극(108a)을 형성한다.

이상에서 설명한 바와 같이 본 발명의 박막 트랜지스터의 제조방법에 의하면, 에치 스토퍼 패턴 형성시 콘택 부위를 동시에 형성하므로 5개 마스크를 이용한 ES 타입의 박막 트랜지스터를 형성할 수 있다.

따라서, 5개의 마스크를 이용하여 에치 스토퍼를 형성하므로 BEC 타입에서 발생하는 백 채널의 열화 포커스를 제거할 수 있고, 박막 트랜지스터의 특성을 향상시킬 수 있다.

또한, 채널부위의 오밋 콘택 부위를 제외한 부분에 PVX 재질을 형성하여 기판을 평탄화할 수 있어 박막 트랜지스터의 성능을 향상시킬 수 있다.

그리고 에치 스토퍼 형성으로 인해 반도체층으로 이용되는 비정질 실리콘의 두께를 감소시킬 수 있으므로 광투과율을 향상시킬 수 있다.

또한, 종래의 ES 타입의 박막 트랜지스터보다 공정 수를 감소시키므로 생산성을 향상시킬 수 있고, 소오스/드레인 전극상에 선택적으로 ITO 재질을 사용하므로 데이터 오픈(Data Open)을 방지할 수 있다.

Claims

기판에 게이트 전극을 형성하는 단계와;

상기 게이트 전극상에 게이트 절연막, 반도체층, 에치 스토퍼층을 순차적으로 형성하는 단계와;

상기 반도체층이 소정부분 노출되도록 에치 스토퍼층을 선택적으로 제거하여 비아홀을 형성하는 단계와;

상기 비아홀을 포함한 에치 스토퍼층상에 선택적으로 n⁺ 반도체층과 소오스/드레인 전극을 형성하는 단계와;

상기 소오스/드레인 전극과 연결되도록 선택적으로 픽셀 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
제 1 항에 있어서,

상기 반도체층은 게이트 전극 상측부의 상기 게이트 절연막 소정부분에 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
제 1 항에 있어서,

상기 비아홀은 에치 스토퍼층을 습식식각 공정을 이용하여 선택적으로 제거하여 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.