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KR100794147B1 - Semiconductor device tester control device - Google Patents

Semiconductor device tester control device Download PDF

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Publication number
KR100794147B1
KR100794147B1 KR1020060072744A KR20060072744A KR100794147B1 KR 100794147 B1 KR100794147 B1 KR 100794147B1 KR 1020060072744 A KR1020060072744 A KR 1020060072744A KR 20060072744 A KR20060072744 A KR 20060072744A KR 100794147 B1 KR100794147 B1 KR 100794147B1
Authority
KR
South Korea
Prior art keywords
control
tester
semiconductor device
control hub
pgb
Prior art date
Application number
KR1020060072744A
Other languages
Korean (ko)
Inventor
강종구
박대성
Original Assignee
주식회사 유니테스트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to KR1020060072744A priority Critical patent/KR100794147B1/en
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Abstract

본 발명은 다수의 프로그램 가능한 로직 소자들로 구성된 패턴 생성보드가 복수개 설치되어 복수개의 반도체 소자를 동시에 테스트 하는 반도체 소자 테스터를 직렬 통신하는 허브를 사용하여 제어함으로써 신속하고 신뢰성이 높은 제어를 가능하게 하는 반도체 소자 테스터 제어 장치에 관한 것이다. 본 발명에 따른 반도체 소자 테스터 제어 장치는 다수의 프로그램 가능한 로직 소자들로 구성된 패턴 생성보드가 복수개 설치되어 복수개의 반도체 소자를 동시에 테스트 하는 반도체 소자 테스터를 제어하는 반도체 소자 테스터 제어 장치에 있어서, 상기 프로그램 가능한 로직 소자를 제어하기 위한 제어 신호를 생성하는 호스트 컨트롤러; 상기 호스트 컨트롤러에 접속되어 상기 제어 신호를 수신하는 테스터 컨트롤 허브; 및 상기 테스터 컨트롤 허브로부터 분배되는 제어 신호를 직렬 제어 버스를 통하여 수신하여 패턴 생성 보드 상의 상기 프로그램 가능한 로직 소자로 전송하는 PGB 컨트롤 허브를 포함한다.According to the present invention, a plurality of pattern generation boards including a plurality of programmable logic devices are installed to control a semiconductor device tester for testing a plurality of semiconductor devices at the same time using a hub for serial communication, thereby enabling fast and reliable control. A semiconductor device tester control apparatus. In the semiconductor device tester control device according to the present invention is a semiconductor device tester control device for controlling a semiconductor device tester for testing a plurality of semiconductor devices at the same time is provided with a plurality of pattern generation board consisting of a plurality of programmable logic elements, the program A host controller for generating control signals for controlling possible logic elements; A tester control hub connected to the host controller to receive the control signal; And a PGB control hub that receives a control signal distributed from the tester control hub via a serial control bus and transmits it to the programmable logic device on a pattern generation board.

Description

반도체 소자 테스터 제어 장치{APPARATUS FOR CONTROLLING　MEMORY TESTER}Semiconductor device tester control device {APPARATUS FOR CONTROLLING MEMORY TESTER}

도 1은 종래 기술에 따른 반도체 소자 테스터(200)의 예시적인 블록도.1 is an exemplary block diagram of a semiconductor device tester 200 according to the prior art.

도 2는 본 발명에 따른 반도체 소자 테스터 제어 장치를 도시한 블록도.Figure 2 is a block diagram showing a semiconductor device tester control device according to the present invention.

도 3은 본 발명에 따른 반도체 소자 테스터 제어 장치에서 사용되는 버스트 모드의 패킷 구조를 도시한 도면.3 is a diagram illustrating a packet structure of a burst mode used in a semiconductor device tester control device according to the present invention;

도 4는 본 발명에 따른 반도체 소자 테스터 제어 장치에서 사용되는 멀티 모드의 패킷 구조를 도시한 도면.4 is a diagram showing a multi-mode packet structure used in the semiconductor device tester control device according to the present invention.

본 발명은 반도체 소자 테스터 제어 장치에 관한 것으로, 특히 다수의 프로그램 가능한 로직 소자들로 구성된 패턴 생성보드가 복수개 설치되어 복수개의 반도체 소자를 동시에 테스트 하는 다수개의 패턴생성보드가 삽입되는 반도체 소자 테스터를 직렬 통신하는 허브를 사용하여 제어함으로써 신속하고 신뢰성이 높은 제어를 가능하게 하는 반도체 소자 테스터 제어 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device tester control device. In particular, a plurality of pattern generation boards comprising a plurality of programmable logic elements are installed, and a plurality of pattern generation boards for simultaneously testing a plurality of semiconductor devices are inserted. The present invention relates to a semiconductor device tester control device that enables quick and reliable control by controlling using a communicating hub.

반도체 소자 테스터는 제조된 반도체 소자의 불량 여부를 테스트하는 장치이다. 이러한 반도체 소자 테스터는 특히 메모리 소자의 테스트를 위해서 사용되는 경우가 많기 때문에 메모리 소자의 개발 상황, 특히 메모리 소자의 상당 부분을 차지하는 DRAM의 개발 상황에 따라서 설계되어 개발된다.The semiconductor device tester is a device for testing whether a manufactured semiconductor device is defective. Since such semiconductor device testers are often used for testing memory devices, they are designed and developed according to the development situation of memory devices, in particular, the development situation of DRAM which occupies a large part of the memory devices.

현재의 DRAM 발전 상황은 EDO(Extended Data Output) 기능을 탑재한 DRAM이나, SDRAM(Synchronous DRAM), 램버스(Rambus) DRAM에 이어서 DDR(Double Data Rate) DRAM으로 발전되고 있다.Current DRAM developments are being developed into DRAMs with Extended Data Output (EDO), Synchronous DRAM (SRAM), Rambus (DRAM) DRAM, and Double Data Rate (DDR) DRAM.

이러한 DRAM을 테스트하기 위해서는 메모리의 고속화에 대응하여 반도체 소자 테스터도 고속 및 고정밀도가 요구된다. 또한 메모리의 대용량화에 따라 테스트 시간이 증가하게 되므로 테스트의 속도 역시 빨라져야 한다. 또한 소형화되고 경제적인 반도체 소자 테스터를 구현하여 테스트 비용을 절감할 수 있어야 한다.In order to test such DRAMs, semiconductor device testers are required to have high speed and high accuracy in response to high speed of memory. In addition, since the test time increases with the increase of the memory, the test speed must also be faster. In addition, miniaturized and economical semiconductor device testers must be implemented to reduce test costs.

반도체 소자 테스터, 특히 그 중에서도 메모리 테스트 장치는 전형적으로 메모리 컴포넌트 또는 SIMM 또는 DIMM 구성으로 되어 있는 메모리 모듈을 테스트하고 검증하는데 사용된다. 이러한 반도체 소자 테스터는 메모리 모듈 또는 메모리 컴포넌트가 실제 컴퓨터 시스템 등에 장착되어 사용되기 전에 메모리 모듈 또는 컴포넌트 상의 기능상 결함이 존재하는지의 여부를 검출하게 된다.Semiconductor device testers, particularly memory test apparatuses, are used to test and verify memory modules typically in memory components or SIMM or DIMM configurations. Such a semiconductor device tester detects whether a functional defect on a memory module or component exists before the memory module or memory component is mounted and used in an actual computer system.

반도체 소자 테스터는 크게 하드웨어 반도체 소자 테스터와 PC 환경에서 실행되는 소프트웨어 진단 프로그램으로 구별될 수 있다. 그러나 소프트웨어 진단 프로그램은 메모리 모듈 또는 컴포넌트가 실제 컴퓨터 상에 장착되어 사용되는 경우 메모리의 상태를 진단하기 때문에 반도체 메모리 생산과정에서는 하드웨어 메모리 테스트 장치를 주로 사용하게 된다.The semiconductor device tester can be roughly divided into a hardware semiconductor device tester and a software diagnostic program executed in a PC environment. However, since a software diagnostic program diagnoses a memory state when a memory module or component is mounted on a real computer and used, a hardware memory test apparatus is mainly used in the semiconductor memory production process.

이러한 하드웨어 반도체 소자 테스터는 ATE(automatic test equipment)라고 불리는 고급 사양의 테스트 장치와, 중급(medium range) 메모리 테스트 장치, 저급(low-end) 메모리 테스트 장치 등으로 구분할 수 있다.The hardware semiconductor device tester may be classified into a high-end test device called an automatic test equipment (ATE), a medium range memory test device, and a low-end memory test device.

메모리 소자의 테스트 공정을 수행하기 위해 전형적으로 고급 사양의 테스트 장치인 ATE를 사용한다. 이러한 종래의 ATE는 DC 파라미터들이 회로의 디지털적 동작에 적합한 지를 테스트하는 DC 테스트, 신호의 전달 지연 시간, 셋업(set-up) 시간과 홀드(hold) 시간 등과 관련된 AC 마진(margin) 테스트를 포함하며 이를 위한 테스트 패턴의 생성과 타이밍 생성 등 다양한 기능을 가지고 있다. 그러나 메인프레임 등 부피가 크고 고가인 전용 장비를 사용하여 제작되는 것이므로 제작 비용이 높은 단점이 있다.To perform the test process of memory devices, ATE, a high-end test device, is typically used. Such conventional ATE includes a DC test that tests the DC parameters for the digital operation of the circuit, an AC margin test related to the signal propagation delay time, the set-up time and the hold time, etc. It has various functions such as test pattern generation and timing generation. However, since it is manufactured using a bulky and expensive dedicated equipment such as a mainframe, the manufacturing cost is high.

도 1은 종래 기술에 따른 반도체 소자 테스터(200)의 예시적인 블록도이다.1 is an exemplary block diagram of a semiconductor device tester 200 according to the prior art.

도 1에 도시된 바와 같이, 반도체 컴포넌트 테스트 장치(200)는, 고정유닛(210)과, 드라이브 보드(220)와, 복수의 패턴 생성 보드(230a 내지 230n)와, 복수의 전원 드라이브 보드(240a 내지 240k)와, 백플레인 보드(250)와, 전원 공급부(260)를 포함하며, 상기 반도체 컴포넌트 테스트 장치(200)는 외부의 서버(300)와 연결될 수 있다.As shown in FIG. 1, the semiconductor component test apparatus 200 includes a fixing unit 210, a drive board 220, a plurality of pattern generation boards 230a to 230n, and a plurality of power drive boards 240a. To 240k), a backplane board 250, and a power supply unit 260, and the semiconductor component test apparatus 200 may be connected to an external server 300.

각각의 구성을 간단히 살펴보면, 고정유닛(210)은 테스트될 반도체 컴포넌트를 장착할 수 있는 복수의 소켓을 구비하며 유선으로 상기 드라이브 보드(220)에 연결되고, 드라이브 보드(220)는 상기 복수의 패턴 생성 보드(230a 내지 230n) 및 상기 전원 드라이브 보드(240a 내지 240k)와의 접속을 위한 커넥터를 구비하고 있으며 상기 고정유닛과 유선을 통하여 연결된다. 복수의 패턴 생성 보드(230a 내지 230n)는 외부의 서버(300)로부터 송신된 테스트 프로그램을 사용하여 상기 반도체 컴포넌트의 테스트를 위해 필요한 일련의 신호, 즉 테스트 패턴 신호 및 기대치 신호를 생성하여 상기 테스트 패턴 신호를 상기 반도체 컴포넌트로 송신하고 상기 반도체 컴포넌트로부터 전송된 테스트 결과 신호와 상기 기대치 신호를 비교하여 상기 반도체 컴포넌트의 동작을 테스트한다.Briefly looking at each configuration, the fixing unit 210 has a plurality of sockets for mounting the semiconductor component to be tested and is connected to the drive board 220 by wire, the drive board 220 is the plurality of patterns It is provided with a connector for connecting the generation board (230a to 230n) and the power drive board (240a to 240k) and is connected to the fixed unit via a wire. The plurality of pattern generation boards 230a to 230n generate a series of signals necessary for the test of the semiconductor component, that is, a test pattern signal and an expected signal using a test program transmitted from an external server 300 to generate the test pattern. The operation of the semiconductor component is tested by transmitting a signal to the semiconductor component and comparing the expected result signal with a test result signal transmitted from the semiconductor component.

복수의 전원 드라이브 보드(240a 내지 240k)는 동일한 전원 드라이브 보드로 이루어지며 상기 고정유닛(210)을 통하여 상기 반도체 컴포넌트에 전원을 공급하는 역할을 한다.The plurality of power drive boards 240a to 240k are formed of the same power drive board and serve to supply power to the semiconductor component through the fixing unit 210.

백플레인 보드(250)는 상기 복수의 패턴 생성 보드(230a 내지 230n) 및 상기 복수의 전원 드라이브 보드(240a 내지 240k)와의 접속을 위한 복수의 커넥터를 포함한다.The backplane board 250 includes a plurality of connectors for connecting to the plurality of pattern generation boards 230a to 230n and the plurality of power drive boards 240a to 240k.

전원 공급부(260)는 상기 백플레인 보드(250)를 기구적으로 지지하며 상기 백플레인 보드(250)에 전원을 공급하는 역할을 한다.The power supply unit 260 mechanically supports the backplane board 250 and serves to supply power to the backplane board 250.

외부의 서버(300)는 소정의 사용자 인터페이스를 제공하여 사용자가 테스트될 반도체 컴포넌트의 특성에 맞는 테스트 프로그램을 작성할 수 있는 환경을 제공한다.The external server 300 provides a predetermined user interface so that a user can create a test program suitable for the characteristics of the semiconductor component to be tested.

복수의 패턴 생성 보드(230a 내지 230n) 상에는 하나 이상의 프로그램 가능한 로직 소자(예를 들어, FPGA 등)가 구비되는데, 각 로직 소자는 외부의 서버(300)의 제어에 따라 각종 테스트 신호를 생성 및 출력한다. 따라서, 반도체 소자 테스트 장치는 각 프로그램 가능한 로직 소자를 제어하기 위한 테스터 컨트롤 버스를 필요로 한다.One or more programmable logic elements (eg, FPGAs) are provided on the plurality of pattern generation boards 230a to 230n, and each logic element generates and outputs various test signals under the control of an external server 300. do. Thus, the semiconductor device test apparatus needs a tester control bus to control each programmable logic device.

현재 반도체 소자의 동작 속도가 증가함에 따라 테스트 신호의 클럭도 함께 증가하고 있으나, 프로그램 가능한 로직 소자를 제어하는 반도체 소자 테스터 제어 장치는 저속 통신에 의해 수행되고 있다는 문제점이 있다. 특히, 병렬로 다수의 보드를 묶어서 통신하게 되면, 속도가 낮아지고, 많은 선들이 필요하며, 통신의 신뢰성도 낮아지고, 양방향(풀-듀플렉스) 설계가 어렵고 비용이 증가한다는 문제점이 있다.As the operation speed of the semiconductor device increases, the clock of the test signal also increases, but there is a problem that the semiconductor device tester control device controlling the programmable logic device is performed by low speed communication. In particular, when a plurality of boards in parallel to communicate with each other, there is a problem that the speed is low, many wires are required, communication reliability is low, bidirectional (full-duplex) design is difficult and the cost is increased.

상술한 문제점을 해결하기 위하여, 본 발명은 다수의 프로그램 가능한 로직 소자들로 구성된 패턴 생성보드가 복수개 설치되어 복수개의 반도체 소자를 동시에 테스트 하는 다수개의 패턴생성보드가 삽입되는 반도체 소자 테스터를 직렬 통신하는 허브를 사용하여 제어함으로써 신속하고 신뢰성이 높은 제어를 가능하게 하는 반도체 소자 테스터 제어 장치를 제공하는 것을 그 목적으로 한다.In order to solve the above-mentioned problems, the present invention provides a plurality of pattern generation boards comprising a plurality of programmable logic elements installed in series communication of a semiconductor device tester is inserted into a plurality of pattern generation boards for testing a plurality of semiconductor devices at the same time It is an object of the present invention to provide a semiconductor device tester control device which enables fast and reliable control by controlling using a hub.

본 발명에 따른 반도체 소자 테스터 제어 장치는 다수의 프로그램 가능한 로직 소자들로 구성된 패턴 생성보드가 복수개 설치되어 복수개의 반도체 소자를 동시에 테스트 하는 반도체 소자 테스터를 제어하는 반도체 소자 테스터 제어 장치에 있어서, 상기 프로그램 가능한 로직 소자를 제어하기 위한 제어 신호를 생성하는 호스트 컨트롤러; 상기 호스트 컨트롤러에 접속되어 상기 제어 신호를 수신하는 테스터 컨트롤 허브; 및 상기 테스터 컨트롤 허브로부터 분배되는 제어 신호를 직렬 제어 버스를 통하여 수신하여 패턴 생성 보드 상의 상기 프로그램 가능한 로직 소자로 전송하는 PGB 컨트롤 허브를 포함하는 것을 특징으로 한다.In the semiconductor device tester control device according to the present invention is a semiconductor device tester control device for controlling a semiconductor device tester for testing a plurality of semiconductor devices at the same time is provided with a plurality of pattern generation board consisting of a plurality of programmable logic elements, the program A host controller for generating control signals for controlling possible logic elements; A tester control hub connected to the host controller to receive the control signal; And a PGB control hub which receives a control signal distributed from the tester control hub via a serial control bus and transmits it to the programmable logic device on the pattern generation board.

상기 호스트 컨트롤러는 상기 테스터 컨트롤 허브와 접속되는 기가비트 이더넷 컨트롤러를 포함하는 호스트 PC를 포함할 수 있다.The host controller may include a host PC including a gigabit Ethernet controller connected to the tester control hub.

상기 테스터 컨트롤 허브는 상기 호스트 컨트롤러와 접속되는 기가비트 이더넷 컨트롤러를 포함하는 것이 바람직하다.The tester control hub preferably includes a gigabit Ethernet controller connected to the host controller.

상기 직렬 제어 버스는 1비트 직렬 LVDS를 이용한 직렬 제어 버스를 포함할 수 있다.The serial control bus may include a serial control bus using a 1 bit serial LVDS.

직렬 제어 버스를 통하여 상기 테스터 컨트롤 허브와 접속되는 상기 PGB 컨트롤 허브를 하나 이상 포함하는 것이 바람직하며, 상기 직렬 제어 버스는 1비트 직렬 LVDS를 이용한 직렬 제어 버스를 포함하는 것이 더욱 바람직하다.It is preferred to include one or more of the PGB control hubs connected to the tester control hub via a serial control bus, more preferably the serial control bus comprises a serial control bus using a 1-bit serial LVDS.

상기 PGB 컨트롤 허브는 하나 이상의 프로그램 가능한 로직 소자와 병렬 통신을 통하여 접속되는 것이 바람직하며, 상기 병렬 통신은 8비트 병렬 LVTTL 신호를 이용한 병렬 통신을 포함하는 것이 더욱 바람직하다.The PGB control hub is preferably connected in parallel communication with one or more programmable logic elements, and the parallel communication further includes parallel communication using an 8-bit parallel LVTTL signal.

상기 테스터 컨트롤 허브는 상기 PGB 컨트롤 허브는 풀-듀플렉스 모드로 통신하며, 상기 PGB 컨트롤 허브는 상기 프로그램 가능한 로직 소자와 풀-듀플렉스 모드로 통신하는 것이 바람직하다.The tester control hub preferably communicates the PGB control hub in full-duplex mode, and the PGB control hub in communication with the programmable logic element in full-duplex mode.

이하에서는, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings a preferred embodiment according to the present invention will be described in detail.

도 2는 본 발명에 따른 반도체 소자 테스터 제어 장치를 도시한 블록도이다.2 is a block diagram illustrating a semiconductor device tester control device according to the present invention.

도 2를 참조하면, 본 발명에 따른 반도체 소자 테스터 제어 장치는 호스트 컨트롤러(100), 테스터 컨트롤 허브(TCH: Test Control Hub)(150) 및 PGB(Pattern Generation Board) 컨트롤 허브(PCH: PGB Control Hub)(200, 300)로 구성된다.Referring to FIG. 2, the semiconductor device tester control apparatus according to the present invention may include a host controller 100, a tester control hub (TCH) 150, and a pattern generation board (PGB) control hub (PCH). (200, 300).

호스트 컨트롤러(100)는 테스트 패턴 신호를 생성하는 프로그램 가능한 로직 소자를 제어하기 위한 제어 신호를 생성한다. 도 2에는 프로그램 가능한 로직 소자의 일례인 FPGA(210, 220, 230, 310, 320, 330)가 도시되어 있다.The host controller 100 generates a control signal for controlling a programmable logic element that generates a test pattern signal. 2 illustrates FPGAs 210, 220, 230, 310, 320, 330 that are examples of programmable logic devices.

호스트 컨트롤러(100)는 소정의 테스터 제어 소프트웨어가 설치된 호스트 PC(Personal Comput0er)를 포함할 수 있다. 바람직하게는, 호스트 PC는 테스터 컨트롤 허브(150)와 접속되는 기가비트 이더넷 컨트롤러를 포함한다. 기가비트 이더넷은 접속된 다른 장치와의 안정적인 풀-듀플렉스(Full-duplex) 통신을 보장한다.The host controller 100 may include a host PC (Personal Comput0er) in which predetermined tester control software is installed. Preferably, the host PC includes a Gigabit Ethernet controller connected to the tester control hub 150. Gigabit Ethernet ensures reliable full-duplex communication with other connected devices.

테스터 컨트롤 허브(150)는 호스트 컨트롤러(100)에 접속되어 제어 신호를 수신하고 수신한 제어 신호를 하나 이상의 PGB 컨트롤 허브(200, 300)로 분배한다. 호스트 컨트롤러(100)에서 생성한 제어 신호는 PHY(160) 및 MAC(170)을 통하여 테스터 컨트롤 허브(150)에 전송된다. 테스터 컨트롤 허브(150)는 호스트 컨트롤러(100)가 기가비트 이더넷 컨트롤러를 포함하는 경우 대응하는 기가비트 이더넷 컨트롤러를 포함하는 것이 바람직하다. 테스터 컨트롤 허브(150)는 FPGA 등의 프로그램 가능한 로직 소자로 구성할 수 있다.The tester control hub 150 is connected to the host controller 100 to receive a control signal and to distribute the received control signal to one or more PGB control hubs 200 and 300. The control signal generated by the host controller 100 is transmitted to the tester control hub 150 through the PHY 160 and the MAC 170. The tester control hub 150 preferably includes a corresponding gigabit Ethernet controller when the host controller 100 includes a gigabit Ethernet controller. The tester control hub 150 may be configured as a programmable logic device such as an FPGA.

패턴 생성 보드(2000, 3000) 상에 구비되는 PGB 컨트롤 허브(200, 300)는 테스터 컨트롤 허브(150)로부터 분배되는 제어 신호를 수신하여 패턴 생성 보드(2000, 3000) 상의 FPGA(210, 220, 230, 310, 320, 330)로 전송한다.The PGB control hubs 200 and 300 provided on the pattern generation boards 2000 and 3000 receive control signals distributed from the tester control hub 150 and the FPGAs 210 and 220 on the pattern generation boards 2000 and 3000. 230, 310, 320, 330.

PGB 컨트롤 허브(200, 300)는 테스터 컨트롤 허브(150)와 고속으로 통신하기 위하여 직렬 통신(serial communication)을 이용한다. 바람직하게는, PGB 컨트롤 허브(200, 300)는 테스터 컨트롤 허브(150)와 LVDS(Low Voltage Differential Signal) 방식(예를 들면 1비트 직렬 LVDS 방식)과 같은 고속 시리얼 백플레인 통신 규격을 이용하여 풀-듀플렉스 모드로 통신한다. PGB 컨트롤 허브(200, 300)는 FPGA 등의 프로그램 가능한 로직 소자로 구성할 수 있다.The PGB control hubs 200 and 300 use serial communication to communicate with the tester control hub 150 at high speed. Preferably, the PGB control hubs 200 and 300 use full-speed serial backplane communication specifications such as the tester control hub 150 and a low voltage differential signal (LVDS) scheme (eg, 1-bit serial LVDS scheme). Communicate in duplex mode. The PGB control hubs 200 and 300 may be configured as programmable logic elements such as FPGAs.

PGB 컨트롤 허브(200, 300)는 하나 이상의 FPGA(210, 220, 230, 310, 320, 330)와 풀-듀플렉스 병렬 통신을 통하여 접속되는 것이 바람직하다. 테스트 컨트롤 보드(1000)와 패턴 생성 보드(2000, 3000) 사이의 거리에 비하여 PGB 컨트롤 허브(200, 300)와 FPGA(210, 220, 230, 310, 320, 330) 사이의 거리는 가깝기 때문에 병렬 통신을 이용하여도 고속 통신이 가능하다. 예를 들어, PGB 컨트롤 허브(200, 300)와 FPGA(210, 220, 230, 310, 320, 330) 사이의 통신은 LVTTL 신호(예를 들면, 8비트 병렬 LVTTL 신호)를 이용하는 것도 무방하다.The PGB control hubs 200, 300 are preferably connected to one or more FPGAs 210, 220, 230, 310, 320, 330 via full-duplex parallel communication. Since the distance between the PGB control hubs 200 and 300 and the FPGAs 210, 220, 230, 310, 320, and 330 is close compared to the distance between the test control board 1000 and the pattern generation boards 2000 and 3000, parallel communication is performed. High speed communication is also possible using. For example, the communication between the PGB control hubs 200 and 300 and the FPGAs 210, 220, 230, 310, 320, and 330 may use LVTTL signals (eg, 8-bit parallel LVTTL signals).

PGB 컨트롤 허브(200, 300)가 하나 이상 구비되는 경우, 테스터 컨트롤 허브(150)는 PGB 컨트롤 허브(200, 300) 중 어느 하나와 1:1로 통신하는 개별 어드레싱 모드로 동작하거나 1:N으로 통신하는 브로드캐스팅 모드로 동작할 수 있다. 또한, 하나의 패킷에 하나의 어드레스와 다수의 연속된 데이터를 묶어서 보내는 버스트 모드와 하나의 패킷에 연속되지 않은 다수의 어드레스와 다수의 데이터를 묶어서 보내는 멀티모드로 동작할 수도 있다.When one or more PGB control hubs 200 and 300 are provided, the tester control hub 150 operates in a separate addressing mode in which 1: 1 communication with either of the PGB control hubs 200 and 300 is performed or 1: N. Operate in a communicating mode of communication. In addition, the present invention may operate in a burst mode in which one address and a plurality of contiguous data are bundled in one packet and a multi-mode in which a plurality of addresses and a plurality of data not contiguous in one packet are sent.

도 3은 본 발명에 따른 반도체 소자 테스터 제어 장치에서 사용되는 버스트 모드의 패킷 구조를 도시한 도면이며, 도 4는 본 발명에 따른 반도체 소자 테스터 제어 장치에서 사용되는 멀티 모드의 패킷 구조를 도시한 도면이다.3 is a diagram illustrating a burst mode packet structure used in the semiconductor device tester control apparatus according to the present invention, and FIG. 4 is a diagram illustrating a multi-mode packet structure used in the semiconductor device tester control apparatus according to the present invention. to be.

도 3을 참조하면, 버스트 모드에서 FPGA에 데이터를 기록하는 WRITE, 이를 확인하는 ACK-WRITE, FPGA에 저장된 데이터 판독을 요청하는 READ 및 요청한 데이터를 전송하는 ACK-READ 등이 정의되어 있다.Referring to FIG. 3, WRITE for writing data to the FPGA in burst mode, ACK-WRITE for confirming this, READ for requesting reading of data stored in the FPGA, and ACK-READ for transmitting the requested data are defined.

도 4를 참조하면, 멀티 모드에서 FPGA에 데이터를 기록하는 WRITE, 이를 확인하는 ACK-WRITE, FPGA에 저장된 데이터 판독을 요청하는 READ 및 요청한 데이터를 전송하는 ACK-READ 등이 정의되어 있다.Referring to FIG. 4, a WRITE for writing data to an FPGA in a multi mode, an ACK-WRITE for confirming this, a READ for requesting reading of data stored in the FPGA, and an ACK-READ for transmitting the requested data are defined.

도 3 및 도 4에 도시된 패킷 구조 외에도 다양한 패킷 구조를 이용한 통신이 가능하다.In addition to the packet structure shown in FIGS. 3 and 4, communication using various packet structures is possible.

도 2에는 PGB 컨트롤 허브(200, 300)가 두 개 설치된 경우만이 도시되어 있으나, 패턴 생성 보드(2000, 3000)의 개수에 따라 적절한 수의 PGB 컨트롤 허브가 설치될 수 있음은 당업자에게 자명하다고 할 것이다.Although only two PGB control hubs 200 and 300 are installed in FIG. 2, an appropriate number of PGB control hubs may be installed according to the number of pattern generation boards 2000 and 3000. will be.

본 발명에 따른 반도체 소자 테스터 제어 장치는 다수의 프로그램 가능한 로직 소자들로 구성된 패턴 생성보드가 복수개 설치되어 복수개의 반도체 소자를 동시에 테스트 하는 다수개의 패턴생성보드가 삽입되는 반도체 소자 테스터를 직렬 통신하는 허브를 사용하여 제어함으로써 신속하고 신뢰성이 높은 제어를 가능하게 하는 장점이 있다. 또한, 병렬로 다수의 보드가 연결되는 멀티드롭 방식에 비하여 고속 직렬 제어 버스로 각 보드와 1:1로 연결되고, LVDS와 같은 차동 신호를 이용하므로, 고속 양방향 통신이 가능하며 버스 신호선의 수가 감소되어 제조 및 유지 비용을 절감할 수 있다는 장점이 있다.The semiconductor device tester control device according to the present invention is a hub for serially communicating a semiconductor device tester in which a plurality of pattern generation boards including a plurality of programmable logic elements are installed to insert a plurality of pattern generation boards for simultaneously testing a plurality of semiconductor devices. Control by using has the advantage of enabling fast and reliable control. In addition, compared to the multidrop method in which a large number of boards are connected in parallel, each board is connected 1: 1 with a high speed serial control bus and a differential signal such as LVDS enables high-speed bidirectional communication and reduces the number of bus signal lines. There is an advantage that can reduce the manufacturing and maintenance costs.

Claims (12)

다수의 프로그램 가능한 로직 소자들로 구성된 패턴 생성보드가 복수개 설치되어 복수개의 반도체 소자를 동시에 테스트 하는 반도체 소자 테스터를 제어하는 반도체 소자 테스터 제어 장치에 있어서,In the semiconductor device tester control device for controlling a semiconductor device tester for testing a plurality of semiconductor devices at the same time is provided with a plurality of pattern generation board consisting of a plurality of programmable logic elements, 상기 프로그램 가능한 로직 소자를 제어하기 위한 제어 신호를 생성하는 호스트 컨트롤러;A host controller generating a control signal for controlling the programmable logic element; 상기 호스트 컨트롤러에 접속되어 상기 제어 신호를 수신하는 테스터 컨트롤 허브; 및A tester control hub connected to the host controller to receive the control signal; And 상기 테스터 컨트롤 허브로부터 분배되는 제어 신호를 직렬 제어 버스를 통하여 수신하여 패턴 생성 보드 상의 상기 프로그램 가능한 로직 소자로 전송하는 PGB 컨트롤 허브PGB control hub that receives a control signal distributed from the tester control hub via a serial control bus and transmits it to the programmable logic device on the pattern generation board. 를 포함하는 것을 특징으로 하는 반도체 소자 테스터 제어 장치.Semiconductor device tester control device comprising a. 제1항에 있어서,The method of claim 1, 상기 호스트 컨트롤러는 상기 테스터 컨트롤 허브와 접속되는 기가비트 이더넷 컨트롤러를 포함하는 호스트 PC를 포함하는 것을 특징으로 하는 반도체 소자 테스터 제어 장치.The host controller includes a host PC including a gigabit Ethernet controller connected to the tester control hub. 제1항에 있어서,The method of claim 1, 상기 테스터 컨트롤 허브는 상기 호스트 컨트롤러와 접속되는 기가비트 이더넷 컨트롤러를 포함하는 것을 특징으로 하는 반도체 소자 테스터 제어 장치.The tester control hub includes a gigabit Ethernet controller connected to the host controller. 제1항에 있어서,The method of claim 1, 상기 직렬 제어 버스는 LVDS를 포함하는 고속 시리얼 백플레인 통신 버스를 포함하는 것을 특징으로 하는 반도체 소자 테스터 제어 장치.And the serial control bus comprises a high speed serial backplane communication bus including LVDS. 제1항에 있어서,The method of claim 1, 직렬 제어 버스를 통하여 상기 테스터 컨트롤 허브와 접속되는 상기 PGB 컨트롤 허브를 하나 이상 포함하는 것을 특징으로 하는 반도체 소자 테스터 제어 장치.And at least one PGB control hub connected to the tester control hub via a serial control bus. 제5항에 있어서,The method of claim 5, 상기 직렬 제어 버스는 LVDS를 포함하는 고속 시리얼 백플레인 통신 버스를 포함하는 것을 특징으로 하는 반도체 소자 테스터 제어 장치.And the serial control bus comprises a high speed serial backplane communication bus including LVDS. 제1항에 있어서,The method of claim 1, 상기 PGB 컨트롤 허브는 하나 이상의 프로그램 가능한 로직 소자와 병렬 통신을 통하여 접속되는 것을 특징으로 하는 반도체 소자 테스터 제어 장치.And the PGB control hub is connected in parallel communication with one or more programmable logic elements. 제7항에 있어서,The method of claim 7, wherein 상기 병렬 통신은 LVTTL 신호를 이용한 병렬 통신을 포함하는 것을 특징으로 하는 반도체 소자 테스터 제어 장치.And said parallel communication comprises parallel communication using an LVTTL signal. 제1항에 있어서,The method of claim 1, 상기 테스터 컨트롤 허브는 상기 PGB 컨트롤 허브와 풀-듀플렉스 모드로 통신하는 것을 특징으로 하는 반도체 소자 테스터 제어 장치.And the tester control hub communicates with the PGB control hub in a full-duplex mode. 제1항에 있어서,The method of claim 1, 상기 PGB 컨트롤 허브는 상기 프로그램 가능한 로직 소자와 풀-듀플렉스 모드로 통신하는 것을 특징으로 하는 반도체 소자 테스터 제어 장치.And the PGB control hub communicates with the programmable logic device in full-duplex mode. 제1항에 있어서,The method of claim 1, 상기 호스트 컨트롤러는 상기 테스터 컨트롤 허브와 풀-듀플렉스 모드로 통신하는 것을 특징으로 하는 반도체 소자 테스터 제어 장치.And the host controller is in communication with the tester control hub in a full-duplex mode. 제1항에 있어서,The method of claim 1, 상기 PGB 컨트롤 허브를 하나 이상 포함하되, 상기 테스터 컨트롤 허브는 상기 하나 이상의 PGB 컨트롤 허브와 선택적으로 통신하는 경우 개별 어드레싱 모드로 동작하며 상기 하나 이상의 PGB 컨트롤 허브 전체와 동시에 통신하는 경우 브로드캐스팅 모드로 동작하는 것을 특징으로 하는 반도체 소자 테스터 제어 장치.At least one PGB control hub, wherein the tester control hub operates in a separate addressing mode when selectively communicating with the at least one PGB control hub, and operates in a broadcasting mode when simultaneously communicating with all of the at least one PGB control hub. A semiconductor device tester control device, characterized in that.
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