[go: up one dir, main page]

KR100783492B1 - 차동증폭회로 및 이를 포함한 믹서회로 - Google Patents

차동증폭회로 및 이를 포함한 믹서회로 Download PDF

Info

Publication number
KR100783492B1
KR100783492B1 KR1020040060733A KR20040060733A KR100783492B1 KR 100783492 B1 KR100783492 B1 KR 100783492B1 KR 1020040060733 A KR1020040060733 A KR 1020040060733A KR 20040060733 A KR20040060733 A KR 20040060733A KR 100783492 B1 KR100783492 B1 KR 100783492B1
Authority
KR
South Korea
Prior art keywords
differential
differential amplifier
stage
main
auxiliary
Prior art date
Application number
KR1020040060733A
Other languages
English (en)
Other versions
KR20060011742A (ko
Inventor
김태욱
김본기
이귀로
Original Assignee
인티그런트 테크놀로지즈(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인티그런트 테크놀로지즈(주) filed Critical 인티그런트 테크놀로지즈(주)
Priority to KR1020040060733A priority Critical patent/KR100783492B1/ko
Priority to US11/128,351 priority patent/US7602227B2/en
Priority to EP05016435A priority patent/EP1622260A3/en
Priority to JP2005221692A priority patent/JP2006135932A/ja
Priority to CNB2005100887656A priority patent/CN100481719C/zh
Publication of KR20060011742A publication Critical patent/KR20060011742A/ko
Application granted granted Critical
Publication of KR100783492B1 publication Critical patent/KR100783492B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/14—Balanced arrangements
    • H03D7/1425—Balanced arrangements with transistors
    • H03D7/1441—Balanced arrangements with transistors using field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/14—Balanced arrangements
    • H03D7/1425—Balanced arrangements with transistors
    • H03D7/1433—Balanced arrangements with transistors using bipolar transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/14—Balanced arrangements
    • H03D7/1425—Balanced arrangements with transistors
    • H03D7/1458—Double balanced arrangements, i.e. where both input signals are differential
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/14—Balanced arrangements
    • H03D7/1425—Balanced arrangements with transistors
    • H03D7/1491—Arrangements to linearise a transconductance stage of a mixer arrangement
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
    • H03D2200/0041—Functional aspects of demodulators
    • H03D2200/0043—Bias and operating point
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
    • H03D2200/0041—Functional aspects of demodulators
    • H03D2200/0047—Offset of DC voltage or frequency

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 차동증폭회로의 선형성 개선에 관한 것이며, 더욱 상세하게는 메인 차동증폭부와 그의 선형성을 개선하기 위한 보조 차동증폭부를 갖는 차동증폭회로 및 그 차동증폭회로를 포함하는 믹서회로에 관한 것이다.
이러한 본 발명의 일 실시 예에 따른 차동증폭회로는 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 메인 차동단과, 메인 차동단을 바이어싱하는 전류원을 포함하는 메인 차동증폭부 및 메인 차동단과 병렬연결되어 상기 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 보조 차동단을 포함하는 보조 차동증폭부를 포함하고, 메인 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 보조 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 메인 차동증폭부와 보조 차동증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖는다.
메인 차동증폭부, 보조 차동증폭부, 캐스코드, 폴디드 믹서, 차동증폭회로

Description

차동증폭회로 및 이를 포함한 믹서회로{DIFFERENTIAL AMPLIFIER CIRCUIT AND MIXER CIRCUIT COMPRISING THEREOF}
도 1은 본 발명에서 제안하고자 하는 차동증폭회로 중에서 전류 바이어스된 차동증폭회로의 차동 증폭부(Fully Differential Amplifier, FDA)를 도시한 것이다.
도 2는 본 발명에서 제안하고자 하는 차동증폭회로 중에서 전류 바이어스가 없는 차동증폭회로의 차동 증폭부(Pseudo Differential Amplifier, PDA)를 도시한 것이다.
도 3은 본 발명의 일 실시 예에 따른 차동증폭회로를 나타낸 도면이다.
도 4a는 도 1에 도시된 전류 바이어스된 차동증폭회로의 차동 증폭부 만을 구동시킬 경우의 전류 및 드레인 전류에 대한 게이트 전압의 1차 2차 3차 미분값(gm, gm', gm")을 도시한 그래프이다.
도 4b는 본 발명의 일실시예에 따른 메인 차동 증폭부에서 바이어스 변화에 따른 gm"의 값의 변화를 도시한 것이다.
도 4c는 본 발명의 일실시예에 따른 보조 차동 증폭부에서 바이어스 변화에 따른 gm"의 값의 변화를 도시한 것이다.
도 5는 보조 증폭부와 메인 증폭부의 결합에 따른 선형성 개선를 보여주기 위한 그래프를 도시한 것이다.
도 6은 본 발명에 따른 차동 증폭 회로를 가지고 보조 차동 증폭부의 트랜지스터에 인가되는 바이어스를 조절하여 IIP3를 시뮬레이션한 결과을 도시한 것이다.
도 7은 본 발명의 일 실시 예의 변형된 실시 예에 따른 차동증폭회로를 나타낸 도면이다.
도 8은 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 더블 밸런스 믹서회로를 나타낸 도면이다.
도 9는 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 폴디드 믹서회로를 나타낸 도면이다.
도 10은 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 LC-폴디드 믹서회로를 나타낸 도면이다.
도 11은 도 9의 변형된 예를 나타낸 도면이다.
도 12는 도 10의 변형된 예를 나타낸 도면이다.
***** 도면의 주요부분에 대한 부호의 설명 *****
31: 메인 차동증폭부 32: 보조 차동증폭부
300: 차동증폭회로 100: 부하단
200: 믹서부 401, 406: 전류 바이어스부
402, 405: LC 바이어스부 403: 제1 전류 바이어스부
404: 제2 전류 바이어스부 500: 커패시터부
본 발명은 차동증폭회로에 관한 것이며, 더욱 상세하게는 선형성을 개선시킨 차동증폭회로 및 그 차동증폭회로를 포함하는 믹서회로에 관한 것이다. 
싱글 엔디드(Single ended) 회로로 구성된 RF 회로는 SOC(System on a Chip)와 같은 고집적 회로에서 시그널 커플링(signal coupling)이나 우수 차수 왜곡(even order distortion)과 같은 문제에 취약하다. 따라서, 이러한 문제를 해결하기 위해 차동회로를 이용하고 있다. 즉, 차동회로는 CMRR(Common Mode Rejection Ratio)과 IIP2 가 높아 앞서 논의한 문제 해결에 효과적이다.
또한, RF 회로에서 선형성은 매우 중요한 요소인데 이는 증폭회로의 트랜스컨덕턴스의 2차 미분 계수(gm") 값과 매우 밀접한 관련이 있다.
본원의 출원인은 이러한 선형성을 향상시키기 위한 방법으로 2001년 “상보소자를 이용한 싱글엔드형 차동 회로”라는 명칭으로 국내 출원(국내 출원번호10-2001-0003277)한 바 있으며, 미국특허등록(US No. 6,693,493)을 받은 바 있다. 국내 출원번호10-2001-0003277 및 미국특허 No. 6,693,493은 트랜스컨덕턴스의 2차 미분계수(gm")를 보조 트랜지스터를 사용하여 상쇄시키는 방법이다.
그러나, 국내 출원번호10-2001-0003277 및 미국특허 No. 6,693,493에서 제안한 것은 싱글 엔디드(single-ended) 형태의 회로이다. “Second-Order Intermodulation Mechanisms in CMOS Downconverters, IEEE, J. of Solid State Circuits, vol. 38, No. 3 Mar. 2003, pp394-406”을 참조하면, 국내 출원번호10-2001-0003277 및 미국특허 No. 6,693,493에서 제안한 방법을 단순히 차동회로에 적용할 시에는 앞서 언급한 차동회로의 장점인 높은 CMRR 과 IIP2를 얻지 못하는 문제점이 있다는 것이 개시되어 있다.
상기와 같은 문제점을 극복하기 위한 본 발명의 목적은 차동회로의 장점인 CMRR 이나 IIP2를 크게하면서도, IIP3를 개선할 수 있는 차동증폭회로를 제공하는 데 있다.
본 발명의 다른 목적은, 차동 회로의 장점을 살리면서 선형성을 개선할 수 있는 믹서 회로를 구현할 수 있는 차동증폭회로를 제공하는 데 있다.
이러한 기술적 과제를 달성하기 위한 본 발명의 일 실시 예에 따른 차동증폭회로는 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 메인 차동단과, 상기 메인 차동단을 바이어싱하는 전류원을 포함하는 메인 차동증폭부 및 상기 메인 차동단과 병렬연결되어 상기 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 보조 차동단을 포함하는 보조 차동증폭부를 포함하고, 상기 메인 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 메인 차동증폭부와 상기 보조 차동증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖는다.
본 발명의 일 실시 예에 따른 차동증폭회로에 의하면, 메인 차동증폭부의 gm"의 negative value를 보조 차동증폭부의 gm"의 positive value로 상쇄시켜 gm" 값을 최소화 시켜 선형성을 개선시킨 차동증폭회로를 구현하는 것이 가능하게 된다. 또한, 이와함께 메인 차동증폭부와 보조 차동증폭부를 결합한 차동증폭회로를 사용하여 상기와 같은 장점을 가지면서 차동 동작을 문제없이 수행할 수 있게 된다. 또한, 보조 차동증폭부만을 캐스코드로 구성한 차동증폭회로, 메인 차동증폭부만을 캐스코드로 구성한 차동증폭회로, 보조 차동증폭부 및 메인 차동증폭부를 캐스코드로 구성한 차동증폭회로로 구현할 수 있게 된다.
본 발명의 일 실시 예에 따른 믹서회로는 부하단과, 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 메인 차동단과, 상기 메인 차동단을 바이어싱하는 전류원을 포함하는 메인 차동증폭부 및 상기 메인 차동단과 병렬연결되어 상기 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 보조 차동단을 포함하는 보조 차동증폭부를 포함하고, 상기 메인 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 메인 차동증폭부와 상기 보조 차동증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖는 차동증폭회로 및 국부발진신호에 따라 상기 차동증폭회로에서 증폭된 신호의 주파수를 변환하여 상기 부하단으로 출력하는 믹서부를 포함한다.
본 발명의 일 실시 예에 따른 믹서회로에 의하면, 본 발명에 따른 차동증폭회로를 믹서회로에 구현하여 증폭단의 선형성을 개선시킨 믹서회로를 구현하는 것이 가능하게 된다.
본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 더블 밸런스 믹서회로는 부하단과, 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 메인 차동단과, 상기 메인 차동단을 바이어싱하는 전류원을 포함하는 메인 차동증폭부 및 상기 메인 차동단과 병렬연결되어 상기 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 보조 차동단을 포함하는 보조 차동증폭부를 포함하고, 상기 메인 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 메인 차동증폭부와 상기 보조 차동증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖는 차동증폭회로 및 국부발진신호에 따라 상기 차동증폭회로에서 증폭된 신호의 주파수를 변환하여 상기 부하단으로 출력하는 믹서부를 포함하고, 상기 믹서부는 더블 밸런스 형태이다.
본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 더블 밸런스 믹서회로에 의하면, 본 발명의 일 실시 예에 따른 차동증폭회로를 믹서회로에 구현하여 증폭단의 선형성을 개선시킨 더블 밸런스 믹서회로를 구현하는 것이 가능하게 된다.
본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 폴디드 믹서회로는 부하단과, 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 메인 차동단과, 상기 메인 차동단을 바이어싱하는 전류원을 포함하는 메인 차동증폭부 및 상기 메인 차동단과 병렬연결되어 상기 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 보조 차동단을 포함하는 보조 차동증폭부를 포함하고, 상기 메인 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 메인 차동증폭부와 상기 보조 차동증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖는 차동증폭회로와, 국부발진신호에 따라 상기 차동증폭회로에서 증폭된 신호의 주파수를 변환하여 상기 부하단으로 출력하는 믹서부 및 상기 차동증폭회로와 상기 믹서부의 공통 연결단에 전기적으로 연결되어 상기 믹서부를 바이어싱하는 전류원으로 이루어진 전류 바이어스부를 포함한다.
본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 폴디드 믹서회로에 의하면, 본 발명의 일실시 예에 따른 차동증폭회로를 믹서회로에 구현하여 증폭단의 선형성을 개선시킨 폴디드 믹서회로를 구현하는 것이 가능하게 된다.
본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 LC-폴디드 믹서회로는 부하단과, 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 메인 차동단과, 상기 메인 차동단을 바이어싱하는 전류원을 포함하는 메인 차동증폭부 및 상기 메인 차동단과 병렬연결되어 상기 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 보조 차동단을 포함하는 보조 차동증폭부를 포함하고, 상기 메인 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 메인 차동증폭부와 상기 보조 차동증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖는 차동증폭회로와, 국부발진신호에 따라 상기 차동증폭회로에서 증폭된 신호의 주파수를 변환하여 상기 부하단으로 출력하는 믹서부 및 상기 차동증폭회로와 상기 믹서부의 공통 연결단에 전기적으로 연결되어 상기 믹서부를 바이어싱하는 LC 탱크회로로 이루어진 LC 바이어스부를 포함한다.
본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 LC-폴디드 믹서회로에 의하면, 본 발명의 일 실시 예에 따른 차동증폭회로를 믹서회로에 구현하여 증폭단의 선형성을 개선시킨 LC-폴디드 믹서회로를 구현하는 것이 가능하게 된다.
본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 폴디드 믹서회로의 변형된 예는 부하단과, 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 메인 차동단과, 상기 메인 차동단을 바이어싱하는 전류원을 포함하는 메인 차동증폭부 및 상기 메인 차동단과 병렬연결되어 상기 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 보조 차동단을 포함하는 보조 차동증폭부를 포함하고, 상기 메인 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 메인 차동증폭부와 상기 보조 차동증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖는 차동증폭회로와, 국부발진신호에 따라 상기 차동증폭회로에서 증폭된 신호의 주파수를 변환하여 상기 부하단으로 출력하는 믹서부와, 상기 차동증폭회로에 전기적으로 연결되어, 상기 차동증폭회로를 바이어싱하는 전류원으로 이루어진 제1 전류 바이어스부와, 상기 믹서부에 전기적으로 연결되어, 상기 믹서부를 바이어싱하는 전류원으로 이루어진 제2 전류 바이어스부 및 상기 차동증폭회로와 상기 믹서부 사이에 설치된 커패시터부를 포함한다.
본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 LC-폴디드 믹서회로의 변형된 예는 부하단과, 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 메인 차동단과, 상기 메인 차동단을 바이어싱하는 전류원을 포함하는 메인 차동증폭부 및 상기 메인 차동단과 병렬연결되어 상기 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 보조 차동단을 포함하는 보조 차동증폭부를 포함하고, 상기 메인 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 메인 차동증폭부와 상기 보조 차동증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖는 차동증폭회로와, 국부발진신호에 따라 상기 차동증폭회로에서 증폭된 신호의 주파수를 변환하여 상기 부하단으로 출력하는 믹서부와, 상기 차동증폭회로에 전기적으로 연결되어, 상기 차동증폭회로를 바이어싱하는 LC 탱크회로로 이루어진 LC 바이어스부와, 상기 믹서부에 전기적으로 연결되어, 상기 믹서부를 바이어싱하는 전류원으로 이루어진 전류 바이어스부 및 상기 차동증폭회로와 상기 믹서부 사이에 설치된 커패시터부를 포함한다.
이하에서는 본 발명에 따른 차동증폭회로의 기본 구성을 설명하고, 이러한 기본 구성을 활용한 실시예를 구체적으로 설명한다.
또한, 이하의 설명에서는 MOSFET을 중심으로 설명하고자 한다. 그러나, 본 발명의 정신은 MOSFET 뿐만 아니라 증폭기로 사용될 수 있는 바이폴라 정션 트랜지스터에도 적용할 수 있다. 따라서, 비록 본 명세서에서는 MOSFET을 중심으로 설명하지만, 본 발명의 개념과 범위가 MOSFET으로 한정되는 것은 아니다.
도 1은 본 발명에서 제안하고자 하는 차동증폭회로 중에서 전류 바이어스를 갖는 차동 증폭부(Fully Differential Amplifier, FDA)를 도시한 것이다.
도 1에 도시된 바와 같이, 전류 바이어스를 갖는 차동 증폭부(FDA)는 2개의 부하 저항(R1, R2), 2개의 NMOS 트랜지스터(MN1, MN2), 및 바이어스 전류 소오스(Ibias)를 포함한다. 2개의 부하저항(R1, R2)은 동일한 저항값을 가지며, 2개의 NMOS 트랜지스터(MN1, MN2)는 동일한 채널 특성을 갖도록 설정된다.　2개의 NMOS 트랜지스터(MN1, MN2) 각각의 게이트에는 2개의 입력신호(Vin+, Vin-)가 인가되며, 전류 바이어스를 갖는 차동 증폭부(FDA)는 2개의 입력신호(Vin+, Vin-)의 차를 증폭하게 된다.
도 2는 본 발명에서 제안하고자 하는 차동증폭회로 중에서 전류 바이어스가 없는 차동 증폭부(Pseudo Differential Amplifier, PDA)를 도시한 것이다.
도 2에 도시된 바와 같이, 전류 바이어스가 없는 차동 증폭부(PDA)는 2개의 부하 저항(R1, R2) 및 2개의 NMOS 트랜지스터(MN3, MN4)를 포함한다. 도 1에 도시된 전류 바이어스를 갖는 차동증폭부(FDA)와 마찬가지로, 전류 바이어스가 없는 차동 증폭부(PDA)의 2개의 부하저항(R1, R2)은 동일한 저항값을 가지며, 2개의 NMOS 트랜지스터(MN3, MN4)는 동일한 채널 특성을 갖도록 설정된다. 2개의 NMOS 트랜지스터(MN3, MN4) 각각의 게이트에는 2개의 입력신호(Vin+, Vin-)가 인가되며, 전류 바이어스가 없는 차동증폭부(PDA)는 2개의 입력신호(Vin+, Vin-)의 차를 증폭하게 된다.
도 3은 본 발명의 일 실시 예에 따른 차동증폭회로를 나타낸 도면이다.
도 3에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 차동증폭회로(300)는 부하단과, 메인 차동증폭부(31)와, 보조 차동증폭부(32)를 포함한다. 도 3을 통하여 알 수 있는 바와 같이, 본 발명의 일 실시 예에 따른 차동증폭회로(300)는 도 1에 도시된 전류 바이어스를 갖는 차동 증폭부(FDA)를 메인 차동증폭부(31)로 사용하고, 도 2에 도시된 전류 바이어스가 없는 차동 증폭부(PDA)를 보조 차동증폭부(32)로 하여, 이들을 병렬로 결합시킨 형태를 갖는다.
부하단은 제1 및 제2 부하 저항(R1, R2)으로 이루어지고, 메인 차동증폭부(31)는 제1 NMOS 트랜지스터(MN1), 제2 NMOS 트랜지스터(MN2) 및 바이어스 전류 소오스의 기능을 하는 전류원(Ibias)을 포함하고, 보조 차동증폭부(32)는 제3 NMOS 트랜지스터(MN3), 제4 NMOS 트랜지스터(MN4)를 포함한다.
메인 차동증폭부(31)의 제1 NMOS 트랜지스터(MN1)는 제1 부하저항(R1)과 직렬 연결되며, 제2 NMOS 트랜지스터(MN2)는 제2 부하저항(R2)과 직렬 연결된다. 제1 및 제2 NMOS 트랜지스터(MN1, MN2)는 제1 및 제2 부하저항(R1, R2)에 의해 각각 내부 공급 전압(Vdd)에 연결되고, 차동 모드로 동작하기 위한 전류원(Ibias)이 제1 및 제2 NMOS 트랜지스터(MN1, MN2)의 소오스와 기준전위 GND 간에 연결되어 있다.
또한, 제1 NMOS 트랜지스터(MN1)의 게이트에는 제1 입력전압(Vin+)이 입력되며, 제2 NMOS 트랜지스터(MN2)의 게이트에는 제2 입력전압(Vin-)이 입력되어, 두 입력간의 차에 해당하는 전압을 출력한다. 즉, 제1 NMOS 트랜지스터(MN1)와 제2 NMOS 트랜지스터(MN2)가 차동쌍을 이루어 메인 차동단을 구성하고, 2개의 입력신호인 제1 입력전압(Vin+)과 제2 입력전압(Vin-)의 차를 증폭한다. 전류원(Ibias)은 메인 차동단을 바이어싱한다.
보조 차동증폭부(32)는 제3 NMOS 트랜지스터(MN3)와 제4 NMOS 트랜지스터(MN4)를 가진다. 제3 NMOS 트랜지스터(MN3)의 드레인은 메인 차동증폭부(31)에 포함된 제1 NMOS 트랜지스터(MN1)의 드레인과 전기적으로 연결되며, 제3 NMOS 트랜지스터(MN3)의 소오스는 기준전위 GND와 연결된다. 제4 NMOS 트랜지스터(MN4)의 드레인은 메인 차동증폭부(31)에 포함된 제2 NMOS 트랜지스터(MN2)의 드레인과 전기적으로 연결되며, 제4 NMOS 트랜지스터(MN4)의 소오스는 기준전위 GND와 연결된다.　제3 NMOS 및 제4 NMOS 트랜지스터(MN3, MN4)의 게이트에는 각각 제1 및 제2 입력전압(Vin+, Vin-)이 입력되며, 바이어스 전압(Vbias)이 인가된다.
이하, 본 발명의 일실시예에 따른 회로의 동작 특성을 도 3 내지 도 6를 참조하여 설명한다.
먼저, 메인 차동증폭부(31)로 사용된 전류원이 있는 차동회로 (Fully differential amplifier, FDA)와 보조 차동증폭부(32)로 사용된 전류원이 없는 차동회로 (Pseudo differential amplifier, PDA)에 있어서의 차동회로의 장점인 IIP2와 CMRR(Common Mode Rejection Ratio)과 관련한 특성을 살펴보면, 메인 차동증폭부(31)에는 바이어스 전류 소오스의 기능을 하는 전류원(Ibias)이 동상(common mode) 신호에는 무한대의 피드백을 걸어주고, 차동(differentail mode) 신호에는 가상 접지로 작용을 하기 때문에 CMRR(Common Mode Rejection Ratio)과 IIP2(Input 2nd Intercept Point)가 비교적 높게 나타난다. 반면에, 보조 차동증폭부(32)에는 바이어스 전류 소오스의 기능을 하는 전류원이 존재하지 않기 때문에 메인 차동증폭부(31)와는 달리 CMRR이 낮고 IIP2 또한 낮게 나타나게 된다.
메인 차동 증폭부(31) 만의 증폭회로를 구동시킬 경우, 전류(I) 및 드레인 전류에 대한 게이트 전압의 1차 2차 3차 미분값(gm, gm', gm")이 도 4a에 도시되어 있다.
특히, 드레인 전류에 대한 게이트 전압의 3차 미분값(gm")의 크기는 3차 왜곡 신호(IMD3, 3rd order inter-modulation distortion)와 밀접한 관련이 있는 값이며, gm"의 크기가 작을수록 선형성(IIP3)이 향상된다.
그러나, 도 4b에 도시된 바와 같이, 사용하고자 하는 바이어스 영역에서 IIP3의 특성을 좌우하는 gm"의 값이 음의 값(negative value)으로 나타나고 있다.
메인 차동 증폭부(31) 구조에서는 gm"의 음의 값을 전류원(Ibias)을 변화시키는 방법으로는 양의 값(positive value)으로 변환할 수 없으며, 다만, 전류원(Ibias)을 변화시킴에 의해 gm"의 크기만을 변환시킬 수 있을 뿐이다. 따라서, gm"의 음의 값을 양의 값으로 변환하기 위해서, 보조 차동 증폭부(32)을 이용하게 된다.
도 4c는 본 발명의 일 실시 예에 따른 차동증폭회로에 포함된 보조 차동증폭부(32)에서 바이어스 변화에 따른 gm"의 값의 변화를 도시한 것이다.
도 4c에 도시된 바와 같이, 보조 차동증폭부(32)에 바이어스 전압을 변화시킴으로 인해 gm"의 음의 값을 양의 값으로 만들어 줄 수 있음을 알 수 있다.
도 3으로 돌아가서, 본 발명의 일실시예에 따른 차동 증폭회로(300)는 메인 차동증폭부(31)와 보조 차동증폭부(32)가 병렬로 구성되게 함으로써, 메인 차동증폭부(31)의 gm"의 음의 값을 보조 차동증폭부(32)의 gm"의 양의 값으로 상쇄시켜 gm"를 무시할 수 있는 값으로 만들어 줄 수 있게 된다.　 또한, 보조 차동증폭부(32)의 제3 NMOS 및 제4 NMOS 트랜지스터(MN3, MN4)에는 전류가 거의 흐르지 않으므로 이득(gain)이 존재하지 않으며, 따라서 CMRR은 메인 차동증폭부(31)에 의해 좌우되는 동작을 수행하므로, CMRR이 높으며 이로 인하여 IIP2 역시 높으므로, 차동증폭회로의 장점을 살리면서 선형성을 개선시킬 수 있게 된다.
도 5는 보조 차동증폭부(32)와 메인 차동증폭부(31)의 결합에 따른 트랜스 컨덕턴스의 2차 미분 계수(gm") 상쇄를 통한 선형성 개선를 보여주기 위한 그래프를 도시한 것이다.
도 5에 도시된 바와 같이, 보조 차동증폭부(32)에서의 gm"특성(510)과 메인 차동증폭부(31)의 gm"특성(520)의 합의 결과, 보조 차동증폭부(32)에서의 gm"특성(510)과 메인 차동증폭부(31)의 gm"특성(520)이 서로 상쇄되어, 본 발명에 따른 차동증폭회로에서의 gm"특성(530)은 선형화된 구간으로 나타나는 것을 알 수 있다.
도 6은 본 발명에 따른 차동 증폭 회로를 가지고 보조 차동 증폭부의 제3 및 제4 NMOS 트랜지스터(MN3, MN4)에 인가되는 바이어스를 조절하여 IIP3를 시뮬레이션한 결과을 도시한 것이다.
도시된 바와 같이, 바이어스가 없는 경우에는 IIP3의 값이 -1.315dBm 이고, 바이어스 값이 60인 경우에는 IIP3가 9.917dBm, 바이어스 값이 145인 경우에는 IIP3가 11.720dBm으로 전체적으로 10dBm 정도 개선시킬 수 있다.
도 7은 본 발명의 일 실시 예의 변형된 실시 예에 따른 차동증폭회로를 나타낸 도면이다.
도시된 바와 같이, 본 발명의 일 실시 예의 변형된 실시 예에 따른 차동증폭회로는 전류 바이어스된 메인 차동 증폭부(31)와 전류 바이어스가 없는 보조 캐스코드 차동증폭부(32a)를 병렬로 결합시킨 형태를 갖는다.
메인 차동 증폭부(31)는 제1 및 제2 부하 저항(R1, R2), 제1 및 제2 NMOS 트랜지스터(MN1, MN2), 및 바이어스 전류 소오스의 기능을 하는 전류원(Ibias)를 포함한다.
보조 캐스코드 차동증폭부(32a)는 캐스코드 연결된 제3 NMOS 트랜지스터(MN3) 및 제3 캐스코드 NMOS 트랜지스터(MN3cas)와 역시 캐스코드 연결된 제4 NMOS 트랜지스터(MN4) 및 제4 캐스코드 NMOS 트랜지스터(MN4cas)로 구성된다. 캐스코드 연결된 제3 NMOS 트랜지스터(MN3) 및 제3 캐스코드 NMOS 트랜지스터(MN3cas)와 역시 캐스코드 연결된 제4 NMOS 트랜지스터(MN4) 및 제4 캐스코드 NMOS 트랜지스터(MN4cas)는 차동쌍을 이루며, 제3 캐스코드 NMOS 트랜지스터(MN3cas) 및 제4 캐스코드 NMOS 트랜지스터(MN4cas)의 게이트는 GND에 연결되고, 제3 및 제4 NMOS 트랜지스터(MN3, MN4)의 게이트에는 바이어스 전압(Vbias)이 인가된다.
메인 차동증폭부(31)는 제1 부하저항(R1)과 제1 NMOS 트랜지스터(MN1)가 직렬 연결되며, 제2 부하저항(R2)와 제2 NMOS 트랜지스터(MN2)가 직렬 연결된다. 제1 및 제2 NMOS 트랜지스터(MN1, MN2)는 제1 및 제2 부하저항(R1, R2)에 의해 각각 내부 공급 전압(Vdd)에 연결되고, 차동 모드로 동작하기 위한 전류원(Ibias)가 제1 및 제2 NMOS 트랜지스터(MN1, MN2)의 소오스와 기준전위 GND 간에 연결되어 있다.
또한, 제1 NMOS 트랜지스터(MN1)의 게이트에는 제1 입력신호(Vin+)가 입력되며, 제2 NMOS 트랜지스터(MN2)의 게이트에는 제2 입력신호(Vin-)가 입력된다. 차동증폭기는 입력 전압의 차를 증폭하게 된다.
앞서 설명한 보조 캐스코드 차동증폭부(32a)의 구성에 의하면, 캐스코드 연결에 따라 트랜지스터의 게이트와 드레인간의 밀러 커패시턴스(Miller capacitance)가 감소된다. 이에 따라, 증폭기의 주파수 특성이 개선되고, 트랜지스터의 드레인에서 취하는 출력 저항이 증가된다. 이에 따라, 드레인에 부하를 접속하여 획득할 수 있는 이득이 증가된다.
또한, 메인 차동증폭부(31)와 보조 캐스코드 차동증폭부(32a)가 병렬로 구성되게 함으로써, 메인 차동증폭부(31)의 gm"의 음의 값을 보조 캐스코드 증폭부(32a)의 gm"의 양의 값으로 상쇄시켜 gm"를 무시할 수 있는 값으로 만들어 줄 수 있게된다. 또한, 보조 캐스코드 차동증폭부(32a)의 제3 NMOS 트랜지스터(MN3), 제3 캐스코드 NMOS 트랜지스터(MN3cas), 제4 NMOS 트랜지스터(MN4), 제4 캐스코드 NMOS 트랜지스터(MN4cas)에는 전류가 거의 흐르지 않으므로 이득이 존재하지 않으며, 따라서 CMRR은 메인 차동증폭부(31)에 의해 좌우되는 동작을 수행하므로, CMRR이 높으며 이로 인하여 IIP2 역시 높게 되고, 차동증폭회로의 장점을 살리면서 선형성을 개선시킬 수 있게 된다.
도 7에 도시된 보조 캐스코드 차동증폭부(32a)를 갖는 차동증폭회로와 마찬가지로, 메인 차동증폭부를 캐스코드로 구성하여 차동증폭회로를 구성하는 것도 가능하며, 보조 차동증폭부와 메인 차동증폭부를 캐스코드로 구성하여 차동증폭회로를 구성하는 것도 가능하다.
이상에서 상세히 설명한 본 발명의 일 실시 예에 따른 차동증폭회로를 증폭단에 차용하고, 믹서를 부가하여 다양한 구조의 믹서회로를 구현할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 더블 밸런스 믹서회로를 나타낸 도면이다.
도 8에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 더블 밸런스 믹서회로는 부하단(100), 믹서부(200) 및 차동증폭회로(300)로 구성된다.
부하단(100)은 믹서부(200)에 연결된 제1, 제2 부하저항(R1, R2)을 구비한다.
믹서부(200)는 제5 및 제6 NMOS 트랜지스터(MN5, MN6)가 차동쌍을 이루는 제1 믹서부와 제7 및 제8 NMOS 트랜지스터(MN7, MN8)가 차동쌍을 이루는 제2 믹서부를 포함한다. 제5 내지 제 8 NMOS 트랜지스터(MN5, MN6, MN7, MN8)의 게이트에는 국부발진신호(LO+, LO-)가 각각 입력되며, 제5 및 제6 NMOS 트랜지스터(MN5, MN6)의 소오스 및 제7 및 제8 NMOS 트랜지스터(MN7, MN8)의 소오스는 각각 커플되어 차동증폭회로(300)에 연결된다.
차동증폭회로(300)는 제1 및 제2 NMOS 트랜지스터(MN1, MN2)가 차동쌍을 이루고, 제1 및 제2 NMOS 트랜지스터(MN1, MN2)의 소오스와 GND 간에 연결되는 전류원(Ibias)으로 이루어지는 메인 차동증폭부(31)와 제3 및 제4 NMOS 트랜지스터(MN3, MN4)가 차동쌍을 이루는 보조 차동증폭부(32)로 구성된다.
메인 차동증폭부(32)의 제1 및 제2 NMOS 트랜지스터(MN1, MN2)와 보조 차동증폭부(32)의 제3 및 제4 NMOS 트랜지스터(MN3, MN4)의 게이트에는 2개의 입력신호(위상이 반전된 신호; RF+, RF-)가 각각 입력되며, 보조 차동증폭부(32)의 제3 및 제4 NMOS 트랜지스터(MN3, MN4)의 게이트는 각각 바이어스 전압원(Vbias)에 의하여 바이어스된다.
믹서부(200)는 차동증폭회로(300)에서 증폭된 RF신호(RF+, RF-)를 국부발진신호(LO+, LO-)와 믹싱함으로써 RF신호(RF+, RF-)의 주파수를 변환하여, 중간주파수 신호(IF+, IF-)를 부하단(100)으로 출력한다.
상기와 같은 구성에 의하여 이득등의 다른 이익들을 변화시키지 않으면서 IIP3를 개선시키는 효과를 가져오는 믹서회로를 구성하는 것이 가능하게 된다.
도 9는 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 폴디드 믹서회로를 나타낸 도면이다.
도 9에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 폴디드 믹서회로는 부하단(100), 믹서부(200), 차동증폭회로(300) 및 전류 바이어스부(401)로 구성된다.
도 9에 도시된 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 폴디드 믹서회로는 도 8에 도시된 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 더블 밸런스 믹서회로에 전류 바이어스부(401)를 부가하고, 믹서부(200)를 PMOS 트랜지스터로 구성한 점에 특징이 있다.
도 9에 도시된 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 폴디드 믹서회로의 부하단(100), 믹서부(200), 차동증폭회로(300)는 도 8에 도시된 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 더블 밸런스 믹서회로의 부하단(100), 믹서부(200), 차동증폭회로(300)와 동일 내지는 실질적으로 동일한 기능을 수행하므로, 이에 대한 설명은 생략한다.
전류 바이어스부(401)는 전류원(Ibias1, Ibias2)으로 이루어지고, 차동증폭회로00)와 믹서부(200)의 공통 연결단(N91, N92)에 전기적으로 연결되어 믹서부(200)를 바이어싱한다.
삭제
삭제
삭제
삭제
삭제
도 9에 도시된 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 폴디드 믹서회로는 차동증폭부(300)에서 증폭된 RF신호(RF+, RF-)를 국부발진신호(LO+, LO-)와 믹싱하여 중간주파수 신호(IF+, IF-)를 출력하게 되며, 이러한 구성에 의하여 이득 등의 다른 이익들을 변화시키지 않으면서 IIP3를 개선시키는 효과를 가져오는 폴디드 믹서회로를 구성하는 것이 가능하게 된다.
도 10은 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 LC-폴디드 믹서회로를 나타낸 도면이다.
도 10에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 LC-폴디드 믹서회로는 부하단(100), 믹서부(200), 차동증폭회로(300), LC 바이어스부(402)를 포함한다.
LC 바이어스부(402)는 차동증폭회로(300)와 믹서부(200)의 공통 연결단(N101, N102)에 전기적으로 연결되어 믹서부(200)를 바이어싱한다. 이러한 LC 바이어스부(402)는 수동소자인 인덕터(L1, L2)와 커패시터(C1, C2)를 병렬연결하여 구성된 탱크회로로 이루어진다.
도 10에 도시된 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 LC-폴디드 믹서회로의 부하단(100), 믹서부(200), 차동증폭회로(300)는 도 9에 도시된 부하단(100), 믹서부(200), 차동증폭회로(300)와 동일 내지는 실질적으로 동일한 기능을 수행하므로, 이에 대한 설명은 생략한다.
도 11은 도 9에 도시된 폴디드 믹서회로의 변형된 예를 나타낸 도면이고, 도 12는 도 10에 도시된 LC-폴디드 믹서회로의 변형된 예를 나타낸 도면이다.
도 11에 도시된 폴디드 믹서회로는 부하단(100), 믹서부(200), 차동증폭회로(300), 제1 전류 바이어스부(403), 제2 전류 바이어스부(404), 커패시터부(500)를 포함한다.
제1 전류 바이어스부(403)는 차동증폭부(300)에 전기적으로 연결되어, 차동증폭부(300)를 바이어싱하는 전류원(Ibias3, Ibias4)으로 이루어진다.
제2 전류 바이어스부(404)는 믹서부(200)에 전기적으로 연결되어, 믹서부(200)를 바이어싱하는 전류원(Ibias5, Ibias6)으로 이루어진다.
커패시터부(500)는 차동증폭회로(300)와 믹서부(200) 사이에 설치되어, 믹서회로의 격리(isolation) 특성을 향상시킨다.
도 11에 도시된 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 폴디드 믹서회로의 부하단(100), 믹서부(200), 차동증폭회로(300)는 도 9에 도시된 부하단(100), 믹서부(200), 차동증폭회로(300)와 동일 내지는 실질적으로 동일한 기능을 수행하므로, 이에 대한 설명은 생략한다.
도 12에 도시된 LC-폴디드 믹서회로는 부하단(100), 믹서부(200), 차동증폭회로(300), LC 바이어스부(405), 전류 바이어스부(406), 커패시터부(500)를 포함한다.
LC 바이어스부(405)는 차동증폭회로(300)에 전기적으로 연결되어, 차동증폭회로(300)를 바이어싱한다. 이러한 LC 바이어스부(405)는 수동소자인 인덕터(L3, L4)와 커패시터(C3, C4)를 병렬연결하여 구성된 탱크회로로 이루어진다.
전류 바이어스부(406)는 믹서부(200)에 전기적으로 연결되어, 믹서부(200)를 바이어싱하는 전류원(Ibias7, Ibias8)으로 이루어진다.
커패시터부(500)는 차동증폭회로(300)와 믹서부(200) 사이에 설치되어, 믹서회로의 격리(isolation) 특성을 향상시킨다.
도 12에 도시된 본 발명의 일 실시 예에 따른 차동증폭회로를 포함하는 LC-폴디드 믹서회로의 부하단(100), 믹서부(200), 차동증폭회로(300)는 도 10에 도시된 부하단(100), 믹서부(200), 차동증폭회로(300)와 동일 내지는 실질적으로 동일한 기능을 수행하므로, 이에 대한 설명은 생략한다.
본 발명에 따른 차동증폭회로는 차동회로의 장점인 CMRR 이나 IIP2를 크게 할 수 있고, IIP3를 개선할 수 있게 된다.
또한, 본 발명에 따른 차동증폭부를 구비한 믹서 회로에도 적용이 가능하여 차동 회로의 장점을 살리면서 선형성을 개선할 수 있는 믹서 회로를 구현할 수 있게 된다.

Claims (22)

  1. 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 메인 차동단과, 상기 메인 차동단을 바이어싱하는 전류원을 포함하는 메인 차동증폭부; 및
    상기 메인 차동단과 병렬연결되어 상기 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 보조 차동단을 포함하는 보조 차동증폭부를 포함하고,
    상기 메인 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 메인 차동증폭부와 상기 보조 차동증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는양의 값을 갖는, 차동증폭회로.
  2. 제1항에 있어서,
    상기 메인 차동단과 상기 보조 차동단은 각각 2개의 트랜지스터가 차동쌍을 이루는 차동증폭회로.
  3. 제1항에 있어서,
    상기 메인 차동단은 2개의 트랜지스터가 차동쌍을 이루며, 상기 보조 차동단은 캐스코드 연결된 트랜지스터들이 차동쌍을 이루는 차동증폭회로.
  4. 제1항에 있어서,
    상기 메인 차동단은 캐스코드 연결된 트랜지스터들이 차동쌍을 이루며, 상기 보조 차동단은 2개의 트랜지스터가 차동쌍을 이루는 차동증폭회로.
  5. 제1항에 있어서,
    상기 메인 차동단과 상기 보조 차동단은 각각 캐스코드 연결된 트랜지스터들이 차동쌍을 이루는 차동증폭회로.
  6. 삭제
  7. 부하단;
    2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 메인 차동단과, 상기 메인 차동단을 바이어싱하는 전류원을 포함하는 메인 차동증폭부 및 상기 메인 차동단과 병렬연결되어 상기 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 보조 차동단을 포함하는 보조 차동증폭부를 포함하고, 상기 메인 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 메인 차동증폭부와 상기 보조 차동증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖는 차동증폭회로; 및
    국부발진신호에 따라 상기 차동증폭회로에서 증폭된 신호의 주파수를 변환하여 상기 부하단으로 출력하는 믹서부를 포함하는, 믹서회로.
  8. 제7항에 있어서,
    상기 메인 차동단과 상기 보조 차동단은 각각 2개의 트랜지스터가 차동쌍을 이루는 믹서회로.
  9. 제7항에 있어서,
    상기 메인 차동단은 2개의 트랜지스터가 차동쌍을 이루며, 상기 보조 차동단은 캐스코드 연결된 트랜지스터들이 차동쌍을 이루는 믹서회로.
  10. 제7항에 있어서,
    상기 메인 차동단은 캐스코드 연결된 트랜지스터들이 차동쌍을 이루며, 상기 보조 차동단은 2개의 트랜지스터가 차동쌍을 이루는 믹서회로.
  11. 제7항에 있어서,
    상기 메인 차동단과 상기 보조 차동단은 각각 캐스코드 연결된 트랜지스터들이 차동쌍을 이루는 믹서회로.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 메인 차동단 및 상기 보조 차동단을 이루는 트랜지스터는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 또는 바이폴라 정션 트랜지스터(BJT)인 믹서회로.
  13. 부하단;
    2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 메인 차동단과, 상기 메인 차동단을 바이어싱하는 전류원을 포함하는 메인 차동증폭부 및 상기 메인 차동단과 병렬연결되어 상기 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 보조 차동단을 포함하는 보조 차동증폭부를 포함하고, 상기 메인 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 메인 차동증폭부와 상기 보조 차동증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖는 차동증폭회로; 및
    국부발진신호에 따라 상기 차동증폭회로에서 증폭된 신호의 주파수를 변환하여 상기 부하단으로 출력하는 믹서부를 포함하고,
    상기 믹서부는 더블 밸런스 형태인, 더블 밸런스 믹서회로.
  14. 제13항에 있어서,
    상기 메인 차동단과 상기 보조 차동단은 각각 2개의 트랜지스터가 차동쌍을 이루고,
    상기 믹서부는 4개의 트랜지스터가 상기 더블 밸런스 형태를 이루고,
    상기 트랜지스터들은 MOS 트랜지스터 또는 바이폴라 정션 트랜지스터인, 더블 밸런스 믹서회로.
  15. 부하단;
    2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 메인 차동단과, 상기 메인 차동단을 바이어싱하는 전류원을 포함하는 메인 차동증폭부 및 상기 메인 차동단과 병렬연결되어 상기 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 보조 차동단을 포함하는 보조 차동증폭부를 포함하고, 상기 메인 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 메인 차동증폭부와 상기 보조 차동증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖는 차동증폭회로;
    국부발진신호에 따라 상기 차동증폭회로에서 증폭된 신호의 주파수를 변환하여 상기 부하단으로 출력하는 믹서부; 및
    상기 차동증폭회로와 상기 믹서부의 공통 연결단에 전기적으로 연결되어 상기 믹서부를 바이어싱하는 전류원으로 이루어진 전류 바이어스부를 포함하는, 폴디드 믹서회로.
  16. 제15항에 있어서,
    상기 메인 차동단과 상기 보조 차동단은 각각 2개의 트랜지스터가 차동쌍을 이루고,
    상기 메인 차동단과 상기 보조 차동단을 이루는 트랜지스터들은 MOS 트랜지스터 또는 바이폴라 정션 트랜지스터이고,
    상기 믹서부는 4개의 PMOS 트랜지스터 또는 바이폴라 정션 트랜지스터로 이루어진, 폴디드 믹서회로.
  17. 부하단;
    2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 메인 차동단과, 상기 메인 차동단을 바이어싱하는 전류원을 포함하는 메인 차동증폭부 및 상기 메인 차동단과 병렬연결되어 상기 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 보조 차동단을 포함하는 보조 차동증폭부를 포함하고, 상기 메인 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 메인 차동증폭부와 상기 보조 차동증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖는 차동증폭회로;
    국부발진신호에 따라 상기 차동증폭회로에서 증폭된 신호의 주파수를 변환하여 상기 부하단으로 출력하는 믹서부; 및
    상기 차동증폭회로와 상기 믹서부의 공통 연결단에 전기적으로 연결되어 상기 믹서부를 바이어싱하는 LC 탱크회로로 이루어진 LC 바이어스부를 포함하는, LC-폴디드 믹서회로.
  18. 제17항에 있어서,
    상기 메인 차동단과 상기 보조 차동단은 각각 2개의 트랜지스터가 차동쌍을 이루고,
    상기 메인 차동단과 상기 보조 차동단을 이루는 트랜지스터들은 MOS 트랜지스터 또는 바이폴라 정션 트랜지스터이고,
    상기 믹서부는 4개의 PMOS 트랜지스터 또는 바이폴라 정션 트랜지스터로 이루어진, LC-폴디드 믹서회로.
  19. 부하단;
    2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 메인 차동단과, 상기 메인 차동단을 바이어싱하는 전류원을 포함하는 메인 차동증폭부 및 상기 메인 차동단과 병렬연결되어 상기 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 보조 차동단을 포함하는 보조 차동증폭부를 포함하고, 상기 메인 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 메인 차동증폭부와 상기 보조 차동증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖는 차동증폭회로;
    국부발진신호에 따라 상기 차동증폭회로에서 증폭된 신호의 주파수를 변환하여 상기 부하단으로 출력하는 믹서부;
    상기 차동증폭회로에 전기적으로 연결되어, 상기 차동증폭회로를 바이어싱하는 전류원으로 이루어진 제1 전류 바이어스부;
    상기 믹서부에 전기적으로 연결되어, 상기 믹서부를 바이어싱하는 전류원으로 이루어진 제2 전류 바이어스부; 및
    상기 차동증폭회로와 상기 믹서부 사이에 설치된 커패시터부를 포함하는, 폴디드 믹서회로.
  20. 제19항에 있어서,
    상기 메인 차동단과 상기 보조 차동단은 각각 2개의 트랜지스터가 차동쌍을 이루고,
    상기 메인 차동단과 상기 보조 차동단을 이루는 트랜지스터들은 MOS 트랜지스터 또는 바이폴라 정션 트랜지스터이고,
    상기 믹서부는 4개의 PMOS 트랜지스터 또는 바이폴라 정션 트랜지스터로 이루어진, 폴디드 믹서회로.
  21. 부하단;
    2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 메인 차동단과, 상기 메인 차동단을 바이어싱하는 전류원을 포함하는 메인 차동증폭부 및 상기 메인 차동단과 병렬연결되어 상기 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 보조 차동단을 포함하는 보조 차동증폭부를 포함하고, 상기 메인 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 메인 차동증폭부와 상기 보조 차동증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖는 차동증폭회로;
    국부발진신호에 따라 상기 차동증폭회로에서 증폭된 신호의 주파수를 변환하여 상기 부하단으로 출력하는 믹서부;
    상기 차동증폭회로에 전기적으로 연결되어, 상기 차동증폭회로를 바이어싱하는 LC 탱크회로로 이루어진 LC 바이어스부;
    상기 믹서부에 전기적으로 연결되어, 상기 믹서부를 바이어싱하는 전류원으로 이루어진 전류 바이어스부; 및
    상기 차동증폭회로와 상기 믹서부 사이에 설치된 커패시터부를 포함하는, LC-폴디드 믹서회로.
  22. 제21항에 있어서,
    상기 메인 차동단과 상기 보조 차동단은 각각 2개의 트랜지스터가 차동쌍을 이루고,
    상기 메인 차동단과 상기 보조 차동단을 이루는 트랜지스터들은 MOS 트랜지스터 또는 바이폴라 정션 트랜지스터이고,
    상기 믹서부는 4개의 PMOS 트랜지스터 또는 바이폴라 정션 트랜지스터로 이루어진, LC-폴디드 믹서회로.
KR1020040060733A 2004-07-31 2004-07-31 차동증폭회로 및 이를 포함한 믹서회로 KR100783492B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040060733A KR100783492B1 (ko) 2004-07-31 2004-07-31 차동증폭회로 및 이를 포함한 믹서회로
US11/128,351 US7602227B2 (en) 2004-07-31 2005-05-13 Differential amplifier circuit and mixer circuit having improved linearity
EP05016435A EP1622260A3 (en) 2004-07-31 2005-07-28 Differential amplifier circuit and mixer circuit having improved linearity
JP2005221692A JP2006135932A (ja) 2004-07-31 2005-07-29 線形性を改善した差動増幅回路及びミキサ回路
CNB2005100887656A CN100481719C (zh) 2004-07-31 2005-08-01 改善线形的差动放大电路以及混频电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040060733A KR100783492B1 (ko) 2004-07-31 2004-07-31 차동증폭회로 및 이를 포함한 믹서회로

Publications (2)

Publication Number Publication Date
KR20060011742A KR20060011742A (ko) 2006-02-03
KR100783492B1 true KR100783492B1 (ko) 2007-12-11

Family

ID=36729011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040060733A KR100783492B1 (ko) 2004-07-31 2004-07-31 차동증폭회로 및 이를 포함한 믹서회로

Country Status (5)

Country Link
US (1) US7602227B2 (ko)
EP (1) EP1622260A3 (ko)
JP (1) JP2006135932A (ko)
KR (1) KR100783492B1 (ko)
CN (1) CN100481719C (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8358998B2 (en) 2009-12-21 2013-01-22 Electronics And Telecommunications Research Institute Frequency mixer
KR101618069B1 (ko) 2009-09-29 2016-05-04 에스아이아이 세미컨덕터 가부시키가이샤 차동 증폭기
US9379674B2 (en) 2013-03-29 2016-06-28 Electronics And Telecommunications Research Institute Transimpedance pre-amplifier with improved bandwidth

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100756041B1 (ko) * 2005-06-27 2007-09-07 삼성전자주식회사 믹서를 이용한 도허티 증폭장치 및 송신기
JP5400262B2 (ja) * 2005-12-28 2014-01-29 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP4717735B2 (ja) * 2006-07-04 2011-07-06 シャープ株式会社 電圧−電流変換回路並びにその設計方法および設計システム
US7577418B2 (en) * 2006-07-18 2009-08-18 United Microelectronics Corp. Sub-harmonic mixer and down converter with the same
US7769361B2 (en) * 2006-07-19 2010-08-03 Qualcomm Incorporated Systems, methods, and apparatus for frequency conversion
US7542735B2 (en) * 2006-10-20 2009-06-02 Northrop Grumman Corporation Multi-octave differential upconverter
KR100824785B1 (ko) * 2006-11-22 2008-04-24 삼성전자주식회사 아이피투 교정기 및 아이피투 교정방법
KR100871810B1 (ko) * 2007-03-23 2008-12-03 삼성전자주식회사 랜덤 신호 발생기, 이를 포함하는 난수 발생기 및 난수발생 방법
EP2245734B1 (en) * 2008-02-18 2014-07-02 Freescale Semiconductor, Inc. Mixer circuit
KR100955822B1 (ko) 2008-02-29 2010-05-06 인티그런트 테크놀로지즈(주) 선형성이 향상된 차동 증폭 회로
TWI389447B (zh) * 2009-07-31 2013-03-11 Mstar Semiconductor Inc 訊號處理電路
US8350624B2 (en) 2010-09-01 2013-01-08 Peregrine Semiconductor Corporation Amplifiers and related biasing methods and devices
US8373490B2 (en) * 2010-10-27 2013-02-12 Peregrine Semiconductor Corporation Method, system, and apparatus for RF and DC switching
US9264053B2 (en) 2011-01-18 2016-02-16 Peregrine Semiconductor Corporation Variable frequency charge pump
RU2452010C1 (ru) * 2011-06-08 2012-05-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Смеситель сигналов
US8872586B2 (en) * 2012-09-18 2014-10-28 Broadcom Corporation Folded-cascode amplifier
US9444498B2 (en) * 2012-12-03 2016-09-13 Broadcom Corporation Repartitioned transceiver using silicon-on-insulator
GB2515014B (en) * 2013-06-10 2020-06-17 Cmosis Bvba Analog-to-digital conversion
KR102118349B1 (ko) * 2013-10-31 2020-06-04 서울시립대학교 산학협력단 게이트 구동 회로, 스위치 장치 및 이를 갖는 전원 공급 장치
CN103795361B (zh) * 2014-02-27 2017-06-27 英特尔公司 放大器装置及其软启动的方法
US10897266B2 (en) * 2017-05-02 2021-01-19 Jariet Technologies, Inc. RF quadrature mixing digital-to-analog conversion
KR102679656B1 (ko) * 2018-03-19 2024-06-28 미씩 인크 믹싱-신호 컴퓨팅을 위한 시스템 및 방법들
RU2679970C1 (ru) * 2018-06-07 2019-02-14 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Дифференциальный усилитель на комплементарных полевых транзисторах с управляемым напряжением ограничения проходной характеристики
CN110320963B (zh) * 2019-08-05 2020-10-13 锐芯微电子股份有限公司 低压差线性稳压电路
KR102286754B1 (ko) * 2019-08-13 2021-08-06 경희대학교 산학협력단 폴디드 스위칭 구조의 단측파대역 주파수 혼합기
US11838000B2 (en) * 2021-11-08 2023-12-05 Qualcomm Incorporated Comparator integration time stabilization technique utilizing common mode mitigation scheme

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08102628A (ja) * 1994-09-30 1996-04-16 Ando Electric Co Ltd 差動増幅回路
JPH1065452A (ja) 1996-04-26 1998-03-06 Murata Mfg Co Ltd ダブルバランスドミキサ
JPH10126172A (ja) 1996-10-22 1998-05-15 Nikon Corp 差動増幅回路
US5933771A (en) * 1997-06-20 1999-08-03 Nortel Networks Corporation Low voltage gain controlled mixer
EP1128547A2 (en) * 2000-02-28 2001-08-29 Deutsche Thomson-Brandt Gmbh Gilbert cell mixer
KR20020025701A (ko) * 2000-09-29 2002-04-04 니시무로 타이죠 증폭회로
JP2002135057A (ja) 2000-10-23 2002-05-10 Matsushita Electric Ind Co Ltd ミキサ回路とその回路を使用する移動体通信システム

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2810167C2 (de) 1978-03-09 1985-10-03 Philips Patentverwaltung Gmbh, 2000 Hamburg Transistorverstärker
IT1212776B (it) 1983-09-29 1989-11-30 Ates Componenti Elettron Stadio d'ingresso amplificatore e miscelatore a transistori per un radioricevitore.
JPH04245707A (ja) 1991-01-31 1992-09-02 Nec Corp 歪補償回路
US5311086A (en) * 1991-03-01 1994-05-10 Kabushiki Kaisha Toshiba Multiplying circuit with improved linearity and reduced leakage
US5229664A (en) 1991-07-03 1993-07-20 Exar Corporation Programmable differentiator delay
JP3106584B2 (ja) 1991-08-14 2000-11-06 日本電気株式会社 掛算回路
JP3332108B2 (ja) 1993-09-22 2002-10-07 株式会社東芝 周波数変換回路
JP3054013B2 (ja) 1993-12-22 2000-06-19 株式会社東芝 バイアス回路
US5942939A (en) 1998-06-01 1999-08-24 Motorola, Inc. Amplifier and method of canceling distortion by combining hyperbolic tangent and hyperbolic sine transfer functions
DE69903702T2 (de) * 1998-08-26 2003-07-03 Nippon Telegraph And Telephone Corp., Tokio/Tokyo Abgestimmter komplementärer Mischer
US6114907A (en) 1998-12-08 2000-09-05 National Semiconductor Corporation Amplifier with dynamic compensation and method
JP2000174576A (ja) * 1998-12-08 2000-06-23 Fujitsu Ltd 可変利得増幅器
US6871057B2 (en) * 2000-03-08 2005-03-22 Nippon Telegraph And Telephone Corporation Mixer circuit
JP2001257538A (ja) 2000-03-14 2001-09-21 Nippon Telegr & Teleph Corp <Ntt> 直交ミキサ回路及び複素ミキサ回路
KR100487813B1 (ko) 2001-01-19 2005-05-10 인티그런트 테크놀로지즈(주) 상보 소자를 이용한 싱글엔드형 차동 회로
US6583668B1 (en) * 2001-05-11 2003-06-24 Euvis, Inc. Wideband variable gain amplifier with low power supply voltage
GB2379814B (en) * 2001-07-05 2003-10-29 Zarlink Semiconductor Ltd A mixer circuit arrangement and an image-reject mixer circuit arrangement
US6693485B1 (en) 2002-08-29 2004-02-17 Micron Technology, Inc. Differential amplifiers with increased input ranges
US6888411B2 (en) * 2003-06-06 2005-05-03 Broadcom Corporation Radio frequency variable gain amplifier with linearity insensitive to gain
US7193467B2 (en) * 2004-03-30 2007-03-20 Rambus Inc. Differential amplifiers and methods of using same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08102628A (ja) * 1994-09-30 1996-04-16 Ando Electric Co Ltd 差動増幅回路
JPH1065452A (ja) 1996-04-26 1998-03-06 Murata Mfg Co Ltd ダブルバランスドミキサ
JPH10126172A (ja) 1996-10-22 1998-05-15 Nikon Corp 差動増幅回路
US5933771A (en) * 1997-06-20 1999-08-03 Nortel Networks Corporation Low voltage gain controlled mixer
EP1128547A2 (en) * 2000-02-28 2001-08-29 Deutsche Thomson-Brandt Gmbh Gilbert cell mixer
KR20020025701A (ko) * 2000-09-29 2002-04-04 니시무로 타이죠 증폭회로
JP2002135057A (ja) 2000-10-23 2002-05-10 Matsushita Electric Ind Co Ltd ミキサ回路とその回路を使用する移動体通信システム

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101618069B1 (ko) 2009-09-29 2016-05-04 에스아이아이 세미컨덕터 가부시키가이샤 차동 증폭기
US8358998B2 (en) 2009-12-21 2013-01-22 Electronics And Telecommunications Research Institute Frequency mixer
US9379674B2 (en) 2013-03-29 2016-06-28 Electronics And Telecommunications Research Institute Transimpedance pre-amplifier with improved bandwidth

Also Published As

Publication number Publication date
EP1622260A3 (en) 2007-01-03
KR20060011742A (ko) 2006-02-03
EP1622260A2 (en) 2006-02-01
CN100481719C (zh) 2009-04-22
JP2006135932A (ja) 2006-05-25
CN1719723A (zh) 2006-01-11
US20060022740A1 (en) 2006-02-02
US7602227B2 (en) 2009-10-13

Similar Documents

Publication Publication Date Title
KR100783492B1 (ko) 차동증폭회로 및 이를 포함한 믹서회로
US4958133A (en) CMOS complementary self-biased differential amplifier with rail-to-rail common-mode input-voltage range
KR100956000B1 (ko) 선형성을 개선하기 위한 차동증폭회로 및 주파수 혼합기
US7948309B2 (en) DC-offset cancelled programmable gain array for low-voltage wireless LAN system and method using the same
US8324956B2 (en) Flexible low noise, high linearity, high frequency, low power, fully differential mixer and class AB post-mixer amplifier system for SDR applications
Shirmohammadi et al. A linear wideband CMOS balun-LNA with balanced loads
KR0134178B1 (ko) 개량된 선형성을 갖는 트랜스콘덕턴스 셀
CN111987998A (zh) 一种噪声抵消低噪声放大器
US20070046374A1 (en) Linearity-improved differential amplification circuit
US7009448B2 (en) Operational amplifier circuit, sample/hold circuit and filter circuit using the operational amplifier circuit
CN116054759B (zh) 跨导放大器及混频器
CN100468955C (zh) 串迭与串接式并以单端输入差动输出实施的低噪声放大器
JP2022531283A (ja) ノイズキャンセレーション付き低ノイズ増幅器
US11658626B2 (en) Split miller compensation in two-stage differential amplifiers
CN212695961U (zh) 一种噪声抵消低噪声放大器
Zhang et al. A 0.3–6GHz broadband noise cancelling low noise amplifier
KR101055850B1 (ko) 잡음과 왜곡 특성을 개선시키는 상보적 회로
WO2007046732A1 (en) A transconductance stage arrangement
KR101317623B1 (ko) 전력 증폭기
JP2009077142A (ja) 低雑音増幅回路
KR20080025910A (ko) 저잡음 차동 증폭기
JP2006148775A (ja) 平衡型差動増幅器および平衡型演算増幅器
US20240080006A1 (en) Differential amplifier circuit
JP6230903B2 (ja) 低雑音増幅器
TWI637591B (zh) Ab類放大器

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20040731

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060321

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20070705

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20071130

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20071203

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20071204

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
G170 Re-publication after modification of scope of protection [patent]
PG1701 Publication of correction
PR1001 Payment of annual fee

Payment date: 20101129

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20111122

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20121123

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20121123

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20131119

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20131119

Start annual number: 7

End annual number: 7

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20151109