JP4717735B2 - 電圧−電流変換回路並びにその設計方法および設計システム - Google Patents

Description

本発明は、入力電圧を電流に変換して出力するための主電圧−電流変換回路と、入力電圧を電流に変換して補償用電流を出力するための補償用電圧−電流変換回路とを備え、主電圧−電流変換回路の出力電流を補償用電流で減算することによって主電圧−電流変換回路の出力電流の３次歪を補償する電圧−電流変換回路、並びに、その設計方法、設計システム、設計プログラム、および設計プログラムを記録した記録媒体に関するものである。

従来より、電圧−電流変換回路（トランスコンダクタンス回路）に対して歪補償用の電圧−電流変換回路を設けて歪を補償（キャンセル）することが一般的に行われている（特許文献１参照）。

この一般的な歪補償方法を用いた電圧−電流変換回路の一例として、特許文献１に記載のトランスコンダクタンス回路の概略を図８のブロック図に示す。特許文献１に記載のトランスコンダクタンス回路は、図８に示すように、入力端２０３と、主トランスコンダクタンス段（以下「主ｇｍ段」と略記する）２０１および歪補償（キャンセル）トランスコンダクタンス段（以下「補償ｇｍ段」と略記する）２０２と、加算回路２０５とを備えている。

補償ｇｍ段２０２は、図８に示すように、主ｇｍ段２０１で発生される信号成分より低いレベルの信号成分を発生させるようになっており、また、主ｇｍ段２０１で発生する歪と同じレベルの歪を発生させるようになっている。加算回路２０５で主トランスコンダクタンス段２０１の出力から歪補償トランスコンダクタンス段２０２の出力が減算されることで、出力信号２０６の歪が減衰される。

図９は、特許文献１に記載のトランスコンダクタンス回路の具体的な構成の１例を示す回路図である。この例では、図９に示すように、主ｇｍ段２０１は第１トランスコンダクタンスコア（以下「ｇｍコア」と略記する）２１１で構成され、補償ｇｍ段２０２は第２ｇｍコア２１３で構成されている。

第１ｇｍコア２１１は、ＮＭＯＳトランジスタＭ３ａとＮＭＯＳトランジスタＭ３ｂとから構成される差動対となっている。第１バイアス回路２１２は、ＮＭＯＳトランジスタＭ３ｃから構成される。ＮＭＯＳトランジスタＭ３ａのゲート端子が同位相入力（Ｖｉ＋）２０３１に接続され、ＮＭＯＳトランジスタＭ３ｂのゲート端子が逆位相入力（Ｖｉ−）２０３２に接続され、ＮＭＯＳトランジスタＭ３ａのドレイン端子が逆位相出力（Ｉｏ−）２０６１と接続され、ＮＭＯＳトランジスタＭ３ｂのドレイン端子が同位相出力（Ｉｏ＋）２０６２と接続されている。ＮＭＯＳトランジスタＭ３ａのソース端子とＮＭＯＳトランジスタＭ３ｂのソース端子とが接続されている。Ｍ３ｃのゲート端子が第１バイアス電圧２０４１に接続され、Ｍ３ｃのソース端子が基準電圧と接続され、ＮＭＯＳトランジスタＭ３ｃのドレイン端子が、ＮＭＯＳトランジスタＭ３ａのソース端子とＮＭＯＳトランジスタＭ３ｂのソース端子との共通点に接続されている。

第２ｇｍコア２１３は、ＮＭＯＳトランジスタＭ４ａとＮＭＯＳトランジスタＭ４ｂとから構成される差動対となっている。第２バイアス回路２１４は、ＮＭＯＳトランジスタＭ４ｃから構成されている。ＮＭＯＳトランジスタＭ４ａのゲート端子が同位相入力（Ｖｉ＋）２０３１に接続され、ＮＭＯＳトランジスタＭ４ｂのゲート端子が逆位相入力（Ｖｉ−）２０３２に接続され、ＮＭＯＳトランジスタＭ４ａのドレイン端子が同位相出力（Ｉｏ＋）２０６２と接続され、ＮＭＯＳトランジスタＭ４ｂのドレイン端子が逆位相出力（Ｉｏ−）２０６１と接続されている。ＮＭＯＳトランジスタＭ４ａのソース端子とＮＭＯＳトランジスタＭ４ｂのソース端子とが接続されている。ＮＭＯＳトランジスタＭ４ｃのゲート端子が第２入力バイアス電圧２０４２に接続され、ＮＭＯＳトランジスタＭ４ｃのソース端子が基準電圧と接続されている。ＮＭＯＳトランジスタＭ４ｃのドレイン端子が、ＮＭＯＳトランジスタＭ４ａのソース端子とＮＭＯＳトランジスタＭ４ｂのソース端子との共通点に接続されている。

また、特許文献３の図９には、高周波のキャリア信号に含まれている希望信号を低周波（ベースバンド）へ周波数変換するミキサ回路において、主ミキサ回路と並列に歪補償用ミキサを配置した構成が開示されている。

特許文献３の図９に示されているように、主ミキサ回路３は、差動トランジスタ対Ｑ１０，Ｑ１１と、トランジスタＱ１４と、エミッタ縮退抵抗Ｒ３とで構成されている。トランジスタＱ１４は、入力トランジスタであって、そのベース端子にＲＦ（高周波）信号が与えられるものである。また、トランジスタＱ１０およびＱ１１のベース端子には、ＲＦ（無線周波数）キャリア（搬送波）の周波数と同じ周波数の局部発振信号（ＬＯ）が与えられている。これにより、トランジスタＱ１４により発生された電流の周波数をベースバンドに変換できる。したがって、入力された希望信号（ＲＦ信号）をＲＦ信号からベースバンド信号に変換することができる。

特許文献３の図９に示されているように、歪補償用ミキサ４は、差動トランジスタ対Ｑ１２，Ｑ１３と、トランジスタＱ１５と、エミッタ縮退抵抗Ｒ４とで構成されている。トランジスタＱ１２、Ｑ１３、Ｑ１５は、トランジスタＱ１０、Ｑ１１、Ｑ１４と同じ機能を持っている。トランジスタＱ１２、Ｑ１３、Ｑ１５の追加により、歪を補償することができる。

トランジスタＱ１４に流れるバイアス電流は、そのトランジスタＱ１４のベース端子に与えられる直流電圧と抵抗Ｒ３の抵抗値とによって決まる。同じように、トランジスタＱ１５に流れるバイアス電流は、そのトランジスタＱ１５のベース端子に与えられる直流電圧と抵抗Ｒ４およびＲ５の抵抗値によって決まる。

また、特許文献３には、トランジスタに流れる電流密度を一定とするため、トランジスタＱ１４とＱ１５の寸法比をＬ：１とし、トランジスタＱ１０，Ｑ１１とＱ１２，Ｑ１３の寸法比も同様にＬ：１とし、抵抗Ｒ３と抵抗Ｒ４との比ＭをＬ＞Ｍとし、定数Ｌ及びＭを適当な値（例えば、Ｌ＝１５，Ｍ＝６）に設計することにより、Ｇｍ増幅器Ａ１，Ａ２の３次歪を同じレベルに設定することが記載されている（特許文献３の段落［００５３］［００５４］）。
米国特許出願公開第２００４／０１６９５５９Ａ１号明細書（２００４年９月２日公開） 米国特許出願公開第２００２／０１１３６５０Ａ１号明細書（２００２年８月２２日公開） 特開２００３−１７９４４号公報（２００３年１月１７日公開）

しかしながら、特許文献１には、トランジスタのサイズをどのように設定すればよいのかが記載されていない。トランジスタのサイズを適切に設定しないと、３次歪を低減できなかったり、ゲインが劣化したり、消費電流が増大したりする可能性がある。

また、特許文献３に記載の方法は、３次歪の低減（歪性能の改善）ができるが、トランジスタＱ１４およびＱ１５のそれぞれのソースに接続された抵抗Ｒ３および抵抗Ｒ４の比Ｍの調整に基づくものであるために、トランジスタＱ１４およびＱ１５のそれぞれのソースに抵抗Ｒ３および抵抗Ｒ４を追加することが必要である。そのため、抵抗Ｒ３および抵抗Ｒ４によるノイズが発生する。そのため、特許文献３に記載の構成は、特に、パワーの低い信号を処理するミキサやＬＮＡ（低雑音増幅器）などのような高周波回路には適していない。そのため、ノイズが発生する抵抗を用いることなく３次歪を低減できる方法が望まれている。

また、もし単に、特許文献３の構成において、歪補償用ミキサ３を構成するトランジスタＱ１２、Ｑ１３、Ｑ１５の寸法を、主ミキサ４を構成するトランジスタＱ１０、Ｑ１１、Ｑ１４の寸法の１／Ｌとすること（スケーリング）のみによって３次歪を低減した場合、以下の問題が生じる。

（ａ）歪補償用ミキサ３のゲインは、主ミキサ４のゲインと比較して、スケーリングした分だけ小さくなる。しかしながら、スケーリングの倍率（スケーリングファクタ）はそれほど小さくないため、歪補償用ミキサ３のゲインは、十分には小さくならない。その結果、歪補償用ミキサ３のゲインにより、主ミキサ４のゲインにはかなりの劣化が生じてしまう。なお、スケーリングファクタがそれほど小さくないのは、スケーリングファクタを小さくしすぎると、歪補償用ミキサ３で発生する３次歪が小さくなりすぎ、３次歪の低減が不十分になるためである。

（ｂ）歪補償用ミキサ３のトランジスタＱ１５に流れる電流は、主ミキサ４のトランジスタＱ１４に流れる電流と比較して、スケーリングした分だけ小さくなる。しかしながら、スケーリングの倍率（スケーリングファクタ）はそれほど小さくないため、歪補償用ミキサ３のトランジスタＱ１５に流れる電流は、十分には小さくならない。その結果、全体の消費電流が、主ミキサ４のみの消費電流と比較してかなり増大してしまう。

本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、電圧−電流変換用トランジスタとバイアストランジスタとを備える電圧−電流変換回路において、出力電流に生じる３次歪を十分に低減でき、かつ、ゲインの劣化および消費電流の増大を回避できる電圧−電流変換回路並びにその設計方法および設計システムを提供することにある。

本発明の電圧−電流変換回路は、上記の課題を解決するために、入力電圧を電流に変換して出力するための主電圧−電流変換回路と、入力電圧を電流に変換して補償用電流を出力するための補償用電圧−電流変換回路とを備え、主電圧−電流変換回路の出力電流を補償用電流で減算することによって主電圧−電流変換回路の出力電流の３次歪を補償する電圧−電流変換回路であって、上記主電圧−電流変換回路は、第１の電圧−電流変換用トランジスタと、第１のバイアストランジスタとを備え、上記第１の電圧−電流変換用トランジスタは、第１のバイアス電流が入力される第１の電流入力端子と、出力電流を出力する第１の電流出力端子と、入力電圧が入力される第１の制御端子とを備え、上記入力電圧に応じて上記出力電流を制御するものであり、上記第１のバイアストランジスタは、上記第１の電流入力端子に上記第１のバイアス電流を出力する第１のバイアス電流出力端子と、第１のバイアス電圧が入力される第１のバイアス制御端子とを備え、上記第１のバイアス電圧に応じて上記第１のバイアス電流を制御するものであり、上記補償用電圧−電流変換回路は、第２の電圧−電流変換用トランジスタと、第２のバイアストランジスタとを備え、上記第２の電圧−電流変換用トランジスタは、第２のバイアス電流が入力される第２の電流入力端子と、補償用電流を出力する第２の電流出力端子と、上記入力電圧が入力される第２の制御端子とを備え、上記入力電圧に応じて上記補償用電流を制御するものであり、上記第２のバイアストランジスタは、上記第２の電流入力端子に上記第２のバイアス電流を出力する第２のバイアス電流出力端子と、第２のバイアス電圧が入力される第２のバイアス制御端子とを備え、上記第２のバイアス電圧に応じて上記第２のバイアス電流を制御するものであり、上記第２の電圧−電流変換用トランジスタのサイズが、上記第１の電圧−電流変換用トランジスタのサイズの１／Ｋ（Ｋ＞１）であり、上記第２のバイアストランジスタのサイズが、上記第１のバイアストランジスタのサイズの１／Ｊ（Ｊ＞Ｋ）であることを特徴としている。

上記構成によれば、上記第２の電圧−電流変換用トランジスタのサイズが、上記第１の電圧−電流変換用トランジスタのサイズの１／Ｋ（Ｋ＞１）であり、上記第２のバイアストランジスタのサイズが、上記第１のバイアストランジスタのサイズの１／Ｊ（Ｊ＞Ｋ）である。したがって、上記第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタの両方が、上記第１の電圧−電流変換用トランジスタおよび第１のバイアストランジスタを１／Ｋにスケーリングしたものである場合と比較して、補償用電圧−電流変換回路のゲインがさらに小さくなる。そのため、補償用電圧−電流変換回路を設けたことによるゲインの劣化を低減できる。さらに、上記第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタの両方が、上記第１の電圧−電流変換用トランジスタおよび第１のバイアストランジスタを１／Ｋにスケーリングしたものである場合と比較して、補償用電圧−電流変換回路のバイアス電流が小さくなる。そのため、補償用電圧−電流変換回路を設けたことによる消費電流の増大を低減できる。

また、上記構成によれば、上記第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタの両方が、上記第１の電圧−電流変換用トランジスタおよび第１のバイアストランジスタを１／Ｊにスケーリングしたものである場合と比較して、３次歪をさらに低減することができる。

また、本発明の電圧−電流変換回路は、上記構成の電圧−電流変換回路において、上記第１および第２のバイアストランジスタは、基準電位に直接接続された基準電位端子を備える構成であることが好ましい。

上記構成によれば、上記第１および第２のバイアストランジスタと基準電位との間に抵抗やインダクタンスが介在していないので、抵抗によるノイズの発生を回避できる。

また、本発明の電圧−電流変換回路は、上記構成の電圧−電流変換回路において、上記第１の電圧−電流変換用トランジスタおよび第２の電圧−電流変換用トランジスタはそれぞれ、非反転入力電圧が入力される第１非反転入力用トランジスタと反転入力電圧が入力される第１反転入力用トランジスタとで構成される第１差動対、および非反転入力電圧が入力される第２非反転入力用トランジスタと反転入力電圧が入力される第２反転入力用トランジスタとで構成される第２差動対であり、第２非反転入力用トランジスタの第１の電流出力端子が第１反転入力用トランジスタの第１の電流出力端子に接続され、第２反転入力用トランジスタの第１の電流出力端子が第１非反転入力用トランジスタの第１の電流出力端子に接続されていることが好ましい。

上記構成によれば、主電圧−電流変換回路の第１差動対（第１の電圧−電流変換用トランジスタ）を構成する２つのトランジスタの第１の電流出力端子と、補償用電圧−電流変換回路の第２差動対を構成する２つのトランジスタの第２の電流出力端子とを逆位相で接続することだけで、補償用電圧−電流変換回路の出力電流（補償用電流）による主電圧−電流変換回路の出力電流の減算が実現されている。したがって、減算を実現するために加算回路（あるいは減算回路）などを設ける必要がなく、構成を簡素化できる。また、上記構成によれば、差動入力電圧を電流に変換することができる。

また、本発明の電圧−電流変換回路は、上記構成の電圧−電流変換回路において、上記第１および第２のバイアス制御端子は、共通接続されて、同一の電圧が第１および第２のバイアス電圧として入力されるものであることが好ましい。

上記構成によれば、そのため、バイアス電圧を発生させる電圧源が１つだけですむ。また、主電圧−電流変換回路に印加されるバイアス電圧と補償用電圧−電流変換回路に印加されるバイアス電圧とを同一にすることができるので、主電圧−電流変換回路と補償用電圧−電流変換回路との間でのバイアス電圧のミスマッチをなくすことができる。

本発明の設計方法は、上記の課題を解決するために、入力電圧を電流に変換して出力するための主電圧−電流変換回路と、補償用電流を出力するための補償用電圧−電流変換回路とを備え、主電圧−電流変換回路の出力電流を補償用電流で減算することによって主電圧−電流変換回路の出力電流の３次歪を補償する電圧−電流変換回路を設計する方法であって、上記主電圧−電流変換回路は、第１の電圧−電流変換用トランジスタと、第１のバイアストランジスタとを備え、上記第１の電圧−電流変換用トランジスタは、第１のバイアス電流が入力される第１の電流入力端子と、出力電流を出力する第１の電流出力端子と、入力電圧が入力される第１の制御端子とを備え、上記入力電圧に応じて上記出力電流を制御するものであり、上記第１のバイアストランジスタは、上記第１の電流入力端子に上記第１のバイアス電流を出力する第１のバイアス電流出力端子と、第１のバイアス電圧が入力される第１のバイアス制御端子とを備え、上記第１のバイアス電圧に応じて上記第１のバイアス電流を制御するものであり、上記補償用電圧−電流変換回路は、第２の電圧−電流変換用トランジスタと、第２のバイアストランジスタとを備え、上記第２の電圧−電流変換用トランジスタは、第２のバイアス電流が入力される第２の電流入力端子と、補償用電流を出力する第２の電流出力端子と、上記入力電圧が入力される第２の制御端子とを備え、上記入力電圧に応じて上記補償用電流を制御するものであり、上記第２のバイアストランジスタは、上記第２の電流入力端子に上記第２のバイアス電流を出力する第２のバイアス電流出力端子と、第２のバイアス電圧が入力される第２のバイアス制御端子とを備え、上記第２のバイアス電圧に応じて上記第２のバイアス電流を制御するものであり、上記方法は、上記補償用電圧−電流変換回路の第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタのサイズをそれぞれ、上記主電圧−電流変換回路の第１の電圧−電流変換用トランジスタおよび第１のバイアストランジスタのサイズと等しくなるように設定するサイズ設定ステップと、上記補償用電圧−電流変換回路のゲインの２次微分がＫ倍（Ｋ＞１）となるように、補償用電圧−電流変換回路の第２の電圧−電流変換用トランジスタを縮小することなく上記補償用電圧−電流変換回路の第２のバイアストランジスタのサイズを縮小するサイズ変更ステップと、上記補償用電圧−電流変換回路の第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタのサイズを１／Ｋに縮小するスケーリングステップとを含むことを特徴としている。

上記方法によれば、上記補償用電圧−電流変換回路のゲインの２次微分がＫ倍（Ｋ＞１）となるように、上記補償用電圧−電流変換回路の第２のバイアストランジスタのサイズを縮小し、かつ、上記補償用電圧−電流変換回路の第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタのサイズを１／Ｋに縮小する。したがって、上記第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタの両方のサイズを、上記第１の電圧−電流変換用トランジスタおよび第１のバイアストランジスタのサイズを１／Ｋにスケーリングすることによって設計する方法と比較して、補償用電圧−電流変換回路のゲインをさらに小さくすることができる。そのため、補償用電圧−電流変換回路を設けたことによるゲインの劣化を低減できる。さらに、上記第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタの両方のサイズを、上記第１の電圧−電流変換用トランジスタおよび第１のバイアストランジスタのサイズを１／Ｋにスケーリングすることによって設計する方法と比較して、補償用電圧−電流変換回路のバイアス電流をさらに小さくすることができる。そのため、補償用電圧−電流変換回路を設けたことによる消費電流の増大を低減できる。

さらに、上記方法によれば、サイズ変更ステップで上記補償用電圧−電流変換回路のゲインの２次微分がＫ倍となり、スケーリングステップで上記補償用電圧−電流変換回路の第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタのサイズを１／Ｋに縮小することによって上記補償用電圧−電流変換回路のゲインの２次微分が約１／Ｋとなる。その結果、３次歪みを効果的に除去できる。

本発明の設計方法は、上記スケーリングステップの後に、上記補償用電圧−電流変換回路のゲインの２次微分が上記主電圧−電流変換回路のゲインの２次微分と等しくなるように、上記補償用電圧−電流変換回路の第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタのサイズを調整するステップをさらに含むことが好ましい。

上記方法によれば、上記補償用電圧−電流変換回路のゲインの２次微分が上記主電圧−電流変換回路のゲインの２次微分と等しくなるように、上記補償用電圧−電流変換回路の第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタのサイズを調整するので、３次歪をより効果的に除去できる。

本発明の設計方法は、上記補償用電圧−電流変換回路のバイアス電流に対する、上記補償用電圧−電流変換回路のゲインの２次微分の変化をシミュレーションなどによって求めるステップと、上記ステップで求められたゲインの２次微分の変化に基づいて、上記補償用電圧−電流変換回路のゲインの２次微分がＫ倍（Ｋ＞１）となるためには上記補償用電圧−電流変換回路のバイアス電流をどのような減少率で減少させればよいかを求める減少率算出ステップとをさらに含み、上記サイズ変更ステップでは、上記減少率算出ステップで算出された減少率に等しい比率で上記補償用電圧−電流変換回路の第２のバイアストランジスタのサイズを縮小することが好ましい。

上記方法によれば、上記補償用電圧−電流変換回路のバイアス電流に対する、上記補償用電圧−電流変換回路のゲインの２次微分の変化を求め、求められたゲインの２次微分の変化に基づいて減少率を決定するので、３次歪をより確実に除去できる。

本発明の設計システムは、上記の課題を解決するために、入力電圧を電流に変換して出力するための主電圧−電流変換回路と、補償用電流を出力するための補償用電圧−電流変換回路とを備え、主電圧−電流変換回路の出力電流を補償用電流で減算することによって主電圧−電流変換回路の出力電流の３次歪を補償する電圧−電流変換回路を設計するためのシステムであって、上記主電圧−電流変換回路は、第１の電圧−電流変換用トランジスタと、第１のバイアストランジスタとを備え、上記第１の電圧−電流変換用トランジスタは、第１のバイアス電流が入力される第１の電流入力端子と、出力電流を出力する第１の電流出力端子と、入力電圧が入力される第１の制御端子とを備え、上記入力電圧に応じて上記出力電流を制御するものであり、上記第１のバイアストランジスタは、上記第１の電流入力端子に上記第１のバイアス電流を出力する第１のバイアス電流出力端子と、第１のバイアス電圧が入力される第１のバイアス制御端子とを備え、上記第１のバイアス電圧に応じて上記第１のバイアス電流を制御するものであり、上記補償用電圧−電流変換回路は、第２の電圧−電流変換用トランジスタと、第２のバイアストランジスタとを備え、上記第２の電圧−電流変換用トランジスタは、第２のバイアス電流が入力される第２の電流入力端子と、補償用電流を出力する第２の電流出力端子と、上記入力電圧が入力される第２の制御端子とを備え、上記入力電圧に応じて上記補償用電流を制御するものであり、上記第２のバイアストランジスタは、上記第２の電流入力端子に上記第２のバイアス電流を出力する第２のバイアス電流出力端子と、第２のバイアス電圧が入力される第２のバイアス制御端子とを備え、上記第２のバイアス電圧に応じて上記第２のバイアス電流を制御するものであり、上記システムは、上記補償用電圧−電流変換回路における第２の電圧−電流変換用トランジスタのサイズおよび第２のバイアストランジスタのそれぞれのサイズを表す第１および第２の数値を格納するための格納手段と、上記主電圧−電流変換回路の第１の電圧−電流変換用トランジスタおよび第１のバイアストランジスタの設計サイズをそれぞれ、上記第１および第２の数値の初期値として上記格納手段に格納させる初期化手段と、上記格納手段に格納された第１の数値に対して補償用電圧−電流変換回路のゲインの２次微分がＫ倍（Ｋ＞１）となるような除算を行うことなく、上記格納手段に格納された第２の数値に対して、上記補償用電圧−電流変換回路のゲインの２次微分がＫ倍（Ｋ＞１）となるような除算を行う第１の除算手段と、上記格納手段に格納された第１および第２の数値をKで除算する第２の除算手段と、第１の除算手段および第２の除算手段による除算がなされた上記格納手段内の第１および第２の数値をそれぞれ、上記補償用電圧−電流変換回路における第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタの設計サイズとして出力する出力手段とを備えることを特徴とする電圧−電流変換回路の設計システム。

上記構成によれば、上記主電圧−電流変換回路の第１の電圧−電流変換用トランジスタおよび第１のバイアストランジスタの設計サイズが与えられると、前記設計方法を自動的に実行して設計サイズを出力する設計システムを実現できる。したがって、前記設計方法を容易に実行できる。

本発明によれば、以上のように、出力電流に生じる３次歪を十分に低減でき、かつ、ゲインの劣化および消費電流の増大を回避できる電圧−電流変換回路並びにその設計方法および設計システムを提供できる。

図２は、一般的に使われているトランスコンダクタンス段（以下、ｇｍ段と書く）の構成を示す図である。

ｇｍ段１０１は、ＮＭＯＳトランジスタＭ１ａおよびＮＭＯＳトランジスタＭ１ｂから構成される差動対１１１と、ＮＭＯＳトランジスタＭ１ｃから構成されるバイアス回路１１２とから構成される。

ＮＭＯＳトランジスタＭ１ａのゲート端子が、同位相入力電圧Ｖｉ＋を入力するための同位相入力端子１０３１に接続され、ＮＭＯＳトランジスタＭ１ｂのゲート端子が、逆位相入力電圧Ｖｉ−を入力するための逆位相入力端子１０３２に接続されている。ＮＭＯＳトランジスタＭ１ａのドレイン端子が、逆位相出力電流Ｉｏ−を出力するための逆位相出力端子１０６１に接続され、ＮＭＯＳトランジスタＭ１ｂのドレイン端子が、同位相出力電流Ｉｏ＋を出力するための同位相出力端子１０６２に接続されている。また、ＮＭＯＳトランジスタＭ１ａのソース端子とＮＭＯＳトランジスタＭ１ｂのソース端子とが接続されている。

ＮＭＯＳトランジスタＭ１ｃのゲート端子には、バイアス電圧端子１０４が接続され、バイアス電圧端子１０４を介してバイアス電圧Ｖｂｉａｓが印加されている。ＮＭＯＳトランジスタＭ１ｃのソース端子は、基準電位（基準電圧）に対して抵抗素子などの素子を介することなく直接接続されている。ＮＭＯＳトランジスタＭ１ｃのドレイン端子が、ＮＭＯＳトランジスタＭ１ａのソース端子とＮＭＯＳトランジスタＭ１ｂのソース端子との共通点に接続されている。

図２に示すｇｍ段１０１は、一般的に図３および図４のグラフに示すような特性を持つことが、ｇｍ段１０１のシミュレーション回路（ＮＭＯＳトランジスタＭ１ａ・Ｍ１ｂのｇｍ段１０１と同等のバイアス電流−ゲイン特性を持つ回路）のシミュレーションによって確認された。

図３は、ＮＭＯＳトランジスタＭ１ａおよびＭ１ｂから構成される差動対１１１に流れるバイアス電流（テール電流）Ｉｔａｉｌの変化に対し、ｇｍ段のゲインｇｍおよびｇｍ段のゲインの２次微分ｇｍ３の絶対値がどのように変化するかを、シミュレーション回路によりシミュレーションした結果を示す図である。

バイアス電流Ｉｔａｉｌの変化に対するゲインの２次微分ｇｍ３（３次歪み）の変化をシミュレーションによって求める方法について、以下に説明する。図５は、図３の結果を得るのに用いたシミュレーション回路を示す。

シミュレーション回路は、ＮＭＯＳトランジスタＭ１ａおよびＮＭＯＳトランジスタＭ１ｂから構成される差動対と、電流源Ｉｔａｉｌとから構成される。差動対のＮＭＯＳトランジスタＭ１ａ・Ｍ１ｂのソース端子が互いに接続され、電流源Ｉｔａｉｌがこれらソース端子の共通点に接続されている。

差動対のＮＭＯＳトランジスタＭ１ａ・Ｍ１ｂのドレイン端子に、固定された電圧Ｖｄを印加する。差動対のＮＭＯＳトランジスタＭ１ａのゲート端子に固定電圧Ｖｃｍおよび可変電圧＋ｖｉを印加し、差動対のＮＭＯＳトランジスタＭ１ｂのゲート端子に固定電圧Ｖｃｍおよび可変電圧−ｖｉを印加する。

そして、図３に示すようなカーブを作成するために、電流源Ｉｔａｉｌからのバイアス電流Ｉｔａｉｌを図３に示す範囲（およそ１〜１０ｍＡ）内から選んだ或る値とし、可変電圧ｖｉを−Ｖｓ／２（Ｖｓは電源電圧（可変電圧源ｖｉの出力））から＋Ｖｓ／２まで変化する交流電圧として、出力電流Ｉｏ＝（Ｉｏ＋）−（Ｉｏ−）をシミュレーションによって求め、求めたデータを取得する。ｖｉ＝０における、ｖｉに対するＩｏの１次微分を求め、求めた値をゲインｇｍとする。また、ｖｉ＝０における、ｖｉに対するＩｏの３次微分を求め、求めた値をゲインの２次微分ｇｍ３とする。バイアス電流Ｉｔａｉｌを図３に示す範囲（およそ１〜１０ｍＡ）内で少しずつ（この例では０．２ｍＡずつ）変化させ、それぞれの場合について、上記と同様に、シミュレーションを行い、ｇｍおよびｇｍ３の値を求める。これらにより、図３に示すようなグラフを作成できる。

ｇｍ段のゲインの２次微分ｇｍ３が０と異なる値である場合、ｇｍ段の出力に信号成分に対する３次歪が現れる。図３の横軸はミリアンペア(milliampere)（以下、「ｍＡ」と書く）単位で表示される差動対１１１のバイアス電流Ｉｔａｉｌ、左側の縦軸はジーメンス(millisiemens)（以下、「Ｓ」と書く）単位で表示されるｇｍ段の入力電圧に対するゲインｇｍ、右側の縦軸はボルトの３乗分のアンペア（以下、「Ａ／Ｖ＾３」と書く）単位で表示されるｇｍ段の入力電圧に対するゲインの２次微分ｇｍ３の絶対値を示す。図３に示すように、バイアス電流Ｉｔａｉｌが小さくなるほど、ゲインｇｍが小さくなると共にゲインの２次微分ｇｍ３の絶対値が大きくなる。すなわち、一般的に知られているようにバイアス電流Ｉｔａｉｌを上げることによってｇｍ段のゲインが上がると共に３次歪が減る。

しかし、バイアス電流Ｉｔａｉｌを上げることによって消費電力が増える。

図４は、ＮＭＯＳトランジスタＭ１ａおよびＭ１ｂから構成される差動対１１１に流れるバイアス電流Ｉｔａｉｌの、基準バイアスポイントに対するスケーリングファクタ（ＮＭＯＳトランジスタＭ１ａおよびＭ１ｂのチャンネル幅Ｗの、基準バイアスポイントに対するスケーリングファクタ）の変化に対し、ｇｍ段のゲインｇｍおよびゲインの２次微分ｇｍ３の絶対値がどのように変化するかを、図５に示すシミュレーション回路を用いて行ったシミュレーション結果を示す図である。

スケーリングファクタの変化に対するゲインｇｍおよびゲインの２次微分ｇｍ３の変化をシミュレーションによって求める方法について、以下に説明する。

シミュレーションに用いる図５に示すシミュレーション回路は、前述した通りの構成を備えており、各端子に印加される電圧も前述した通りである。

そして、トランジスタＭ１ａ及びＭ１ｂの幅（サイズ）をＷとし、図４に示すようなカーブを作成するために、Ｗ及びＩｔａｉｌを設計者が選んだ或る値（初期値；基準バイアスポイント）とし、可変電圧ｖｉを−Ｖｓ／２（Ｖｓは電源電圧（可変電圧源ｖｉの出力））から＋Ｖｓ／２まで変化する交流電圧（実行電圧一定）として、出力電流Ｉｏ＝（Ｉｏ＋）−（Ｉｏ−）をシミュレーションによって求め、求めたデータを取得する。ｖｉ＝０における、ｖｉに対するＩｏの１次微分を求め、求めた値をゲインｇｍとする。また、ｖｉ＝０における、ｖｉに対するＩｏの３次微分を求め、求めた値をゲインの２次微分ｇｍ３とする。Ｗ及びＩｔａｉｌを変化させ、それぞれの場合について、上記と同様に、シミュレーションを行い、ｇｍおよびｇｍ３の値を求める。Ｗ及びＩｔａｉｌを変化させるときには、ＷをＮ分の１に小さくするなら、同時にＩｔａｉｌをＮ分の１に小さくする。また、Ｗの初期値に対する、変化後のＷ値をスケーリングファクタとする。これらにより、図４に示すようなグラフを作成できる。

図４の横軸は基準バイアスポイントに対するスケーリングファクタ(scaling factor)、左側の縦軸はジーメンス（Ｓ）単位で表示される入力電圧に対するゲインｇｍ、右側の縦軸はボルトの３乗分のアンペア（以下、「Ａ／Ｖ＾３」と書く）単位で表示される電圧に対するゲインの２次微分ｇｍ３の絶対値を示す。基準バイアスポイントとは、ｇｍ段の通常動作（所定の特性（ゲインやバイアス電流）が得られる動作）が可能なバイアス回路１１２のバイアス電流Ｉｔａｉｌ０の値とチャンネル幅Ｗ０の値との対である。

Ｉｔａｉｌ０＝５ｍＡおよびＷ０＝８μｍを基準バイアスポイントとすれば、図３からｇｍ＝７．１８２ｅ−３Ｓおよびｇｍ３＝５．５９５ｅ−３Ａ／Ｖ＾３となる。図４では、この基準バイアスポイントではスケーリングファクタ＝１となる。ただし、基準バイアスポイントの値は、あくまで一例であり、設計に応じて適宜変更される。

スケーリングファクタというのは、ｇｍ段の通常動作が可能なＮＭＯＳトランジスタＭ１ａ，Ｍ１ｂ，Ｍ１ｃのチャンネル幅の基準値Ｗ０と、ＮＭＯＳトランジスタＭ１ａ，Ｍ１ｂ，Ｍ１ｃのチャンネル幅の設定値Ｗとの比（Ｗ／Ｗ０）であり、バイアス回路１１２のバイアス電流の基準値Ｉｔａｉｌ０とバイアス電流の設定値Ｉｔａｉｌとの比（Ｉｔａｉｌ／Ｉｔａｉｌ０）に等しい。例えば、スケーリングファクタが０．４であれば、
Ｉｔａｉｌ＝０．４×Ｉｔａｉｌ０かつＷ＝０．４×Ｗ０
となる。図４に示すように、スケーリングファクタを小さくすると、バイアス電流ＩｔａｉｌとＮＭＯＳトランジスタＭ１ａ，Ｍ１ｂ，Ｍ１ｃのチャンネル幅Ｗとが同時にスケーリングファクタに比例して小さくなり、ｇｍ段のゲインｇｍ及びゲインの２次微分ｇｍ３も小さくなる。

図４に示すように、ｇｍ段のゲインｇｍ及びゲインの２次微分ｇｍ３は、スケーリングファクタに比例する。

図６は、本発明に係る設計方法によって設計される電圧−電流変換回路の実施の一形態を示す図である。

本実施形態に係る電圧−電流変換回路は、図６に示すように、入力電圧Ｖｉ＋およびＶｉ−を電流に変換して出力するための主ｇｍ段（主電圧−電流変換回路）１０１と、補償用電流を出力するための補償ｇｍ段（補償用電圧−電流変換回路）１０２とを備えている。

主ｇｍ段１０１は、ＮＭＯＳトランジスタ（第１非反転入力用トランジスタ）Ｍ１ａおよびＮＭＯＳトランジスタ（第１反転入力用トランジスタ）Ｍ１ｂから構成される差動対である第１ｇｍコア（第１差動対、第１の電圧−電流変換用トランジスタ）１１１と、ＮＭＯＳトランジスタ（第１のバイアストランジスタ）Ｍ１ｃから構成されるバイアス回路１１２とから構成されている。

ＮＭＯＳトランジスタＭ１ａおよびＭ１ｂ（以下、適宜「差動対トランジスタＭ２ａおよびＭ２ｂ」と称する）は、バイアス電流（第１のバイアス電流、第２のバイアス電流）Ｉｔａｉｌ０が入力されるソース端子（第１の電流入力端子）と、出力電流Ｉｏ＋およびＩｏ−を出力するドレイン端子（第１の電流出力端子）と、入力電圧Ｖｉ＋およびＶｉ−が入力されるゲート端子（第１の制御端子）とを備え、入力電圧Ｖｉ＋およびＶｉ−に応じて出力電流Ｉｏ＋およびＩｏ−を制御するものである。ＮＭＯＳトランジスタＭ１ａのゲート端子が、同位相入力（非反転入力）電圧Ｖｉ＋を入力するための同位相入力端子１０３１に接続され、ＮＭＯＳトランジスタＭ１ｂのゲート端子が、逆位相入力（反転入力）電圧Ｖｉ−を入力するための逆位相入力端子１０３２に接続されている。ＮＭＯＳトランジスタＭ１ａのドレイン端子が、逆位相出力電流Ｉｏ−を出力するための逆位相出力端子１０６１に接続され、ＮＭＯＳトランジスタＭ１ｂのドレイン端子が、同位相出力電流Ｉｏ＋を出力するための同位相出力端子１０６２に接続されている。また、ＮＭＯＳトランジスタＭ１ａのソース端子とＮＭＯＳトランジスタＭ１ｂのソース端子とが接続されている。

ＮＭＯＳトランジスタＭ１ｃ（以下、適宜「バイアストランジスタＭ２ｃ」と称する）は、バイアス電圧Ｖｂｉａｓに応じてバイアス電流Ｉｔａｉｌ０を制御するものである。ＮＭＯＳトランジスタＭ１ｃのゲート端子（第１のバイアス制御端子）には、バイアス電圧端子１０４が接続され、バイアス電圧端子１０４を介してバイアス電圧Ｖｂｉａｓが印加（入力）されている。ＮＭＯＳトランジスタＭ１ｃのソース端子（基準電位端子）は、基準電位（基準電圧）に対して抵抗素子などの素子を介することなく直接接続されている（基準電位が基準電位源から抵抗素子などの素子を介することなく直接付与されている）。本実施形態では、ＮＭＯＳトランジスタＭ１ｃのソース端子は、基準電位としての接地電位に直接接続されている。ＮＭＯＳトランジスタＭ１ｃのドレイン端子（第１のバイアス電流出力端子）は、ＮＭＯＳトランジスタＭ１ａのソース端子とＮＭＯＳトランジスタＭ１ｂのソース端子との共通点に接続されており、ＮＭＯＳトランジスタＭ１ａおよびＭ１ｂのソース端子へバイアス電流Ｉｔａｉｌ０を出力するようになっている。

補償ｇｍ段１０２は、ＮＭＯＳトランジスタ（第２非反転入力用トランジスタ）Ｍ２ａおよびＮＭＯＳトランジスタ（第２反転入力用トランジスタ）Ｍ２ｂから構成される差動対である第２ｇｍコア（第２差動対、第２の電圧−電流変換用トランジスタ）１１３と、ＮＭＯＳトランジスタ（第２のバイアストランジスタ）Ｍ２ｃから構成されるバイアス回路１１４とから構成されている。トランジスタＭ２ａ〜Ｍ２ｃは、トランジスタＭ１ａ〜Ｍ１ｃと同じ機能を持ち、歪を補償するために追加されているものである。

ＮＭＯＳトランジスタＭ２ａおよびＭ２ｂ（以下、適宜「差動対トランジスタＭ２ａおよびＭ２ｂ」と称する）は、バイアス電流Ｉｔａｉｌが入力されるソース端子（第２の電流入力端子）と、出力電流Ｉｏ＋およびＩｏ−を出力するドレイン端子（第２の電流出力端子）と、入力電圧Ｖｉ＋およびＶｉ−が入力されるゲート端子（第２の制御端子）とを備え、入力電圧Ｖｉ＋およびＶｉ−に応じて出力電流Ｉｏ＋およびＩｏ−を制御するものである。ＮＭＯＳトランジスタＭ２ａのゲート端子が、同位相入力（非反転入力）電圧Ｖｉ＋を入力するための同位相入力端子１０３１に接続され、ＮＭＯＳトランジスタＭ２ｂのゲート端子が、逆位相入力（反転入力）電圧Ｖｉ−を入力するための逆位相入力端子１０３２に接続されている。また、ＮＭＯＳトランジスタＭ２ａのソース端子とＮＭＯＳトランジスタＭ２ｂのソース端子とが接続されている。

ＮＭＯＳトランジスタＭ２ａのドレイン端子が、同位相出力電流Ｉｏ＋を出力するための同位相出力端子１０６２に接続され、ＮＭＯＳトランジスタＭ２ｂのドレイン端子が、逆位相出力電流Ｉｏ−を出力するための逆位相出力端子１０６１に接続されている。したがって、ＮＭＯＳトランジスタＭ２ａのドレイン端子がＮＭＯＳトランジスタＭ１ｂのドレイン端子に接続され、ＮＭＯＳトランジスタＭ２ｂのドレイン端子がＮＭＯＳトランジスタＭ１ａのドレイン端子に接続されている。これにより、電圧−電流変換回路の出力電流Ｉ０＋およびＩ０−は、主ｇｍ段１０１の出力電流を補償ｇｍ段１０２の出力電流（補償用電流）で減算したものとなっている。後述するように、主ｇｍ段１０１の出力電流に生じる３次歪と補償ｇｍ段１０２の出力電流に生じる３次歪とはほぼ等しくように設計されているので、主ｇｍ段１０１の出力電流の３次歪が、大部分、補償（キャンセル）され、０に近づく。

ＮＭＯＳトランジスタＭ２ｃ（以下、適宜「バイアストランジスタＭ２ｃ」と称する）は、バイアス電圧Ｖｂｉａｓに応じてバイアス電流Ｉｔａｉｌを制御するものである。ＮＭＯＳトランジスタＭ２ｃのゲート端子（第２のバイアス制御端子）には、バイアス電圧端子１０４が接続され、バイアス電圧端子１０４を介してバイアス電圧Ｖｂｉａｓが印加（入力）されている。ＮＭＯＳトランジスタＭ２ｃのソース端子（基準電位端子）は、基準電位（基準電圧）に対して抵抗素子などの素子を介することなく直接接続されている（基準電位が基準電位源から抵抗素子などの素子を介することなく直接付与されている）。本実施形態では、ＮＭＯＳトランジスタＭ２ｃのソース端子は、基準電位としての接地電位に直接接続されている。ＮＭＯＳトランジスタＭ２ｃのドレイン端子（第２のバイアス電流出力端子）は、ＮＭＯＳトランジスタＭ２ａのソース端子とＮＭＯＳトランジスタＭ２ｂのソース端子との共通点に接続されており、ＮＭＯＳトランジスタＭ２ａおよびＭ２ｂのソース端子へバイアス電流Ｉｔａｉｌを出力するようになっている。

図９に示す回路構成に対する図６に示す回路構成のメリットは、以下の通りである。

（１）主ｇｍ段１０１の出力と補償ｇｍ段１０２の出力とを逆位相で接続することだけで、主ｇｍ段１０１の出力から補償ｇｍ段１０２の出力を減算する機能を実現しているので、加算回路などが不要である。

（２）図９の回路と異なり、主ｇｍ段１０１および補償ｇｍ段１０２に印加されるバイアス電圧が共通である。すなわち、主ｇｍ段１０１のバイアストランジスタＭ１ｃのゲート端子および補償ｇｍ段１０２のバイアストランジスタＭ２ｃのゲート端子は、共通接続されて、同一の電圧が第１および第２のバイアス電圧として入力されるようになっている。そのため、バイアス電圧を発生させるのに必要な回路が１つだけである。また、主ｇｍ段１０１に印加されるバイアス電圧と、補償ｇｍ段１０２に印加されるバイアス電圧とを同一にすることができるので、主ｇｍ段１０１と補償ｇｍ段１０２との間でのバイアス電圧のミスマッチなどがない。

さらに、上記の図６に示す回路構成は、特許文献３に記載されている回路構成とは、トランジスタの使い方が異なり、回路の機能（動作）が異なる。具体的には、特許文献３に記載されている回路構成は、高周波のキャリア信号に含まれている希望信号を低周波（バースバンド）へ周波数変換する周波数変換回路であり、バイアス用トランジスタの制御端子には電圧信号（ＲＦ信号）が印加される。これに対して、本願の図６に示す回路構成は、差動入力電圧信号（ＲＦもしくはベースバンド）を電流に変換する電圧−電流変換回路であり、バイアストランジスタＭ１ａ，Ｍ１ｂ（およびＭ２ａ，Ｍ２ｂ）のゲート端子には直流電圧（バイアス電圧）が印加され、直流電圧とバイアストランジスタＭ１ｃ（およびＭ２ｃ）のサイズとによって差動対トランジスタＭ１ａ，Ｍ１ｂ（およびＭ２ａ，Ｍ２ｂ）に流れる電流が決定される。

また、特許文献３の図９〜図１１に記載の回路構成では、バイアス回路が、トランジスタと、トランジスタに接続された抵抗もしくはインダクタンスとから構成されているので、抵抗によるノイズが発生する。これに対し、本願の図６に示す回路構成は、バイアストランジスタＭ１ａ，Ｍ１ｂと基準電位との間に抵抗やインダクタンスが介在していないので、抵抗によるノイズの発生を回避できる。なお、特許文献３の図１０などにはバイアス回路のトランジスタに接続された電流源の内部構成は記載されていない。

なお、本発明に係る回路の最も重要な特徴は、後述する設計方法でトランジスタのサイズが設計されている点である。そのため、本発明に係る回路は必ずしも、上記の図６に示す回路が備える他の特徴を備えていなくともよい。

すなわち、例えば、上記の図６に示す回路では、トランジスタとしてＮＭＯＳトランジスタを用いていたが、トランジスタとしてＮＭＯＳ以外の電界効果トランジスタを用いてもよく、さらには、バイポーラトランジスタを用いてもよい。

また、上記の図６に示す回路では、主ｇｍ段１０１の出力と補償ｇｍ段１０２の出力とを逆位相で接続することだけで、主ｇｍ段１０１の出力から補償ｇｍ段１０２の出力を減算する機能を実現していたが、加算回路（減算回路）を用いて主ｇｍ段１０１の出力から補償ｇｍ段１０２の出力を減算する機能を実現してもよい。ただし、加算回路（減算回路）を用いない方が、回路構成を簡素化できる点で好ましい。

また、上記の図６に示す回路では、主ｇｍコア１１１および補償ｇｍコア１１３がトランジスタの差動対で構成されていたが、入力電圧信号が差動信号でない場合には、主ｇｍコア１１１および補償ｇｍコア１１３を単一のトランジスタで構成できる。

また、本願の図６に示す回路構成では、バイアストランジスタＭ１ａ，Ｍ１ｂと基準電位との間に抵抗やインダクタンスが介在していなかったが、バイアストランジスタＭ１ａ，Ｍ１ｂと基準電位との間に抵抗やインダクタンスが介在していてもよい。ただし、バイアストランジスタＭ１ａ，Ｍ１ｂと基準電位との間に抵抗やインダクタンスが介在していない方が、ノイズを低減できる点で好ましい。

上記の図６に示す回路では、主ｇｍ段１０１および補償ｇｍ段１０２に印加されるバイアス電圧が共通であったが、主ｇｍ段１０１および補償ｇｍ段１０２に対して別々にバイアス電圧を印加してもよい。ただし、主ｇｍ段１０１および補償ｇｍ段１０２に印加されるバイアス電圧が共通である方が、バイアス電圧発生回路の数を少なくし、また、バイアス電圧のミスマッチをなくすことができる点で好ましい。

本発明に係る設計方法について図７に基づいて説明すれば、以下の通りである。なお、以下の説明では、主ｇｍ段のゲインをｇｍ＿ａと呼び、ゲインの２次微分をｇｍ３＿ａと呼ぶ。また、補正ｇｍ段のゲインをｇｍ＿ｂと呼び、ゲインの２次微分をｇｍ３＿ｂと呼ぶ。

まず、ユーザが、事前に、主ｇｍ段１０１のゲインｇｍ_aの目標値を設定しておく。

（１）本発明に係る設計方法では、まず、主ｇｍ段１０１のゲインｇｍ＿ａの目標値から、手計算によって、主ｇｍ段１０１の差動対１１１を構成するＮＭＯＳトランジスタＭ１ａ，Ｍ１ｂの（必要な）サイズと、差動対トランジスタＭ１ａ，Ｍ１ｂに流れるバイアス電流Ｉｔａｉｌ０とを見積もる（決定する）（Ｓ１）。（設計者が、設計者の経験に基づき、適用対象（アプリケーション）を考慮して、差動対トランジスタＭ１ａ，Ｍ１ｂのサイズとバイアス電流とがトレードオフになるように、差動対トランジスタＭ１ａ，Ｍ１ｂのサイズおよびバイアス電流を決定する。）
その後、決めたＩｔａｉｌ０が流れるように主ｇｍ段１０１のＮＭＯＳトランジスタＭ１ｃおよび補償ｇｍ段１０２のバイアストランジスタＭ２ｃに印加するバイアス電圧Ｖｂｉａｓの値（使用する電源の出力）と、バイアストランジスタＭ１ｃおよびＭ２ｃのサイズとを、手計算で見積もる。（前記と同様に、設計者が、設計者の経験に基づき、適用対象（アプリケーション）を考慮して、バイアストランジスタＭ１ｃおよびＭ２ｃのサイズとバイアス電圧Ｖｂｉａｓとがトレードオフになるように、バイアストランジスタＭ１ｃおよびＭ２ｃのサイズとバイアス電圧Ｖｂｉａｓとを決める。）その次に、回路シミュレーションソフトを用いたシミュレーションに基づいて、パラメータ（バイアストランジスタＭ１ｃおよびＭ２ｃのサイズおよびバイアス電圧Ｖｂｉａｓ）を調整して、ゲインｇｍ＿ａが目標値を達成できていることを確認する。（基本的に、設計者が最初に目標からパラメータの値を計算で見積もり（決定し）、その後、シミュレーションに基づいて目標を満たすように上記パラメータを調整する。

主ｇｍ段１０１の差動対トランジスタＭ１ａ，Ｍ１ｂのサイズ（チャンネル幅）とバイアス電流とから、シミュレーションによってゲインの２次微分ｇｍ3_aの値を求める。

（２）決定されたバイアス電流Ｉｔａｉｌ０の値と主ｇｍ段１０１のバイアストランジスタＭ１ｃに印加されるバイアス電圧Ｖｂｉａｓの値とから主ｇｍ段１０１のバイアストランジスタＭ１ｃのサイズを決定する（Ｓ２）。バイアストランジスタＭ１ｃのサイズをＶｂｉａｓ値から決めるためには、バイアストランジスタＭ１ｃのサイズを手計算で見積もってから、回路シミュレーションソフトを用いたシミュレーションに基づいてバイアストランジスタＭ１ｃのサイズを調整する。

なお、Ｓ１・Ｓ２の処理は、上述した方法に限定されるものではなく、公知の種々の方法を用いて行うことができる。

（３）主ｇｍ段１０１のＮＭＯＳトランジスタＭ１ａ，Ｍ１ｂ，Ｍ１ｃのサイズ（チャンネル幅）と補償ｇｍ段１０２のＮＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃのサイズとを同じにすることで、主ｇｍ段１０１の差動対（第１ｇｍコア１１１）に流れるバイアス電流Ｉｔａｉｌ０と、補償ｇｍ段１０２の差動対（第２ｇｍコア１１３）に流れるバイアス電流Ｉｔａｉｌとが同じになる。そこで、Ｓ２の処理が完了すると、バイアス電流Ｉｔａｉｌ０とバイアス電流Ｉｔａｉｌとを同じにするために、補償ｇｍ段１０２の差動対（第２ｇｍコア１１３）を構成するＮＭＯＳトランジスタ（以下、適宜「差動対トランジスタ」と称する）Ｍ２ａ，Ｍ２ｂおよびバイアストランジスタＭ２ｃのサイズ（チャンネル幅）をそれぞれ、主ｇｍ段１０１の差動対トランジスタＭ１ａ，Ｍ１ｂおよびバイアストランジスタＭ１ｃのサイズ（チャンネル幅）と同じにする（Ｓ３）。

すなわち、補償ｇｍ段１０２の差動対トランジスタＭ２ａ，Ｍ２ｂのチャンネル幅（設計値；変数）をＷｄ、補償ｇｍ段１０２のバイアストランジスタＭ２ｃのチャンネル幅（設計値；変数）をＷｂ、主ｇｍ段１０１の差動対トランジスタＭ１ａ，Ｍ１ｂのチャンネル幅（設計値；定数）をＷｄ０、主ｇｍ段１０１のバイアストランジスタＭ１ｃのチャンネル幅（設計値；定数）をＷｂ０とすると、変数ＷｂおよびＷｄを以下のように初期化する。

Ｗｂ＝Ｗｂ０
Ｗｄ＝Ｗｄ０
（４）Ｓ３（またはＳ７）の処理が完了すると、補償ｇｍ段１０２のゲインの２次微分ｇｍ３＿ｂが主ｇｍ段のゲインの２次微分ｇｍ３＿ａのＫ倍（Ｋ＞１）まで大きくなるような値Ｉｔａｉｌ２までバイアス電流Ｉｔａｉｌを小さくするために、バイアストランジスタＭ２ｃのサイズ（チャンネル幅）をバイアス電流Ｉｔａｉｌを小さくするのと同じ割合で小さくする（Ｓ４）。すなわち、バイアス電流Ｉｔａｉｌを小さくする割合Ｉｔａｉｌ０／Ｉｔａｉｌ２をＭ（Ｍ＞１）とすると、このステップでは、変数Ｗｂを以下のように変更する。

Ｗｂ＝Ｗｂ／Ｍ
補償ｇｍ段のゲインの２次微分ｇｍ３＿ｂが主ｇｍ段のゲインの２次微分ｇｍ３＿ａのＫ倍（Ｋ＞１）まで大きくなるようなバイアス電流値Ｉｔａｉｌ２は、以下のようにして事前に求めておく。すなわち、図３に示すような補償ｇｍ段１０２のゲインの２次微分ｇｍ３＿ｂと補償ｇｍ段１０２のバイアス電流との関係を示すカーブを事前にシミュレーション回路を用いて作成し、このカーブに基づいて、補償ｇｍ段のゲインの２次微分ｇｍ３＿ｂが主ｇｍ段のゲインの２次微分ｇｍ３＿ａのＫ倍（Ｋ＞１）まで大きくなるようなバイアス電流値Ｉｔａｉｌ２を手計算で求める。さらに、バイアス電流Ｉｔａｉｌをバイアス電流値Ｉｔａｉｌ２としたときに、補償ｇｍ段のゲインの２次微分ｇｍ３＿ｂが主ｇｍ段のゲインの２次微分ｇｍ３＿ａのＫ倍（Ｋ＞１）まで大きくなることをシミュレーション回路のシミュレーション結果によって確認する。

（５）理論的には（シミュレーション回路では）、図４に示すように、補償ｇｍ段のゲインの２次微分ｇｍ３＿ｂは、補償ｇｍ段のスケーリングファクタに比例する。そこで、理論的に補償ｇｍ段のゲインの２次微分ｇｍ３＿ｂが主ｇｍ段のゲインの２次微分ｇｍ３＿ａと同じ値になるように、また、バイアス電流Ｉｔａｉｌが１／Ｋに小さくなるように、補償ｇｍ段１０２をスケーリングする（Ｓ５）。バイアス電流Ｉｔａｉｌが１／Ｋに小さくなるようなスケーリング倍率は、図４に示すようなカーブに基づいて手計算で計算し、シミュレーションで確認した。その結果、バイアス電流Ｉｔａｉｌが１／Ｋに小さくなるようなスケーリング倍率（縮小倍率）は、Ｋ倍であった。

そこで、Ｓ５では、補償ｇｍ段１０２の全トランジスタＭ２ａ〜Ｍ２ｃのサイズ（チャンネル幅）を１／Ｋに小さくする。つまり、変数ＷｂおよびＷｄを以下のように変更する。

Ｗｂ＝Ｗｂ／Ｋ
Ｗｄ＝Ｗｄ／Ｋ
これにより、バイアス電流が１／Ｋに小さくなる。また、補償ｇｍ段１０２のゲインの２次微分ｇｍ３＿ｂが主ｇｍ段１０１のゲインの２次微分ｇｍ３＿ａに近くなる。主ｇｍ段１０１と補償ｇｍ段１０２とを合わせた回路全体のゲインの２次微分ｇｍ３は、主ｇｍ段１０１のゲインの２次微分ｇｍ３＿ａから補償ｇｍ段１０２のゲインの２次微分ｇｍ３＿ａを減算したものであるので、このとき、全体のゲインの２次微分ｇｍ３は、０に近くなる。すなわち、全体の３次歪みがほぼなくなる。

以上のＳ３〜Ｓ５は、以下の式
Ｗｂ＝Ｗｂ０／（Ｋ×Ｍ）＝Ｗｂ０／Ｊ（Ｊ＞Ｋ）
Ｗｄ＝Ｗｄ０／Ｋ
で表される。本発明の方法は、この式を満たすように補償ｇｍ段１０２のトランジスタＭ２ａ〜Ｍ２ｃのサイズを設定するものであればよい。したがって、ステップＳ４とＳ５との順番を入れ替えても同じ効果を得ることができる。また、ステップＳ４とＳ５とを併せても同じ効果を得ることができる。さらには、ステップＳ３を、ステップＳ４および／またはＳ５と併せても同じ効果を得ることができる。

（６）主ｇｍ段１０１と補償ｇｍ段１０２とを合わせた回路全体のゲインの２次微分ｇｍ３（主ｇｍ段が発生する電流から補償ｇｍ段が発生する電流を引いた電流のｇｍ３）が０になるように（補償ｇｍ段１０２のゲインの２次微分ｇｍ３＿ｂが主ｇｍ段１０１のゲインの２次微分ｇｍ３＿ａと同じになるように）、補償ｇｍ段のトランジスタＭ１ａ，Ｍ１ｂ，Ｍ１ｃのサイズ（チャンネル幅）を調整する（Ｓ６）。このステップは、回路シミュレーションソフトを用いたシミュレーション結果に基づく。Ｓ５で決めた補償ｇｍ段のトランジスタＭ１ａ，Ｍ１ｂ，Ｍ１ｃのサイズ値をそれぞれ小さく変化させて、これらのサイズを最適化する（最適値にする）。これらのサイズの最適値を探すためには、回路シミュレーションソフトを用いたシミュレーションを実行して設計者が判断するか、シミュレーション結果に基づいてこれらのサイズを最適化する最適化アルゴリズムを備えたソフトウェアを用いて自動的に最適化を実行させる。

（７）補償ｇｍ段１０２のゲインｇｍ＿ｂが主ｇｍ段１０１のゲインｇｍ＿ａより十分小さいか、具体的には、補償ｇｍ段１０２のゲインｇｍ＿ｂが主ｇｍ段１０１のゲインｇｍ＿ａの１／Ｌ（Ｌ＞１）以下であるかを、シミュレーションを用いて確認する（Ｓ７）。

なお、上記Ｌは、２０以上であることが好ましい。全体のゲインの劣化は、
２０×ｌｏｇ_１０｛１−（１／Ｌ）｝
で表される。Ｌが２０以上であれば、全体のゲインが０．４ｄＢぐらいしか劣化しない。ただし、上記Ｌの下限値は、本発明の適用対象（アプリケーション）などによって異なる。

Ｓ７において、補償ｇｍ段１０２のゲインｇｍ＿ｂが主ｇｍ段１０１のゲインｇｍ＿ａより十分小さい場合にはＳ８へ進み、補償ｇｍ段１０２のゲインｇｍ_bが主ｇｍ段１０１のゲインｇｍ_aより十分小さくない場合にはＳ３へ戻って、Ｓ４〜Ｓ６の処理を再度行う。Ｓ４〜Ｓ６の処理を再度行うことで、補償ｇｍ段１０２のゲインｇｍ_bがより小さくなる。そして、補償ｇｍ段１０２のゲインｇｍ_bが主ｇｍ段１０１のゲインｇｍ＿ａより十分小さくなれば、Ｓ８へ進む。

（８）全体の３次歪みが十分減少されているか、すなわち全体の３次歪みが所定値Ｔ以下であるかをシミュレーションで確認する（Ｓ８）。全体の３次歪みが所定値Ｔ以下であれば、全処理を終了し、全体の３次歪みが所定値Ｔを超えていれば、Ｓ１に戻って、バイアス電流Ｉｔａｉｌ０を大きくしてＳ２〜Ｓ７の処理を再度行う。

図３に示すように（一般的に知られている）バイアス電流Ｉｔａｉｌ０を大きくすることによって、ｇｍ段のゲインが上昇すると共に、ｇｍ段の３次歪が減少する（ｇｍ段のゲインの２次微分ｇｍ３が低下する）。上述したように、Ｉｔａｉｌ０を大きくし、その新しいＩｔａｉｌ０に基づいてトランジスタのサイズの再設計（Ｓ２〜Ｓ７）を行うことで、全体の３次歪みを低減できる。したがって、Ｓ８において全体の３次歪みが所定値Ｔ以下であった場合にＩｔａｉｌ０を大きくしてＳ２〜Ｓ７の処理を再度行うことで、全体の３次歪みが改善される。

そして、全体の３次歪みが改善されて、全体の３次歪みが所定値Ｔ以下となれば（Ｓ８でＹＥＳ）、全処理を終了する。なお、上記Ｔは、本発明に係る設計の適用対象（アプリケーション）に応じて適宜変更されるものである。

本方法のメリットは、以下の通りである。

（ａ）Ｓ４で補償ｇｍ段１０２のバイアストランジスタＭ２ｃのサイズを小さくすることによって、補償ｇｍ段１０２のバイアス電流が小さくなり、補償ｇｍ段１０２のゲインｇｍ＿ｂが小さくなる。さらに、Ｓ５で補償ｇｍ段をスケーリングすることにより、補償ｇｍ段のゲインｇｍ＿ｂがさらに小さくなる。そのため、補償ｇｍ段１０２のゲインｇｍ＿ｂが主ｇｍ段のゲインｇｍ＿ａより十分小さく、補償ｇｍ段１０２のゲインｇｍ＿ｂを主ｇｍ段のゲインｇｍ＿ａで引き算したものとなる全体のゲインは、ゲインｇｍ＿ａと近い値となる。そのため、補償ｇｍ段１０２を設けたことによるゲインの劣化がほぼない。

（ｂ）補償ｇｍ段１０２のバイアス電流Ｉｔａｉｌ２は、Ｓ４で補償ｇｍ段１０２のバイアストランジスタＭ２ｃのサイズを小さくすることによって小さくなり、さらにＳ５における補償ｇｍ段１０２のスケーリングによりさらに小さくなる。そのため、補償ｇｍ段１０２のバイアス電流Ｉｔａｉｌ２が主ｇｍ段１０１のバイアス電流Ｉｔａｉｌ０より十分小さくなり、全体の消費電流が、主ｇｍ段１０１のみの消費電流と比較して殆ど上がらない。

（ｃ）スケーリングファクタとｇｍ３との関係が比例ではなくても使える。上記ステップＳ５のスケーリングをスケーリングファクタとｇｍ３との関係と合わせれば、本方法を使える。すなわち、スケーリングファクタとｇｍ３とが完全な比例関係でない場合であっても、上記ステップＳ６における調整によって、上記ステップＳ５のスケーリングをスケーリングファクタとｇｍ３の関係と合わせることができ、その結果、全体の３次歪みを十分に低減できる。

また、図１の方法におけるＳ１・Ｓ２を省略し、ユーザが、事前に、主ｇｍ段１０１の差動対トランジスタＭ１ａ，Ｍ１ｂおよびバイアストランジスタＭ１ｃのサイズと、バイアス電流Ｉｔａｉｌ０とを設定してもよい。

また、図１の方法におけるＳ７を省略してもよい。ただし、Ｓ７を実行する方が、補償ｇｍ段を設けたことによるゲインの劣化を確実に所定レベル以下に低減できるので、より好ましい。

また、図１の方法におけるＳ８を省略してもよい。ただし、Ｓ８を実行する方が、全体の３次歪みを確実に所定レベル以下に低減できるので、より好ましい。

次に、本発明に係る設計方法を実現する設計システム（電圧−電流変換回路の設計システム）の実施の一形態について、図７に基づいて説明する。

図７に示すように、設計システムは、入力部１と、数値格納部（格納手段）２と、初期化部（初期化手段）３と、除算値算出部４と、除算部（第１の除算手段）５と、除算部（第２の除算手段）６と、出力部（出力手段）７とを備えている。

入力部１は、主ｇｍ段１０１の差動対トランジスタＭ１ａ，Ｍ１ｂの設計サイズＷｄ０、バイアストランジスタＭ１ｃの設計サイズＷｂ０、およびシミュレーション回路のシミュレーション結果をユーザが入力するためのものである。上記シミュレーション結果は、例えば、図３に示すシミュレーション回路におけるバイアス電流に対するゲインの２次微分の変化を表すカーブのデータである。このカーブは、実質的に補償ｇｍ段１０２におけるバイアス電流Ｉｔａｉｌ２に対するゲインの２次微分の変化を表す。

数値格納部２は、補償ｇｍ段１０２の差動対トランジスタＭ２ａ，Ｍ２ｂのサイズを表す数値（第１の数値）Ｗｄと、補償ｇｍ段１０２のバイアストランジスタＭ２ｃのサイズを表す数値（第２の数値）Ｗｂとを、変数として格納するためのものである。

初期化部３は、前記設計方法のＳ３を実行するものである。初期化部３は、主ｇｍ段１０１の差動対トランジスタＭ１ａ，Ｍ１ｂの設計サイズＷｄ０およびバイアストランジスタＭ１ｃの設計サイズＷｂ０をそれぞれ、変数ＷｄおよびＷｂの初期値として数値格納部２に格納させる。

除算値算出部４および除算部５は、前記設計方法のＳ４を実行するものである。除算値算出部４は、入力部１から入力されたシミュレーション回路のシミュレーション結果に基づいて、補償ｇｍ段１０２のゲインの２次微分ｇｍ３＿ｂがＫ倍（Ｋ＞１）となるためには、補償ｇｍ段１０２のバイアス電流Ｉｔａｉｌ２をどのような減少率１／Ｍ（Ｍ＞１）で減少させればよいかを求める。そして、除算値算出部４は、求めた減少率１／Ｍの逆数Ｍを求め、求めた値Ｍを除算値として数値格納部２に格納させる。

除算部５は、数値格納部２に格納された変数Ｗｂに対して、補償ｇｍ段１０２のゲインの２次微分ｇｍ３＿ｂがＫ倍となるような除算を行う。すなわち、除算部５は、数値格納部２に格納された変数Ｗｂを除算値Ｍで除算する。そして、除算部５は、数値格納部２に格納された変数Ｗｂを除算後の値に更新する。

除算部６は、前記設計方法のＳ５を実行するものである。除算部６は、数値格納部２に格納された変数ＷｄおよびＷｂをKで除算し、数値格納部２に格納された変数ＷｄおよびＷｂを除算後の値に更新する。

出力部７は、除算部５および除算部６による除算がなされた数値格納部２内の変数ＷｄおよびＷｂの値をそれぞれ、補償ｇｍ段１０２の差動対トランジスタＭ２ａ，Ｍ２ｂの設計サイズ、および補償ｇｍ段１０２のバイアストランジスタＭ２ｃの設計サイズとして出力する。例えば、出力部７は、変数ＷｄおよびＷｂの値をそれぞれ、補償ｇｍ段１０２の差動対トランジスタＭ２ａ，Ｍ２ｂの設計サイズ、および補償ｇｍ段１０２のバイアストランジスタＭ２ｃの設計サイズとして表示装置に表示させる。

そして、ユーザは、入力部１に入力した設計サイズに従って主ｇｍ段１０１の差動対トランジスタＭ１ａ，Ｍ１ｂおよびバイアストランジスタＭ１ｃを作成し、出力部７から出力された設計サイズに従って補償ｇｍ段１０２の差動対トランジスタＭ２ａ，Ｍ２ｂおよびバイアストランジスタＭ２ｃを作成すれば、前記設計方法のＳ３〜Ｓ５で設計されるものと同様の電圧−電流変換回路を作成できる。

最後に、設計システムの各ブロック、特に初期化部（初期化手段）３、除算値算出部４、除算部（第１の除算手段）５と、および除算部（第２の除算手段）６は、ハードウェアロジックによって構成してもよいし、次のようにＣＰＵを用いてソフトウェアによって実現してもよい。

すなわち、設計システムは、各機能を実現する制御プログラムの命令を実行するＣＰＵ（central processing unit）、上記プログラムを格納したＲＯＭ（read only memory）、上記プログラムを展開するＲＡＭ（random access memory）、上記プログラムおよび各種データを格納するメモリ等の記憶装置（記録媒体）などを備えている。そして、本発明の目的は、上述した機能を実現するソフトウェアである★★★装置１０の制御プログラムのプログラムコード（実行形式プログラム、中間コードプログラム、ソースプログラム）をコンピュータで読み取り可能に記録した記録媒体を、上記設計システムに供給し、そのコンピュータ（またはＣＰＵやＭＰＵ）が記録媒体に記録されているプログラムコードを読み出し実行することによっても、達成可能である。

上記記録媒体としては、例えば、磁気テープやカセットテープ等のテープ系、フロッピー（登録商標）ディスク／ハードディスク等の磁気ディスクやＣＤ−ＲＯＭ／ＭＯ／ＭＤ／ＤＶＤ／ＣＤ−Ｒ等の光ディスクを含むディスク系、ＩＣカード（メモリカードを含む）／光カード等のカード系、あるいはマスクＲＯＭ／ＥＰＲＯＭ／ＥＥＰＲＯＭ／フラッシュＲＯＭ等の半導体メモリ系などを用いることができる。

また、設計システムを通信ネットワークと接続可能に構成し、上記プログラムコードを通信ネットワークを介して供給してもよい。この通信ネットワークとしては、特に限定されず、例えば、インターネット、イントラネット、エキストラネット、ＬＡＮ、ＩＳＤＮ、ＶＡＮ、ＣＡＴＶ通信網、仮想専用網（virtual private network）、電話回線網、移動体通信網、衛星通信網等が利用可能である。また、通信ネットワークを構成する伝送媒体としては、特に限定されず、例えば、ＩＥＥＥ１３９４、ＵＳＢ、電力線搬送、ケーブルＴＶ回線、電話線、ＡＤＳＬ回線等の有線でも、ＩｒＤＡやリモコンのような赤外線、Ｂｌｕｅｔｏｏｔｈ（登録商標）、８０２．１１無線、ＨＤＲ、携帯電話網、衛星回線、地上波デジタル網等の無線でも利用可能である。なお、本発明は、上記プログラムコードが電子的な伝送で具現化された、搬送波に埋め込まれたコンピュータデータ信号の形態でも実現され得る。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明に係る電圧−電流変換回路は、無線周波を受信するチューナにおいて無線周波（ＲＦ）の差動電圧信号を電流に変換する回路、ベースバンドの差動電圧信号を電流に変換する回路などとして利用することができる。

本発明の実施の一形態に係る設計方法を示すフローチャートである。 一般的に使われているトランスコンダクタンス段の構成を示す図である。 本発明の実施の一形態に係る設計方法で使用されるシミュレーション回路におけるバイアス電流の変化に対するゲインの２次微分の変化を示すグラフである。 本発明の実施の一形態に係る設計方法で使用されるシミュレーション回路におけるスケーリングファクタの変化に対するゲインおよびゲインの２次微分の変化を示すグラフである。 本発明の実施の一形態に係る設計方法で使用されるシミュレーション回路の構成を示す回路図である。 本発明の実施の一形態に係る設計方法で設計される電圧−電流変換回路の構成を示す回路図である。 本発明の実施の一形態に係る設計システムの構成を示すブロック図である。 従来のトランスコンダクタンス回路の概略を示すブロック図である。 従来のトランスコンダクタンス回路の具体的な構成の１例を示す回路図である。

符号の説明

２ 数値格納部（格納手段）
３ 初期化部（初期化手段）
５ 除算部（第１の除算手段）
６ 除算部（第２の除算手段）
７ 出力部（出力手段）
１０１ 主ｇｍ段（主電圧−電流変換回路）
１０２ 補償ｇｍ段（補償用電圧−電流変換回路）
１１１ 第１ｇｍコア（第１差動対、第１の電圧−電流変換用トランジスタ）
１１３ 第１ｇｍコア（第１差動対、第１の電圧−電流変換用トランジスタ）
Ｍ１ａ ＮＭＯＳトランジスタ（第１非反転入力用トランジスタ）
Ｍ１ｂ ＮＭＯＳトランジスタ（第１反転入力用トランジスタ）
Ｍ１ｃ ＮＭＯＳトランジスタ（第１のバイアストランジスタ）
Ｍ２ａ ＮＭＯＳトランジスタ（第２非反転入力用トランジスタ）
Ｍ２ｂ ＮＭＯＳトランジスタ（第２反転入力用トランジスタ）
Ｍ２ｃ ＮＭＯＳトランジスタ（第２のバイアストランジスタ）

Claims (10)

1. 入力電圧を電流に変換して出力するための主電圧−電流変換回路と、入力電圧を電流に変換して補償用電流を出力するための補償用電圧−電流変換回路とを備え、主電圧−電流変換回路の出力電流を補償用電流で減算することによって主電圧−電流変換回路の出力電流の３次歪を補償する電圧−電流変換回路であって、
   上記主電圧−電流変換回路は、第１の電圧−電流変換用トランジスタと、第１のバイアストランジスタとを備え、
   上記第１の電圧−電流変換用トランジスタは、第１のバイアス電流が入力される第１の電流入力端子と、出力電流を出力する第１の電流出力端子と、入力電圧が入力される第１の制御端子とを備え、上記入力電圧に応じて上記出力電流を制御するものであり、
   上記第１のバイアストランジスタは、上記第１の電流入力端子に上記第１のバイアス電流を出力する第１のバイアス電流出力端子と、第１のバイアス電圧が入力される第１のバイアス制御端子とを備え、上記第１のバイアス電圧に応じて上記第１のバイアス電流を制御するものであり、
   上記補償用電圧−電流変換回路は、第２の電圧−電流変換用トランジスタと、第２のバイアストランジスタとを備え、
   上記第２の電圧−電流変換用トランジスタは、第２のバイアス電流が入力される第２の電流入力端子と、補償用電流を出力する第２の電流出力端子と、上記入力電圧が入力される第２の制御端子とを備え、上記入力電圧に応じて上記補償用電流を制御するものであり、
   上記第２のバイアストランジスタは、上記第２の電流入力端子に上記第２のバイアス電流を出力する第２のバイアス電流出力端子と、第２のバイアス電圧が入力される第２のバイアス制御端子とを備え、上記第２のバイアス電圧に応じて上記第２のバイアス電流を制御するものであり、
   上記第２の電圧−電流変換用トランジスタのサイズが、上記第１の電圧−電流変換用トランジスタのサイズの１／Ｋ（Ｋ＞１）であり、
   上記第２のバイアストランジスタのサイズが、上記第１のバイアストランジスタのサイズの１／Ｊ（Ｊ＞Ｋ）であることを特徴とする電圧−電流変換回路。
2. 上記第１および第２のバイアストランジスタは、基準電位に直接接続された基準電位端子を備えることを特徴とする請求項１記載の電圧−電流変換回路。
3. 上記第１の電圧−電流変換用トランジスタおよび第２の電圧−電流変換用トランジスタはそれぞれ、非反転入力電圧が入力される第１非反転入力用トランジスタと反転入力電圧が入力される第１反転入力用トランジスタとで構成される第１差動対、および非反転入力電圧が入力される第２非反転入力用トランジスタと反転入力電圧が入力される第２反転入力用トランジスタとで構成される第２差動対であり、
   第２非反転入力用トランジスタの第１の電流出力端子が第１反転入力用トランジスタの第１の電流出力端子に接続され、第２反転入力用トランジスタの第１の電流出力端子が第１非反転入力用トランジスタの第１の電流出力端子に接続されていることを特徴とする請求項１記載の電圧−電流変換回路。
4. 上記第１および第２のバイアス制御端子は、共通接続されて、同一の電圧が第１および第２のバイアス電圧として入力されるものであることを特徴とする請求項１記載の電圧−電流変換回路。
5. 入力電圧を電流に変換して出力するための主電圧−電流変換回路と、補償用電流を出力するための補償用電圧−電流変換回路とを備え、主電圧−電流変換回路の出力電流を補償用電流で減算することによって主電圧−電流変換回路の出力電流の３次歪を補償する電圧−電流変換回路を設計する方法であって、
   上記主電圧−電流変換回路は、第１の電圧−電流変換用トランジスタと、第１のバイアストランジスタとを備え、
   上記第１の電圧−電流変換用トランジスタは、第１のバイアス電流が入力される第１の電流入力端子と、出力電流を出力する第１の電流出力端子と、入力電圧が入力される第１の制御端子とを備え、上記入力電圧に応じて上記出力電流を制御するものであり、
   上記第１のバイアストランジスタは、上記第１の電流入力端子に上記第１のバイアス電流を出力する第１のバイアス電流出力端子と、第１のバイアス電圧が入力される第１のバイアス制御端子とを備え、上記第１のバイアス電圧に応じて上記第１のバイアス電流を制御するものであり、
   上記補償用電圧−電流変換回路は、第２の電圧−電流変換用トランジスタと、第２のバイアストランジスタとを備え、
   上記第２の電圧−電流変換用トランジスタは、第２のバイアス電流が入力される第２の電流入力端子と、補償用電流を出力する第２の電流出力端子と、上記入力電圧が入力される第２の制御端子とを備え、上記入力電圧に応じて上記補償用電流を制御するものであり、
   上記第２のバイアストランジスタは、上記第２の電流入力端子に上記第２のバイアス電流を出力する第２のバイアス電流出力端子と、第２のバイアス電圧が入力される第２のバイアス制御端子とを備え、上記第２のバイアス電圧に応じて上記第２のバイアス電流を制御するものであり、
   上記方法は、
   上記補償用電圧−電流変換回路の第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタのサイズをそれぞれ、上記主電圧−電流変換回路の第１の電圧−電流変換用トランジスタおよび第１のバイアストランジスタのサイズと等しくなるように設定するサイズ設定ステップと、
   上記補償用電圧−電流変換回路のゲインの２次微分がＫ倍（Ｋ＞１）となるように、補償用電圧−電流変換回路の第２の電圧−電流変換用トランジスタを縮小することなく上記補償用電圧−電流変換回路の第２のバイアストランジスタのサイズを縮小するサイズ変更ステップと、
   上記補償用電圧−電流変換回路の第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタのサイズを１／Ｋに縮小するスケーリングステップとを含むことを特徴とする電圧−電流変換回路の設計方法。
6. 上記スケーリングステップの後に、上記補償用電圧−電流変換回路のゲインの２次微分が上記主電圧−電流変換回路のゲインの２次微分と等しくなるように、上記補償用電圧−電流変換回路の第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタのサイズを調整するステップをさらに含むことを特徴とする請求項５記載の電圧−電流変換回路の設計方法。
7. 上記補償用電圧−電流変換回路のバイアス電流に対する、上記補償用電圧−電流変換回路のゲインの２次微分の変化を求めるステップと、
   上記ステップで求められたゲインの２次微分の変化に基づいて、上記補償用電圧−電流変換回路のゲインの２次微分がＫ倍（Ｋ＞１）となるためには上記補償用電圧−電流変換回路のバイアス電流をどのような減少率で減少させればよいかを求める減少率算出ステップとをさらに含み、
   上記サイズ変更ステップでは、上記減少率算出ステップで算出された減少率に等しい比率で上記補償用電圧−電流変換回路の第２のバイアストランジスタのサイズを縮小することを特徴とする請求項５記載の電圧−電流変換回路の設計方法。
8. 入力電圧を電流に変換して出力するための主電圧−電流変換回路と、補償用電流を出力するための補償用電圧−電流変換回路とを備え、主電圧−電流変換回路の出力電流を補償用電流で減算することによって主電圧−電流変換回路の出力電流の３次歪を補償する電圧−電流変換回路を設計するためのシステムであって、
   上記主電圧−電流変換回路は、第１の電圧−電流変換用トランジスタと、第１のバイアストランジスタとを備え、
   上記第１の電圧−電流変換用トランジスタは、第１のバイアス電流が入力される第１の電流入力端子と、出力電流を出力する第１の電流出力端子と、入力電圧が入力される第１の制御端子とを備え、上記入力電圧に応じて上記出力電流を制御するものであり、
   上記第１のバイアストランジスタは、上記第１の電流入力端子に上記第１のバイアス電流を出力する第１のバイアス電流出力端子と、第１のバイアス電圧が入力される第１のバイアス制御端子とを備え、上記第１のバイアス電圧に応じて上記第１のバイアス電流を制御するものであり、
   上記補償用電圧−電流変換回路は、第２の電圧−電流変換用トランジスタと、第２のバイアストランジスタとを備え、
   上記第２の電圧−電流変換用トランジスタは、第２のバイアス電流が入力される第２の電流入力端子と、補償用電流を出力する第２の電流出力端子と、上記入力電圧が入力される第２の制御端子とを備え、上記入力電圧に応じて上記補償用電流を制御するものであり、
   上記第２のバイアストランジスタは、上記第２の電流入力端子に上記第２のバイアス電流を出力する第２のバイアス電流出力端子と、第２のバイアス電圧が入力される第２のバイアス制御端子とを備え、上記第２のバイアス電圧に応じて上記第２のバイアス電流を制御するものであり、
   上記システムは、
   上記補償用電圧−電流変換回路における第２の電圧−電流変換用トランジスタのサイズおよび第２のバイアストランジスタのそれぞれのサイズを表す第１および第２の数値を格納するための格納手段と、
   上記主電圧−電流変換回路の第１の電圧−電流変換用トランジスタおよび第１のバイアストランジスタの設計サイズをそれぞれ、上記第１および第２の数値の初期値として上記格納手段に格納させる初期化手段と、
   上記格納手段に格納された第１の数値に対して補償用電圧−電流変換回路のゲインの２次微分がＫ倍（Ｋ＞１）となるような除算を行うことなく、上記格納手段に格納された第２の数値に対して、上記補償用電圧−電流変換回路のゲインの２次微分がＫ倍（Ｋ＞１）となるような除算を行う第１の除算手段と、
   上記格納手段に格納された第１および第２の数値をＫで除算する第２の除算手段と、
   第１の除算手段および第２の除算手段による除算がなされた上記格納手段内の第１および第２の数値をそれぞれ、上記補償用電圧−電流変換回路における第２の電圧−電流変換用トランジスタおよび第２のバイアストランジスタの設計サイズとして出力する出力手段とを備えることを特徴とする電圧−電流変換回路の設計システム。
9. 請求項８に記載の設計システムを動作させる設計プログラムであって、コンピュータを上記の各手段として機能させるための設計プログラム。
10. 請求項９に記載の設計プログラムを記録したコンピュータ読み取り可能な記録媒体。

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