KR100756290B1 - 저장 캐패시터 및 저장 캐패시터를 제조하는 방법 - Google Patents
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Abstract
DRAM 셀에서 사용하기에 적합한 저장 캐패시터, 및 이러한 저장 캐패시터를 제조하는 방법이 개시된다. 저장 캐패시터는 반도체 기판 표면 위에 전체적으로 또는 부분적으로 형성된다. 또한, 본 발명은 저장 캐패시터를 채택하는 메모리 어레이를 포함한다.
Description
첨부된 도면들은 본 발명의 보다 쉬운 이해를 제공하기 위해 포함되어 있으며 본 명세서의 일부분에 통합되고 또한 그 일부분을 구성한다. 도면들은 본 발명의 실시예들을 예시하며, 또한 도면설명과 함께, 본 발명의 원리들을 설명하는 역할을 한다. 본 발명의 다른 실시예들 및 본 발명의 의도된 장점들의 대다수는 다음의 상세한 설명을 참조하여 보다 쉽게 이해될 것임에 따라 쉽게 인지될 것이다. 도면들의 요소들은 서로에 대해 반드시 축적대로(to scale) 되어 있을 필요는 없다. 동일한 참조 번호들은 대응하는 유사한 부분들을 나타낸다.
도 1a 및 도 1b는 각각 본 발명의 저장 캐패시터의 예시적인 실시예 및 등가(equivalent) 회로도를 예시한다.
도 2a 및 도 2b는 각각 발명의 저장 캐패시터의 예시적인 실시예 및 등가 회로도를 예시한다.
도 3은 본 발명의 메모리 셀 어레이의 예시적인 등가 회로도를 예시한다.
도 4는 본 발명의 메모리 디바이스의 예시적인 평면도(plane view)를 예시한다.
도 5a 내지 도 5o는 본 발명의 저장 캐패시터를 제조하는 방법의 제 1 예시 적인 실시예를 예시한다.
도 6a 내지 도 6d는 저장 캐패시터를 제조하는 방법의 제 1 실시예의 변형예를 예시한다.
도 7a 내지 도 7q는 본 발명의 메모리 디바이스를 제조하는 방법의 일 실시예를 예시한다.
도 8a 내지 도 8p는 본 발명의 메모리 셀 어레이를 제조하는 방법의 일 실시예를 예시한다.
도 9는 본 발명에 따른 메모리 셀의 예시적인 단면도를 예시한다.
도 10은 종래 기술에 따른 DRAM 메모리 셀의 단면도를 예시한다.
도 11a 내지 도 11m은 도 7에 예시된 실시예의 변형예를 예시한다.
본 발명은, 특히 DRAM(Dynamic Random Access Memory)의 메모리 셀에 사용될 수 있는 저장 캐패시터, 및 이러한 저장 캐패시터를 제조하는 방법에 관한 것이다.
또한, 본 발명은 메모리 셀 어레이를 제조하는 방법, 및 메모리 디바이스를 제조하는 방법을 언급한다.
다이나믹 랜덤 액세스 메모리(DRAM)의 메모리 셀들은, 일반적으로, 저장될 정보를 나타내는 전하(electrical charge)를 저장하는 저장 캐패시터, 및 저장 캐패시터와 연결된 액세스 트랜지스터(access transistor)를 포함한다. 액세스 트랜 지스터는 제 1 및 제 2 소스/드레인 영역들, 상기 제 1 및 상기 제 2 소스/드레인 영역들을 연결시키는 채널, 및 상기 제 1 소스/드레인 영역과 상기 제 2 소스/드레인 영역간의 전류 흐름을 제어하는 게이트 전극을 포함한다. 트랜지스터는 통상적으로 반도체 기판내에 전체적으로 또는 부분적으로 형성된다. 게이트 전극은 워드 라인(word line)의 일부분을 형성하며 게이트 유전체(gate dielectric)에 의해 채널로부터 절연(electrically isolate)된다. 대응하는 워드 라인을 통해 액세스 트랜지스터를 어드레싱(addressing)함으로써, 저장 캐패시터내에 저장된 정보가 판독된다. 또한, 액세스 트랜지스터를 어드레싱하고 비트 라인(bit line)을 통해 정보 신호를 전달함으로써, 특정 워드 라인 및 비트 라인에 할당된 대응하는 메모리 셀내에 정보가 저장된다.
현재 통용되는 DRAM 메모리 셀들에서, 저장 캐패시터는 트렌치 캐패시터(trench capacitor)로서 구현될 수 있다. 트렌치 캐패시터에서는, 예를 들면, 기판 표면에 대해 수직한 방향으로 기판내에 연장되는 트랜치내에 저장 전극이 배치될 수 있다. 저장 전극은 캐패시터 유전체로서 기능하는 유전층에 의해 트렌치의 측벽들로부터 절연되며, 트렌치의 측벽들은 카운터 전극(counter electrode)을 형성한다.
DRAM 메모리 셀의 또 다른 구현예에 따르면, 기판의 표면 위에 형성된 스택 캐패시터(stacked capacitor)내에 전하가 저장된다.
도 10은 스택 캐패시터를 포함하는 예시적인 DRAM 메모리 셀의 단면도를 예시한다. 도 10에서, 제 1 소스/드레인 영역(51) 및 제 2 소스/드레인 영역(52)을 포함하는 액세스 트랜지스터가 기판(1)내에 형성된다. 제 1 소스/드레인 영역과 제 2 소스/드레인 영역(각각 51 및 52)간의 전류 흐름을 제어하기 위해서 게이트 전극(53)이 제공된다. 게이트 전극(53)은 워드 라인(7)의 일부분을 형성한다. 비트 라인(8)은 비트 라인 콘택(bit line contact: 81)을 통해 제 2 소스/드레인 영역(52)과 연결된다. 도 10에 예시된 바와 같이, 저장 캐패시터(2)는 반도체 기판 표면(10) 위에 배치된다. 특히, 저장 캐패시터(2)는 저장 전극(20) 및 카운터 전극(210)을 포함한다. 두 캐패시터 전극들은 n+-도핑된 폴리실리콘으로 형성된다. 저장 전극과 카운터 전극 사이에 유전층(211)이 배치된다. 캐패시터 콘택(24)은 저장 전극(20)과 제 1 소스/드레인 영역(51)을 전기적으로 연결시킨다. BPSG(boron phosphorous silicate glass) 층(54)은 기판 표면(10) 위에 배치되며 기판 표면으로부터 캐패시터 구성요소들을 절연시킨다.
향후의 DRAM 들에 대해서는, 고성능과 저전력 어플리케이션(low power application)들을 위해 증가된 셀 캐패시턴스(cell capacitance)가 요구된다. 도 10의 구조에서, 셀 캐패시턴스는 스택 캐패시터의 높이를 증가시킴으로써 증가될 수 있다. 특히, 상이하게 스택된, 또는, 캐패시터의 폭에 대해 캐패시터의 높이를 증가시킴으로써, 저장 캐패시터의 종횡비(aspect ratio)를 증가시킴으로써, 셀 캐패시턴스가 증가될 수 있는 한편 메모리 셀의 크기를 감소될 수 있다. 현재, 통상적인 종횡비는 20 내지 30이다. 그럼에도 불구하고, 현재의 기술들로는, 저장 캐패시터의 종횡비를 더욱 증가시키기 어려울 것으로 보인다. 또한, 더 높은 종횡비들 을 이용하게 되면, 실린더로서 구현되는 저장 캐패시터의 기계적인 안정성이 심각한 문제가 된다. 현재, 실린더들의 높이는 약 1.5 내지 2㎛이다. 예를 들어 도 10에서 알 수 있는 바와 같이, 더 높은 종횡비들에서, 실린더들은 더 깨지기 쉬우며, 추가적으로, 스틱킹 실린더(sticking cylinder)들의 문제가 생기기 쉽다.
논문 "Robust Memory Cell Capacitor using Multi-Stack Storage Node for High Performance in 90nm Technology and Beyond(Lee 외, 2003 Symposium on VLSI Technologies)"은 박스-형 캐패시터상에 스택된 실린더형 캐패시터를 포함하는 저장 노드 구조체(storage node structure)를 제안한다. 이러한 저장 노드를 얻기 위해서, 전극 및 인터일렉트로드 다이일렉트리큠(interelectrode dielectricum)은 높은 종횡비로 증착(deposit)되어야 한다.
상기의 관점에서, 낮은 정도의 복잡성으로 제조될 수 있도록, 높은 종횡비 및 비교적 단순한 지오메트리(geometry)를 갖는 저장 캐패시터를 제공할 필요가 있다.
본 발명의 실시예들은 저장 캐패시터, 저장 캐패시터를 제조하는 방법, 메모리 셀 어레이를 제조하는 방법, 및 메모리 디바이스를 제조하는 방법을 제공한다.
일 실시예에서, 본 발명은 DRAM 셀에서 사용하기에 적합한 저장 캐패시터를 제공하고, 상기 저장 캐패시터는 기판 표면 위에 전체적으로 또는 부분적으로 형성되며, 제 1 섹션(section) 및 제 2 섹션을 포함하여 이루어지는 저장 전극을 포함하여 이루어지고, 상기 저장 전극은 상기 기판 표면 위에 전체적으로 또는 부분적 으로 형성되며, 상기 저장 전극의 상기 제 1 섹션에 인접하고 제 1 방향으로 연장된 제 1 부분 및 상기 제 1 방향과 상이한 1이상의 방향으로 연장된 제 2 부분을 갖는 제 1 카운터 전극을 포함하여 이루어지고, 상기 제 1 카운터 전극의 상기 제 1 부분과 상기 저장 전극 사이에 배치된 제 1 유전층을 포함하여 이루어지며, 상기 저장 전극의 제 2 섹션에 인접하고 제 2 방향으로 연장되는 제 1 부분 및 상기 제 2 방향과 상이한 1이상의 방향으로 연장되는 제 2 부분을 갖는 제 2 카운터 전극을 포함하여 이루어지고, 상기 제 2 카운터 전극의 상기 제 1 부분과 상기 저장 전극 사이에 배치된 제 2 유전층을 포함하여 이루어지며, 상기 제 1 카운터 전극 및 상기 제 2 카운터 전극은 서로 전기적으로 연결된다.
또한, 본 발명은 저장 캐패시터를 제조하는 방법을 제공하고, 상기 방법은, 표면을 가지며 물질을 포함하여 이루어지는 기판을 제공하는 단계, 상기 기판 표면으로부터 전체적으로 또는 부분적으로 돌출(project)되도록 저장 전극의 제 1 섹션을 정의하는 단계, 상기 저장 전극의 상기 제 1 섹션 및 상기 기판 표면을 덮는(cover) 제 1 유전층을 형성하는 단계, 상기 제 1 유전층상에 제 1 도전층(conductive layer)을 형성하는 단계, 그 결과적인 표면상에 제 1 절연 물질(isolating material)을 제공하는 단계, 상기 저장 전극의 상기 제 1 섹션의 최상부를 노출(expose)시키는 단계, 그 결과적인 표면상에 제 1 절연층을 형성하는 단계, 상기 저장 전극의 상기 제 1 섹션과 연결되도록 상기 저장 전극의 제 2 섹션을 정의하는 단계, 상기 저장 전극의 상기 제 2 섹션 및 상기 절연층을 덮는 제 2 유전층을 형성하는 단계, 및 상기 제 2 유전층상에 제 2 도전층을 형성하고 상기 제 1 도전층 및 상기 제 2 도전층을 전기적으로 연결시키는 단계를 포함하여 이루어진다.
다음의 상세한 설명에서, 그 일부분을 형성하고, 예시의 방식으로 본 발명이 실행될 수 있는 특정 실시예들이 예시되는 첨부한 도면들을 참조한다. 이에 관하여, "최상부", "저부", "정면", "후면", "리딩(leading)", "트레일링(trailing)" 등과 같이, 방향을 나타내는 용어는 설명되는 도면(들)의 방위를 참조하여 사용된다. 본 발명의 실시예들의 구성요소들이 다수의 상이한 방위들로 배치될 수 있기 때문에, 방향을 나타내는 용어는 예시의 목적으로 사용되며 경로(way)를 제한하려는 것이 아니다. 본 발명의 범위를 벗어나지 않으면서, 여타의 실시예들이 이용될 수 있으며 구조적 또는 논리적(logical) 변화들이 행해질 수 있음을 이해하여야 한다. 그러므로, 다음의 상세한 설명은 제한하려는 취지가 아니며, 본 발명의 범위는 첨부된 청구항들에 의해서 한정된다.
본 발명은, 종래의 스택 캐패시터들보다 훨씬 더 큰 저장 용량(storage capacity)을 갖는 저장 캐패시터를 제공한다. 본 발명은 저장 캐패시터를 제조하는 방법, 메모리 셀 어레이를 제조하는 방법, 및 메모리 디바이스를 제조하는 방법을 제공한다.
도 1a는 본 발명의 저장 캐패시터의 제 1 실시예를 예시한다.
도 1a에서, 실리콘 질화물 층 또는 여타의 절연 또는 반도체 층과 같은 베이스 층(base layer)의 표면으로부터 돌출되도록 저장 전극(20)이 배치된다. 제 1 카 운터 전극(210)은, 저장 전극(20)의 제 1 섹션(202)에 인접하고 제 1 방향으로 연장되는 제 1 부분(210a)을 갖는다. 제 1 카운터 전극의 제 1 부분(210a)은 저장 전극의 제 1 섹션(202)을 따라 연장된다. 저장 전극의 제 1 섹션(202)과 제 1 카운터 전극의 제 1 부분(210a) 사이에 제 1 유전층(211)이 배치된다. 추가적으로, 제 1 카운터 전극은 제 1 방향과 상이한 1이상의 제 2 방향으로 연장되는 제 2 부분(210b)을 포함한다. 제 2 부분(210b)은 기판 표면을 따라 연장된다. 도 1a에서 알 수 있는 바와 같이, 제 1 부분(210a)은 저장 전극(20)에 대해 거의 평행한 것이 바람직하다. 또한, 제 1 카운터 전극의 제 2 부분은 기재면(base material surface: 25)에 대해 평행한 것이 바람직하다. 기재면(25)에 인접한 제 2 부분(210b)은 제 1 카운터 전극(210)의 제 1 부분 밑에 놓인 위치에 배치된다. 보다 상세히 말하면, 제 1 카운터 전극의 제 2 부분(210b)은 제 1 카운터 전극(210)의 제 1 부분(210a)보다 반도체 기판 또는 기재면(25)에 대해 더 가까이 있다.
저장 캐패시터는 저장 전극(20)에 인접한 제 1 부분(220a)을 갖는 제 2 카운터 전극(220)을 더 포함한다. 제 2 카운터 전극(220)의 제 1 부분(220a)은 저장 전극을 따라 연장된다. 저장 전극과 제 2 카운터 전극의 제 1 부분(220a) 사이에는 제 2 유전층(221)이 배치된다. 제 2 카운터 전극의 제 1 부분(220a)은 제 3 방향으로 연장된다. 제 3 방향은 제 1 방향과 같은 것이 바람직하다. 또한, 제 2 카운터 전극(220)은 제 4 방향으로 연장되는 제 2 부분(220b)을 포함한다. 특히, 카운터 전극(220)의 제 2 부분(220b)은 기판 표면의 방향을 따라 연장된다. 제 4 방향은 제 2 방향과 같은 것이 바람직하다. 제 2 및 제 4 방향들이 각각 기재(base material)의 표면(25)에 대해 거의 평행한 것이 특히 바람직하다.
또한, 제 1 및 제 2 카운터 전극들의 제 1 부분들(210a 및 220a)이 각각 저장 전극(20)과 평행하게 연장되도록, 제 1 및 제 3 방향이 각각 저장 전극(20)의 방향과 거의 평행한 것이 특히 바람직하다.
저장 전극(20)의 영역에서, 제 1 및 제 2 카운터 전극들은 절연층(213)에 의해 서로 절연된다. 그럼에도 불구하고, 이후에 예시되는 바와 같이, 메모리 셀 어레이의 에지에서는, 제 1 및 제 2 카운터 전극들(210, 220)이 서로 전기적으로 연결되고 또한 접지(ground)되거나 일정한 전위로 유지된다.
그럼에도 불구하고, 제 1 및 제 2 카운터 전극들의 제 2 부분들은 각각 서로에 대해 평행할 필요는 없다. 또한, 제 2 카운터 전극의 제 2 부분(220b)은 제 2 카운터 전극(220)의 제 1 부분(220a) 밑에 배치된다. 보다 상세히 말하면, 제 2 부분(220b)은 제 1 부분(220a)보다 기재면(25)에 대해 가깝게 배치된다. 본 발명의 특히 바람직한 실시예에 따르면, 저장 전극(20)은 반도체 표면(예시되지 않음)에 대해 수직으로, 특히 기재층의 표면(25)에 대해 수직으로 연장된다. 특히, 저장 전극(20)과 기재면(25) 사이의 각도가 89 내지 91°인 것이 바람직하다. 저장 전극(20)은 캐패시터 콘택(24)을 통해 기재면(25) 밑에 배치된 액세스 트랜지스터(예시되지 않음)에 연결된다.
도 1a에 예시된 바와 같이, 제 1 부분(210a)과 제 2 부분(210b) 사이의 각도는 약 90°이다. 그럼에도 불구하고, 85 내지 95°사이의 각도가 특히 바람직하다. 제 1 카운터 전극의 제 1 부분과 제 2 부분 사이의 각도는 제 2 카운터 전극의 제 1 부분과 제 2 부분 사이의 각도와 반드시 같을 필요는 없다.
도 1b는 도 1a에 예시된 구조체의 등가 회로도를 예시한다. 도 1b에서 알 수 있는 바와 같이, 저장 캐패시터의 총 캐패시턴스는, 제 1 카운터 전극(210)과 저장 캐패시터 및 제 2 카운터 전극(220)과 저장 전극으로 각각 형성된 개개의 캐패시터들의 각각의 캐패시턴스들의 합과 같다.
도 2a는 본 발명의 저장 캐패시터의 제 2 실시예를 예시한다. 도 2a에 예시된 바와 같이, 저장 캐패시터는 추가적으로 최대 (n+2) 카운터 전극들을 포함하고, 상기 전극들의 각각은, 제 1 부분이 저장 전극(20)에 인접하고 저장 전극(20)을 따라 연장되며, 대응하는 카운터 전극의 제 2 부분(230b)이 대응하는 카운터 전극의 제 1 부분(230a)의 방향과 상이한 방향으로 연장되는, 각각 제 1 및 제 2 부분을 갖는다. 특히, 제 2 부분은 기판 표면을 따라 연장된다. 제 2 실시예에 따르면, n은 1, 2, 3, 4와 같은 임의의 수일 수 있으며, 또한 여타의 자연수(natural number)일 수 있다.
대응하는 카운터 전극의 제 1 부분(230a)과 저장 전극(20) 사이에 유전층(231)이 배치된다. 특히, 카운터 전극들의 각각은, 각각 제 1 및 제 2 카운터 전극들 중 어느 것과 동일한 구조 및 형상을 가질 수 있다. 도 2a의 나머지 구성요소들은 도 1a에 대해 개시된 대응하는 구성요소들과 동일하며, 그 설명은 생략하기로 한다.
도 2a에 예시된 바와 같이, 예시된 카운터 전극들 중 어느 것의 제 1 부분과 제 2 부분 사이의 각도는 약 90°와 같다. 그럼에도 불구하고, 85 내지 95°사이의 각도가 특히 바람직하다. 제 1 카운터 전극의 제 1 부분과 제 2 부분 사이의 각도들은 제 2 카운터 전극 또는 n번째 카운터 전극의 제 1 부분과 제 2 부분 사이의 각도와 반드시 같을 필요는 없다. 그럼에도 불구하고, 예시된 카운터 전극들 중 어느 것의 제 1 부분과 제 2 부분 사이의 각도는 임의의 값을 가질 수도 있다.
도 2b는 도 2a에 예시된 저장 캐패시터의 등가 회로도를 예시한다. 알 수 있듯이, (2+n) 카운터 전극들을 스택(stack)함으로써, 저장 캐패시터의 총 캐패시턴스가 크게 증가될 수 있다.
도 1 및 도 2로부터 알 수 있듯이, 본 발명은, 높은 종횡비를 갖는 공지된 캐패시터들에 비해, 크게 향상된 용량을 갖고 개선된 기계적 안정성을 갖는 저장 캐패시터를 제공한다. 특히, 상술된 방식으로 배치된 하나의 중실의(solid) 저장 전극 및 수개의 카운터 전극들을 포함하는 특별한 구성으로 인해, 저장 캐패시터는 확대된 기계적 안정성을 나타내며, 이전의 스틱킹 실린더들의 문제들이 회피된다.
도 3을 참조하여, 메모리 셀 어레이의 기능(action)을 서술한다. 이에 대하여, 도 3은 메모리 셀 디바이스의 가능한 하나의 레이아웃(layout)만을 예시한다는 것을 유의한다. 하지만, 상기의 설명으로부터 분명해지는 것처럼, 본 발명의 저장 캐패시터 및 방법은 스택 캐패시터를 포함하는 DRAM 메모리 셀 어레이에 적합한 여하한의 레이아웃에 동일하게 적용될 수 있다.
도 3은 메모리 셀 어레이들(60, 60')의 쌍을 나타내는 간단한 개략적인 도면이며, 그 각각은 본 발명에 따른 액세스 트랜지스터(5) 및 저장 캐패시터(2)를 포함한다. 상기 어레이들은 개방된 비트 라인 구성으로 구현되며, 그 각각은 하나의 트랜지스터(5) 및 하나의 캐패시터(2)를 포함하는 메모리 셀들(6)을 채택한다.
메모리 어레이들(60, 60')은 비트 라인들(8, 8')의 각각의 그룹들 및 워드 라인들(7, 7')의 각각의 그룹들에 각각 커플링(couple)된다. 비트 라인(8, 8')의 2개의 그룹이 감지 증폭기(sense amplifier)에서 메모리 어레이(60, 60')의 각각으로부터 커플링된다. 감지 증폭기들(9)은, 일반적으로 메모리 어레이들(60, 60')의 외부에 형성되는 주변 회로(peripheral circuitry)를 포함한다.
작동 시, 예를 들어 하나의 워드 라인(7)을 활성화(activate)함으로써 하나의 메모리 셀(6)이 선택된다. 워드 라인(7)은 트랜지스터들(5)의 각각의 것의 각각의 게이트 전극에 커플링된다. 비트 라인(8)은 비트 라인 콘택들을 통해 이들 트랜지스터(5) 중 하나의 제 2 소스/드레인 영역에 커플링된다. 트랜지스터(5)가 턴 온(turn on)되면, 캐패시터(2)내에 저장된 전하를 연관된 비트 라인(8)에 커플링하게 된다. 그 후, 감지 증폭기(9)는 캐패시터(2)로부터 비트 라인(8)으로 커플링된 전하를 감지한다. 감지 증폭기(9)는, 대응하는 워드 라인(7')으로의 전압의 인가 없이 대응하는 비트 라인(8')을 감지함으로써 얻어지는 기준 전하(Qref) 또는 기준 신호와 같이 기준 신호에 대해 그 신호를 비교하며, 그 결과적인 신호를 증폭시킨다. 이는, 캐패시터(2)내에 저장된 전하에 의해 나타내어지는 데이터가 메모리 어레이들(60, 60') 외부로 액세스되도록 허용하고, 또한 캐패시터(2)가 데이터를 나타내는 전하를 메모리 셀(6)로부터 다시 메모리 셀(6)로 저장하도록 허용한다.
그럼에도 불구하고, 상기 언급된 바와 같이, 스택 캐패시터는 폴딩된(folded) 비트 라인 또는 수직으로 트위스트된(vertically twisted) 비트 라인 구 성에서 구현되는 메모리 셀 어레이로 구현될 수도 있다.
도 4는 본 발명의 방법에 의해 제조될 수 있는 예시적인 메모리 디바이스의 평면도를 예시한다. 도 4의 중심부에, 메모리 셀 어레이(60)가 예시된다. 특히, 도 4의 메모리 셀 어레이내에는, 바둑판 패턴(checkerboard pattern)으로 스택 캐패시터(2)가 배치된다. 보다 상세히 하면, 바로 인접한 로우(row)들이 지그재그형(staggered manner)으로 배치되고 짝수의 로우 번호(even row number)들 및 홀수의 로우 번호(uneven row number)들의 캐패시터들이 각각 동일한 컬럼(column)내에 배치되도록, 캐패시터(2)는 로우들 및 컬럼들내에 배치된다. 2개의 이웃하는 트랜지스터들(2)은 공통의(common) 비트 라인 콘택(81)을 공유한다. 워드 라인들(7)은 제 1 방향으로 배치되고, 복수의 비트 라인들(8)은 바람직하게는 워드 라인들(7)의 방향에 대해 수직한 제 2 방향으로 배치된다. 예시된 예시에서, 메모리 셀 어레이는, 폴딩된 비트 라인 구성에서 구현될 수 있도록, 단일 메모리 셀이 8F2(8F x F)의 면적을 갖도록 배치된다.
그럼에도 불구하고, 상술된 바와 같이, 저장 캐패시터는 메모리 디바이스의 구성요소들의 임의의 구성들로 각각 구현될 수 있다. 마찬가지로, 메모리 셀 어레이를 제조하는 방법 또는 메모리 디바이스를 제조하는 방법은, 특히 저장 캐패시터 및 후방면 전극 콘택(backside electrode contact) 또는 지지 콘택을 제조하는 방법과 각각 관련된다. 결과적으로, 이들 방법들은 메모리 셀들의 특정 구조로부터, 또한 메모리 셀 어레이의 레이아웃으로부터 독립적으로 적용될 수 있다.
메모리 셀 어레이(60)의 에지들에서, 하나의 컬럼의 후방면 전극들을 서로 전기적으로 연결시키도록 후방면 전극 콘택들(4)이 제공되는 것이 바람직하다. 도 4에서, 후방면 전극 콘택들(4)은 각각 컬럼들의 각각의 양면(either side)상에 배치된다. 특히, 메모리 셀 어레이(60)의 최상부 영역에서는, 1개의 후방면 전극 콘택(4)이 2개의 이웃하는 컬럼들에 할당되고, 메모리 셀 어레이(60)의 저부 영역에서는, 1개의 후방면 전극 콘택(4)이 2개의 이웃하는 컬럼들에 할당되며, 최상부 및 저부 영역들내의 후방면 전극 콘택들은 각각 지그재그형으로 배치된다.
당업자라면 분명히 알 수 있는 바와 같이, 후방면 전극 콘택들은 어레이의 로우들의 각각의 양면에 배치될 수도 있을 것이며, 또는 추가적으로 배치될 수 있다. 단일 저장 캐패시터들의 카운터 전극들은 서로 연결되고 또한 접지되거나 일정한 전위로 유지되는 것이 바람직하다.
도 4의 메모리 디바이스는 주변부(39)를 더 포함한다. 통상적으로, 주변부(39)는 로우 드라이버(row driver)들 및 감지 증폭기들, 및 개개의 메모리 셀들을 제어하고 어드레싱하는 여타의 디바이스들을 포함하는 코어 회로(core circuitry: 37), 및 통상적으로 상기 코어 회로 외부에 놓인 지지체(38)를 포함한다. 이후의 설명에서, 메모리 디바이스에 속하는 메모리 셀 어레이 외부의 모든 부분들은 주변부(39)로서 언급될 것이다. 도 4에 예시된 메모리 디바이스에서, 주변부(39)는 개개의 메모리 셀들(6)과 동일한 반도체 기판내에 형성된다. 종횡비 및 이에 따른 저장 캐패시터들(2)의 높이가 더 커지게 되면, 이와 동일하게 주변부내의 콘택들의 종횡비도 더 높은 종횡비를 갖는다. 따라서, 메모리 셀 어레이의 저장 캐패시터 및 주변부의 콘택들이 동시에 형성될 수 있는 메모리 디바이스를 제조하는 제조 방법을 갖는 것이 매우 바람직하다.
도 5a 내지 도 5o는 본 발명에 따른 저장 캐패시터를 제조하는 방법의 공정 단계들을 예시한다. 도 5a 내지 도 5o는 도 4로부터 알 수 있는 바와 같이 I와 I 사이를 절개한 단면도이다. 예를 들어, I와 I 사이의 단면은 워드 라인에 대해 평행하거나 수직으로 취해질 수 있다.
도 5a에서, 참조 번호(251)는 반도체 기판, 특히 처리된 반도체 또는 실리콘 기판상에 코팅될 수 있는 BPSG 층, 실리콘 이산화물 층과 같은 기재의 표면을 나타낸다. 그럼에도 불구하고, 참조 번호(251)는 플라스틱 또는 여타의 절연 또는 반도체 물질로 만들어진 기판과 같이 여하한의 종류의 기판 표면을 나타낼 수 있다. 기재는 특히 처리된 실리콘 기판일 수 있다. 특히, DRAM 메모리 셀 어레이의 구성요소들을 제공하도록 처리된 실리콘 기판상에 기재층이 증착되거나 성장될 수 있다. 도 5a에서, 기재의 표면(251)상에, 먼저, 실리콘 질화물 층(241)이 증착되고, 일반적으로 공지된 방법들에 의해 캐패시터 콘택들(24)이 형성된다. 캐패시터 콘택들(24)은 약 1.5F의 직경을 가지며, F는 사용된 기술에 따른 최소 피치(minimum pitch)를 나타낸다. 특히, F는 100nm 이하, 바람직하게는 50nm, 심지어는 40nm 이하일 수 있다. 캐패시터 콘택들은 실리콘 질화물 층(241)내에 포토리소그래피적으로(photolithographically) 정의되며, TiN과 같은 도전재로 채워진다. 그 결과적인 구조체가 도 5a에 예시되어 있다.
다음 단계에서, 약 1 내지 3㎛의 두께를 갖는 실리콘 이산화물 층(212)은, 공지된 방법에 의해, 예컨대 개시 물질(starting material)로서 TEOS(Tetra Ethyl Ortho Silicate)를 이용하는 CVD(Chemical Vapor Deposition) 방법에 의해 증착된다.
그 결과적인 구조체가 도 5b에 예시된다.
도 5c에 예시된 바와 같이, 그 다음에는, 개구부(201)가 실리콘 이산화물 층(212)내에 형성된다. 개구부(201)의 단면 형상은 결과적인 메모리 셀 어레이의 레이아웃에 따라 달라진다. 특히, 예컨대 6F2 레이아웃인 경우에는, 타원형 직경이 취해지는 반면, 예컨대 8F2 레이아웃인 경우에는, 원형의 직경(round diameter)이 서택된다. 개구부(201)는 약 1.3 내지 1.8F의 직경을 갖는다. 개구부(201)는 대응하는 마스크를 이용하여 포토리소그래피적으로 정의되며 공지된 에칭 방법들에 의해 에칭된다.
도 5d에 예시된 바와 같이, 다음 단계에서, 저장 전극의 물질은 공지된 방법들에 의해 증착된다. 예를 들어, W, 폴리실리콘 또는 TiN은 저장 전극의 제 1 섹션(202)용 물질로서 취해질 수 있다. 그 후, 표면을 평탄화하기 위해 CMP(Chemical Mechanical Polishing) 또는 백 에칭 단계(back etching step)가 수행된다.
다음 단계에서, 실리콘 이산화물 층(212)은 습식 또는 건식 에칭에 의해 제거된다. 그 결과적인 구조체가 도 5e에 예시되어 있다.
도 5e로부터 알 수 있는 바와 같이, 저장 전극(20)의 각각의 제 1 섹션(202)은 기재면으로부터 돌출된다. 특히, 저장 전극(20)의 제 1 섹션(202)과 기재면 (251) 사이의 각도는 거의 90°일 수 있다. 또한, 저장 전극의 제 1 부분(202)의 높이는 이전에 증착된 실리콘 이산화물 층(212)의 두께와 거의 같다.
다음 단계에서는, 먼저, CVD 또는 ALD(atomic layer deposition)와 같이 일반적으로 공지된 방법들에 의해 유전층이 증착된다. 예를 들어, Al2O3 또는 알루미늄 하프늄 산화물(AlHfO)이 제 1 유전층(211)으로서 사용될 수 있다. AlHfO와 같이 소위 높은-k 물질이 제 1 유전층(211)으로서 사용되는 경우, 그 두께는 5 내지 10nm일 수 있다. 그 후, 예컨대 TiN으로 만들어지는 제 1 도전층(21)이 공지된 방법들에 의해 증착된다. 두 층들(211 및 21)은 표면의 수평 부분들 및 수직 부분들을 덮는 컨포멀한 층(conformal layer)을 형성하도록 증착된다. 보다 상세히 말하면, 도 5f는 단지 단면도이지만, 층들(211 및 21)은 저장 전극들의 제 1 섹션들(202)의 각각을 둘러싸며, 또한 이에 따라, 메모리 셀 어레이 표면상에 연속 층을 형성한다는 것을 분명히 이해하여야 한다. 특히, 제 1 및 제 2의 저장 전극들(202)의 측벽들 및 최상부는 이들 층들에 의해 덮인다.
그 결과적인 구조체가 도 5f에 예시되어 있다.
그 후, 실리콘 이산화물 층(213)은 TEOS 방법과 같이 공지된 방법들에 의해 증착된다. 그후, 제 1 유전층(211) 및 제 1 도전층(21)의 최상부가 제거되도록 CMP(Chemical Mechanical Polishing) 단계가 수행된다. 그 결과로, 저장 전극의 제 1 섹션(202)의 최상부가 노출된다.
그 결과적인 구조체가 도 5g에 예시되어 있다.
다음 단계에서, 저장 전극의 제 1 섹션(202)의 최상부와 실리콘 이산화물 층(213) 사이에 단차(step)가 형성되도록, 실리콘 이산화물 층(213)이 에칭 백(etch back)된다. 실리콘 이산화물 층(213)은 약 100 내지 150nm만큼 에칭 백된다. 또한, 제 1 도전층(21)도 약 100 내지 150nm만큼 에칭 백된다. 이들 에칭 단계들은 원하는 에칭 깊이를 얻기 위해 시간-제어(time-control)되어 수행된다.
그 결과적인 구조체가 도 5h에 예시되어 있다.
다음 단계에서, 10 내지 50nm의 두께를 갖는 실리콘 질화물 라이너(silicon nitride liner: 214)가 공지된 방법들에 의해 증착된다. 실리콘 질화물 라이너(214)는 저장 전극의 제 1 섹션(202)의 최상부 및 그 측벽들을 덮는 컨포멀한 층을 형성하도록 증착된다.
그 결과적인 구조체가 도 5i에 예시되어 있다.
도 5j에 예시된 바와 같이, 다음 단계에서, 1 내지 3㎛의 두께를 갖는 실리콘 이산화물 층(215)이 공지된 방법들에 의해 증착된다.
그 후, 저장 전극의 제 2 섹션을 형성하는 개구부들(203)이 포토리소그래피적으로 정의되고 실리콘 이산화물 층(215)내에서 에칭된다. 특히, 에칭의 최종점(final point)의 검출을 이용하여, 실리콘 이산화물 층(215)이 에칭된다. 특히, 에칭 단계 중에 실리콘 질화물 라이너(214)가 도달되자 마자, 에칭 단계의 최종점을 나타내는 신호가 발행(issue)된다. 그 후, 실리콘 질화물 라이너(214)를 제거하기 위해 에칭된 개구부(203)의 약 5 내지 10%의 오버-에칭 단계(over-etching step)가 수행된다. 약 5 내지 10%의 오버-에칭 단계는, 개구부(203)가 저장 전극의 제 1 섹 션(202)에 대해 적절하게 정렬되지 않는 경우라도 저장 전극의 제 1 섹션에 대한 전기적인 접촉을 달성하기에 충분하다. 그럼에도 불구하고, 약 5 내지 10%의 오버-에칭은 원치않는 단락(short)을 유도할 수도 있는 제 1 도전층(21)과 개구부(203)의 접촉을 유도하게 될 것이다. 따라서, 제 1 도전층이 이전의 단계에서 에칭 백되었기 때문에, 저장 전극의 제 1 섹션(202)에 대한 개구부(203)의 정렬은 중요(critical)하지 않다. 그 결과적인 구조체가 도 5k에 예시되어 있다.
그 다음에, 저장 전극의 제 2 섹션(204)의 물질은 일반적으로 공지된 방법들에 의해 증착된다. 예를 들어, W, 폴리실리콘 또는 TiN이 저장 전극의 제 2 섹션(204)의 물질로서 사용될 수 있다. 저장 전극의 제 1 및 제 2 섹션들(202, 204)의 물질들이 동일한 것이 특히 바람직하다. 그럼에도 불구하고, 그들은 서로 상이할 수도 있다. 이후, CMP 단계 또는 백-에칭(back-etching) 단계는 도 5l에 예시된 바와 같은 평활한 표면(smooth surface)을 얻기 위해 수행된다.
다음, 실리콘 이산화물 층(215)은 건식 또는 습식 에칭에 의해 제거된다. 그 결과적인 구조체가 도 5m에 예시되어 있다.
이후, 예를 들어 Al2O3 또는 AlHfO로 만들어질 수 있는 제 2 유전층(221)이 공지된 방법들에 의해 증착된다. 제 2 유전층(221)의 두께는 5 내지 10nm일 수 있다. 또한, TiN으로 만들어질 수 있는 제 2 도전층(22)이 증착된다. 그 결과적인 구조체가 도 5n에 예시되어 있다.
다음, 실리콘 이산화물 층(216)이 일반적으로 공지된 방법들에 의해, 예컨대 CVD 방법에 의해 증착된다. 따라서, 도 5o에서 알 수 있는 바와 같이, 제 1 카운터 전극 및 제 2 카운터 전극을 갖는 캐패시터가 얻어진다.
이 점에서, 선택적으로, 또 다른 CMP 단계가 수행될 수 있으며, 완성된 저장 캐패시터(2)가 얻어진다.
대안예로서, CMP 단계는 저장 전극의 제 2 섹션(204)의 최상부를 노출시키기 위해 수행될 수 있으며, 도 5g 내지 도 5o를 참조하여 설명된 단계들은 3개의 카운터 전극들을 갖는 캐패시터를 얻기 위해 반복될 수 있다. 도 5g 내지 도 5o를 참조하여 설명된 바와 같은 단계들 및 CMP 단계를 수행하는 단계들은, 저장 전극(20)의 원하는 높이 및 이에 따른 저장 캐패시터의 원하는 용량이 얻어질 때까지 여러 번 반복될 수 있다.
도 5o에서 알 수 있는 바와 같이, 저장 캐패시터(2)는 제 1 섹션(202) 및 제 2 섹션(204)을 갖는 저장 전극(20)을 포함한다. 제 1 카운터 전극(210)은 제 1 도전층(21)으로 만들어지며 제 1 부분(210a) 및 제 2 부분(210b)을 포함한다. 제 1 부분(210a)은 저장 전극의 제 1 섹션(202)과 실질적으로 평행하게 연장되는 반면, 제 2 부분(210b)은 기재면(251)과 평행하게 배치된다. 또한, 제 2 카운터 전극(220)도 제 1 부분(220a) 및 제 2 부분(220b)을 포함한다. 제 1 부분(220a)은 저장 전극의 제 2 섹션(204)과 실질적으로 평행하게 연장되는 반면, 제 2 카운터 전극의 제 2 부분(220b)은 제 1 카운터 전극의 제 2 부분(210b)과 실질적으로 평행하게 배치된다.
예시되었듯이, 본 발명의 저장 캐패시터는, 수개의 스택들이 서로상에 스택 되는 단순한 공정에 의해 제조될 수 있다. 특히, 저장 전극은 서로상에 그 단일 부분들을 스택함으로써 형성된다. 보다 상세히 말하면, 본 발명의 방법을 수행함으로써, 40, 특히 50 내지 100보다 큰 종횡비를 갖는 저장 전극은 20 및 그 이하의 낮은 종횡비를 갖는 에칭 홀(hole)들의 에칭 단계(stching step)로 제조될 수 있다. 따라서, 높은 종횡비를 갖는 에칭 단계를 수행할 필요 없이, 높은 캐패시턴스를 갖는 캐패시터가 형성될 수 있다. 따라서, 저장 캐패시터를 제조하는 공지된 방법들과는 대조적으로, 그 결과적인 캐패시터의 전체 높이 및 이에 따른 전체 캐패시턴스는 단일 에칭 단계 중에 달성될 수 있는 종횡비에 의해 더 이상 제한되지 않는다.
설명된 공정 단계들의 변형예에 따르면, 다음에 설명되는 공정 단계들은, 도 5d에서 예시된 구조체로부터 시작하여, 저장 전극의 제 1 섹션(202)의 최상부상에 랜딩 패드(landing pad)를 얻기 위해 수행될 수 있다. 이 랜딩 패드로 인해, 저장 전극의 제 1 섹션(202)에 대한 저장 전극의 제 2 섹션의 개구부(203)의 정렬이 단순화될 수 있다.
도 6a는 도 5d에 예시된 구조체와 동일한 구조체를 예시한다. 도 6a에 예시된 구조체로부터 시작하여, 저장 전극의 제 1 섹션(202)의 물질은 공지된 방법들에 의해 에칭된다. 그 결과적인 구조체가 도 6b에 예시되어 있다.
다음, 저장 전극의 제 1 섹션(202) 위의 개구부들을 넓히기 위해서, 등방성 에칭 단계(isotropic etching step), 예컨대 습식 에칭 단계가 수행된다. 이로 인해, 확장된 개구부들(26)이 실리콘 이산화물 층(212)내에 형성된다. 그 결과적인 구조체가 도 6c에 예시되어 있다.
다음, 바람직하게는 저장 전극의 제 1 섹션(202)의 물질과 동일한 랜딩 패드용 물질, 예컨대 W, TiN, 폴리실리콘이 증착된 후, CMP 단계가 후속된다. 이로 인해, 랜딩 패드(261)가 얻어진다. 그 결과적인 구조체가 도 6d에 예시되어 있다. 이후, 도 5e 내지 도 5k를 참조하여 설명된 단계들이 반복된다.
도 5k에 예시된 바와 같이, 개구부들(203)을 에칭하는 경우, 실리콘 이산화물 층(215)은 랜딩 패드(261)의 물질에 대해 선택적으로 에칭되므로, 이 에칭 단계는 랜딩 패드에 접촉되자마자 종료된다.
도 7a 내지 도 7q를 참조하여 설명된 본 발명의 제 2 실시예에 따르면, 메모리 디바이스의 주변 영역내의 스택된 콘택들은 메모리 셀 어레이내의 스택된 스택 캐패시터와 함께 형성되며, 스택된 콘택들 및 스택된 스택 캐패시터는 동일한 기판상에 형성된다.
본 발명에 따르면, 지지부에 콘택되는 높은 종횡비 콘택들이 용이한 방식으로 제조될 수 있다. 특히, 다수의 카운터 전극들을 갖는 캐패시터를 형성하는 방법의 증가된 복잡성은 주변부에 콘택되는 높은 종횡비를 갖는 콘택들을 동시에 형성함으로써 보상될 수 있다.
다음의 도면들에서, II와 II 사이의 단면은 캐패시터의 단면도를 나타내는 반면, III와 III 사이의 단면은 메모리 디바이스의 주변부내에 형성된 콘택들의 단면도를 나타낸다. II와 II 또는 III와 III 사이의 단면도들의 예시적인 위치는 각각 도 4로부터 알 수 있다.
표면을 갖는 기재층(251)이, 주변 회로 및 메모리 셀 어레이의 주 구성요소들이 형성되는, 처리된 실리콘 기판상에 형성되는 것이 바람직하다. 통상적으로, 주변 회로 및 구성요소 메모리 셀 어레이는 동시에 전체적으로 또는 부분적으로 형성된다. 특히, 예를 들어 상이한 구성요소들을 패터닝하는 상이한 마스크들을 이용하여, 메모리 셀 어레이 및 주변 회로에 대해 보편적인 증착 공정들 및 에칭 공정들이 사용된다.
도 7a에 예시된 바와 같이, 먼저, 캐패시터 콘택(24)이 메모리 셀 어레이내에 형성되는 반면, 동일한 공정 단계들을 수행함으로써, 지지 콘택 패드(31)가 주변부내에 형성된다. 지지 콘택은 약 1.5F의 수평 방향으로 가장 작은 치수를 가진다. 캐패시터 콘택을 정의하고 지지 콘택 패드를 형성하기 위해서, 상이한 포토리소그래피 마스크들이 사용될 수 있다. 캐패시터 콘택(24) 및 지지 콘택 패드(31)는 실리콘 질화물 층(241)내에 형성된다.
다음 단계에서, 실리콘 이산화물 층(212)은 도 7b로부터 알 수 있는 바와 같이, 메모리 셀 어레이상에 또한 주변부내에 증착된다. 다음 단계에서는, 메모리 셀 어레이내에, 제 1 저장 전극용 개구부(201)가 도 5c를 참조하여 설명된 바와 같이 리소그래피적으로 정의된다. 또한, 메모리 디바이스의 주변부에는, 제 1 지지 콘택 개구부(32)가 실리콘 이산화물 층(212)내에 리소그래피적으로 정의된다. 특히, 상기 개구부(32)를 정의하는 마스크는 상기 개구부(201)를 정의하는데 사용되는 마스크와 상이할 수 있다. 상기 개구부들을 포토리소그래피적으로 정의한 후, 도 5c를 참조하여 설명된 방식으로 개구부들(201 및 32)을 형성하도록 실리콘 이산화물 층 (212)이 에칭된다.
그 결과적인 구조체가 도 7c에 예시되어 있다.
이후, 개구부들(201 및 32)을 각각 채우기 위해 도전 물질이 증착된다. 이후, 도 7d에 예시된 구조체를 얻기 위해 CMP 또는 백-에칭 단계가 수행된다. 특히, 도 7d에서, 저장 전극의 제 1 섹션(202)은 메모리 셀 어레이내에 형성되는 반면, 지지 콘택의 제 1 섹션(33)은 주변부내에 형성된다.
이후, 도 5e를 참조하여 설명된 것과 동일한 방식으로, 지지 콘택의 제 1 부분(33) 및 저장 전극의 제 1 섹션(202)을 완전히 노출시키기 위해 실리콘 이산화물 층(212)이 에칭된다. 그 결과적인 구조체가 도 7e에 예시되어 있다.
다음 단계에서, 도 5e를 참조하여 설명된 바와 같이, 유전층(211) 및 제 1 도전층(21)이 증착된다. 후속하여, 블록 마스크(block mask)(예시되지 않음)가 어레이부상에 증착되며, 노출된 메모리 디바이스의 주변부를 남게 한다. 이후, 도전층(21)은 주변부내에서 에칭되는 한편, 어레이부내에서는 도전층(21)이 유지된다. 예를 들어, 레지스트, 실리콘 질화물, 폴리실리콘과 같은 물질 또는 여타의 적절한 물질들로 만들어질 수 있는 블록 마스크는 이후에 제거된다.
그 결과적인 구조체가 도 7f에 예시되어 있다.
다음 단계에서, 실리콘 이산화물 층(213)은 일반적으로 공지된 방법들에 의해 증착되며, 도 7g에 예시된 구조체를 얻기 위해 CMP 단계가 수행된다.
도 7g로부터 알 수 있는 바와 같이, III과 III 사이의 주변부내에서, 유전층(211)은 실리콘 이산화물 층(213)에 바로 인접해 있다. II와 II 사이에 예시된 바 와 같이, 어레이부내에서, 실리콘 이산화물 층은 제 1 도전층(21)과 인접해 있다.
다음 단계에서는, 도 5h를 참조하여 설명된 바와 같이, 산화물 백-에칭 단계 및 도전층(21)을 에칭하는 단계가 수행된다. 그 결과적인 구조체가 도 7h에 예시되어 있다.
다음 단계에서는, 도 5i를 참조하여 설명된 방식으로, 어레이부내에 또한 주변부내에 실리콘 질화물 라이너(214)가 증착된다. 그 결과적인 구조체가 도 7i에 예시되어 있다.
이후, 도 5j를 참조하여 설명된 방식으로, 어레이부내에 또한 주변부내에 실리콘 이산화물 층(215)이 증착된다. 그 결과적인 구조체가 도 7j에 예시되어 있다.
다음 단계에서, 저장 전극의 제 2 섹션용 개구부들(203)은 어레이부내에서 에칭되는 반면, 지지 콘택의 제 2 섹션용 개구부들(34)은 주변부내에 형성된다. 이 에칭 단계는 도 5k를 참조하여 설명된 방식으로 수행된다. 그 결과적인 구조체가 도 7k에 예시되어 있다.
이후, 지지 콘택의 제 2 부분 및 저장 전극의 제 2 섹션(204)을 각각 형성하기 위해 도전 물질이 증착되며, 도 7l에 예시된 구조체를 얻기 위해 CMP 또는 백-에칭 단계가 수행된다. 도전 물질을 증착하는 단계들 및 CMP 또는 백-에칭 단계는 도 5l을 참조하여 설명된 것과 동일한 방식으로 수행된다.
이후, 실리콘 이산화물 층(215)을 에칭하는 단계는 도 5m을 참조하여 설명된 것과 동일한 방식으로 수행된다. 그 결과적인 구조체가 도 7m에 예시되어 있다.
다음 단계에서는, 제 2 유전층(221) 및 제 2 도전층(22)이 II와 II 사이의 어레이부내에 또한 III와 III 사이의 주변부내에 증착된다. 이들 단계들은 도 5n을 참조하여 설명된 것과 동일한 방식으로 수행된다. 그 결과적인 구조체가 도 7n에 예시되어 있다.
다음 단계에서, 블록 마스크(예시되지 않음)가 II와 II 사이의 어레이부 위에 형성되어, 노출된 III와 III 사이의 주변부를 남게 한다. 또한, 블록 마스크는 실리콘 질화물, 폴리-실리콘 또는 여타의 물질들과 같이 적절한 물질로 만들어질 수 있다. 이후, 메모리 디바이스의 주변부로부터 제 2 도전층(22)을 제거하기 위해 에칭 단계가 수행된다. 그 결과적인 구조체가 도 7o에 예시되어 있다.
다음 단계에서, 도 5o를 참조하여 설명된 것과 동일한 방식으로 실리콘 이산화물 층(216)이 증착된다. 그 결과적인 구조체가 도 7p에 예시되어 있다. 알 수 있는 바와 같이, III와 III 사이의 주변부에서, 제 2 유전층(221)은 실리콘 이산화물 층(216)에 바로 인접해 있다.
이후, CMP 단계가 수행될 수 있으며, 캐패시터의 원하는 높이 및 이에 따른 원하는 캐패시턴스가 얻어질 때까지, 지지 콘택의 제 3 섹션 및 제 3 캐패시터를 각각 형성하거나 지지 콘택 및 저장 전극의 또 다른 섹션을 각각 형성하기 위해서, 도 7g 내지 도 7p를 참조하여 설명된 단계들이 반복될 수 있다.
대안적으로, CMP 단계가 수행될 수 있으며, 지지부내에서의 최종 콘택이 행해질 수 있다. 예를 들어, 이는 지지 콘택 플러그(support contact plug)용 개구부를 포토리소그래피적으로 정의함으로써, 또한 상기 개구부를 적절한 도전 물질로 채움으로써 달성될 수 있다. 이로 인해, 지지 콘택 플러그(36)가 제공된다.
도 7q는 어레이부내의 II와 II 사이 및 메모리 디바이스의 주변부내의 III와 III 사이의 예시적인 단면도를 예시한다. 도 7q는 단지 예시적인 단면도이며, 저장 전극은 예시된 2개보다 더 많은 섹션을 포함할 수 있음은 분명하다. 또한, 마찬가지로, 지지 콘택은 도 7q에 예시된 2개보다 더 많은 섹션을 포함할 수 있다. 도 7q에 예시된 바와 같이, 지지 콘택(3)은 보다 높은 금속배선 층들과 지지 콘택을 연결시키기 위해서 2개 이상의 섹션들(33 및 35) 및 콘택 플러그(36)를 포함한다.
이전에 예시된 바와 같이, 본 발명은 크게 향상된 캐패시턴스를 갖는 저장 캐패시터들을 포함하는 메모리 셀 어레이를 제조하는 방법을 제공한다. 특히, 저장 전극은 확대된 높이로 연장된다. 이러한 메모리 셀 어레이의 주변부들내에 형성되어야 하는 지지 콘택들의 높은 종횡비에 관한 문제는, 지지 콘택의 단일 섹션들이 스택되는 본 발명의 방법에 의해 해결된다. 특히, 공지된 방법들에서 필요한 레벨링(levelling)의 단계가 회피될 수 있다.
도 11a 내지 도 11m은 에칭 단계에서 이에 따라 저장 전극의 제 1 또는 제 2 섹션이 노출되며 실리콘 이산화물 층이 주변부에서 에칭되지 않는 본 발명의 제 2 실시예의 변형예를 예시한다. 그 결과, 지지 콘택의 대응하는 섹션이 노출되지 않는다. 이 변형예는 지지 콘택들의 파손의 위험이 크게 제거되는 보다 로버스트한(robust) 공정을 제공하기 때문에 유익하다. 특히, 메모리 셀 어레이내의 많은 양의 리던던시(redundancy)로 인해, 저장 전극의 파손은 중요하지 않다. 이와 대조적으로, 지지 콘택의 파손은 메모리 디바이스의 고장(failure)을 유도한다.
제 2 실시예의 변형예에 따르면, 도 7d로부터 시작하여, 블록 마스크(예시되 지 않음)가 주변부상에 증착되며, 노출된 메모리 디바이스의 어레이부를 남게 한다. 이후, 도 5e를 참조하여 설명된 것과 동일한 방식으로, 저장 전극의 제 1 섹션(202)을 완전히 노출시키도록, 실리콘 이산화물 층(212)이 어레이부내에서 에칭된다. 그 후, 레지스트, 실리콘 질화물, 폴리실리콘 또는 여타의 적절한 물질들과 같은 물질로 만들어질 수 있는 블록 마스크가 제거된다. 그 결과적인 구조체가 도 11a에 예시되어 있다.
다음 단계에서, 도 5f를 참조하여 설명된 바와 같이, 유전층(211) 및 제 1 도전층(21)이 증착된다.
그 결과적인 구조체가 도 11b에 예시되어 있다.
다음 단계에서, 실리콘 이산화물 층(213)이 일반적으로 공지된 방법들에 의해 증착된다. 이후, 블록 마스크는 어레이부상에 증착되며, 노출된 메모리 디바이스의 주변부를 남게 한다. 이후, 실리콘 이산화물 층(213)은 주변부에서 에칭되는 반면, 실리콘 이산화물은 어레이부에서 에칭되지 않는다. 블록 마스크를 제거한 후, 실리콘 이산화물 층의 상부 레벨은 어레이내에서 또한 주변부내에서 동일하다.
이후, CMP 단계가 수행되며, 유전층(211) 및 제 1 도전층(21)의 수평부가 제거된다. 이로 인해, 도 11c에 예시된 구조체가 얻어진다.
다음 단계에서, 도 5h를 참조하여 설명된 바와 같이, 산화물 백-에칭 단계 및 도전층(21)을 에칭하는 단계가 수행된다. 그 결과적인 구조체가 도 11d에 예시되어 있다.
다음 단계에서, 도 5i를 참조하여 설명된 방식으로, 실리콘 질화물 라이너 (214)가 어레이부내에 또한 주변부내에 증착된다. 그 결과적인 구조체가 도 11e에 예시되어 있다.
이후, 도 5j를 참조하여 설명된 방식으로, 실리콘 이산화물 층(215)이 어레이부내에 또한 주변부내에 증착된다. 그 결과적인 구조체가 도 11f에 예시되어 있다.
다음 단계에서, 저장 전극의 제 2 섹션용 개구부들(203)은 어레이부내에서 에칭되는 반면, 지지 콘택의 제 2 섹션용 개구부들(34)은 주변부내에 형성된다. 이 에칭 단계는 도 5k를 참조하여 설명된 방식으로 수행된다. 그 결과적인 구조체가 도 11g에 예시되어 있다.
이후, 지지 콘택의 제 2 부분 및 저장 전극의 제 2 섹션(204)을 각각 형성하기 위해 도전 물질이 증착되며, 도 11h에 예시된 구조체를 얻기 위해 CMP 또는 백-에칭 단계가 수행된다. 도전 물질을 증착하는 단계들 및 CMP 또는 백-에칭 단계는 도 5l을 참조하여 설명된 것과 동일한 방식으로 수행된다.
이후, 블록 마스크(예시되지 않음)가 주변부상에 증착되며, 노출된 메모리 디바이스의 어레이부를 남게 한다. 그 후, 도 5m을 참조하여 설명된 것과 동일한 방식으로 실리콘 이산화물 층(215)을 에칭하는 단계가 수행된다. 이로 인해, 어레이부내의 실리콘 이산화물 층(215)만이 제거되는 한편, 주변부내의 실리콘 이산화물 층(215)은 유지된다. 그 후, 하드 마스크 층(hard mask layer)이 주변부로부터 제거된다. 그 결과적인 구조체가 도 11i에 예시되어 있다.
다음 단계에서, 제 2 유전층(221) 및 제 2 도전층(22)이 II와 II 사이의 어 레이부내에 또한 III와 III 사이의 주변부내에 증착된다. 이들 단계들은 도 5n을 참조하여 설명된 것과 동일한 방식으로 수행된다. 그 결과적인 구조체가 도 11j에 예시되어 있다.
다음 단계에서, 블록 마스크가 II와 II 사이의 어레이부 위에 형성되며, 노출된 III와 III 사이의 주변부를 남게 한다. 또한, 블록 마스크는 실리콘 질화물, 폴리-실리콘 또는 여타의 물질들과 같이 적절한 물질로 만들어질 수 있다. 이후, 메모리 디바이스의 주변부로부터 제 2 도전층(22)을 제거하기 위해 에칭 단계가 수행된다. 그 결과적인 구조체가 도 11k에 예시되어 있다.
다음 단계에서, 도 5o를 참조하여 설명된 것과 동일한 방식으로 실리콘 이산화물 층(216)이 증착된다. 이후, 블록 마스크는 어레이부상에 증착되며, 노출된 메모리 디바이스의 주변부를 남게 한다. 이후, 실리콘 이산화물 층(216)은 주변부내에서 에칭되는 반면, 실리콘 이산화물은 어레이부내에서 에칭되지 않는다. 블록 마스크를 제거한 후, 실리콘 이산화물 층의 상부 레벨은 어레이내에서 또한 주변부내에서 동일하다.
그 결과적인 구조체가 도 11l에 예시되어 있다.
이후, CMP 단계가 수행될 수 있으며, 캐패시터의 원하는 높이 및 이에 따른 원하는 캐패시턴스가 얻어질 때까지, 지지 콘택의 제 3 섹션 및 제 3 캐패시터를 각각 형성하거나 지지 콘택 및 저장 전극의 또 다른 섹션을 각각 형성하기 위해서, 도 11c 내지 도 11l를 참조하여 설명된 단계들이 반복될 수 있다.
대안적으로, CMP 단계가 수행될 수 있으며, 지지부내의 최종 콘택이 행해질 수 있다. 예를 들어, 이는 지지 콘택 플러그용 개구부를 포토리소그래피적으로 정의함으로써, 또한 상기 개구부를 적절한 도전 물질로 채움으로써 달성될 수 있다. 이로 인해, 지지 콘택 플러그(36)가 제공된다.
도 11m은 어레이부내의 II와 II 사이 및 메모리 디바이스의 주변부내의 III와 III 사이의 예시적인 단면도를 예시하며, 도 11m의 도면은 도 7q와 유사하다.
본 발명의 제 3 실시예는 도 8a 내지 도 8o를 참조하여 설명될 것이다. 본 발명의 제 3 실시예에 따르면, 본 발명의 저장 캐패시터는 이전에 설명된 것과 동일한 공정들을 수행함으로써 형성되고, 후방면 전극 콘택이 동시에 형성되며, 후방면 전극 콘택 및 스택된 스택 캐패시터는 동일한 기판상에 형성된다. 당업자라면 분명히 알 수 있는 것처럼, 제 2 및 제 3 실시예들의 단계들은 저장 전극, 후방면 전극 콘택 및 지지 콘택을 동시에 형성하도록 조합(combine)될 수 있다.
먼저, 도 5a를 참조하여 설명된 것과 동일한 방식으로, 어레이부내의 실리콘 질화물 층(241)내에 노드 콘택 패드(node contact pad: 24)가 형성된다. 이와 동시에, 후방면 전극 콘택 패드(41)가 실리콘 질화물 층(241)내에 형성된다. 후방면 전극 콘택 패드(41)는 실리콘 질화물 층(241)내에 포토리소그래피적으로 개구부를 정의하기 위해 형성될 수 있으며, 어레이부에 대한 마스크와 상이한 후방면 전극 콘택부에 대해 마스크가 사용된다. 후방면 전극 콘택부용 마스크는 메모리 디바이스내의 주변부내에 형성된 지지 콘택들에 대한 것과 동일할 수 있다. 도 4로부터 알 수 있는 바와 같이, IV와 IV 사이의 단면은 후방면 전극 콘택의 단면도를 예시한다.
다음 단계에서, 도 5b를 참조하여 설명된 것과 동일한 방식으로, 어레이부내에 또한 후방면 전극 콘택부내에 실리콘 이산화물 층(212)이 형성된다. 그 결과적인 구조체가 도 8b에 예시되어 있다.
이후, 도 5c를 참조하여 설명된 방식으로, 저장 전극의 제 1 섹션용 개구부(201)가 어레이부내에 포토리소그래피적으로 정의된다. 이와 동시에, 후방면 전극 콘택의 제 1 섹션용 개구부는 IV와 IV 사이의 후방 전극 콘택부내에 포토리소그래피적으로 정의된다. 특히, 후방면 전극 콘택용 개구부를 정의하는 마스크는 저장 전극의 제 1 섹션용 개구부를 정의하는데 사용되는 마스크와 상이할 수 있다. 이후, 도 5c를 참조하여 설명된 방식으로, 개구부들(201 및 42)을 각각 형성하도록 실리콘 이산화물 층(212)을 에칭하는 에칭 단계가 수행된다. 그 결과적인 구조체가 도 8c에 예시되어 있다.
이후, 저장 전극의 제 1 섹션 및 이와 동시에 후방면 전극 콘택의 제 1 섹션을 형성하는 도전 물질이 증착되며, 후속하여, CMP 또는 백-에칭 단계가 수행된다. 이들 단계들은 도 5d를 참조하여 설명된 방식으로 수행된다. 특히, W, 폴리실리콘 또는 TiN은 저장 전극의 제 1 섹션용 물질 및 후방면 전극 콘택의 제 1 섹션용 물질로서 각각 증착될 수 있다. 그 결과적인 구조체가 도 8d에 예시되어 있다.
이후, 도 5e를 참조하여 설명된 방식으로, 실리콘 이산화물 층(212)을 에칭하도록 에칭 단계가 수행될 수 있다. 그 결과적인 구조체가 도 8e에 예시되어 있다.
이후, 예를 들어 TiN으로 만들어 질 수 있는, 예컨대 제 1 도전층(21) 및 Al2O3 또는 AlHfO로 만들어질 수 있는 제 1 유전층(211)이 도 5f를 참조하여 설명된 것과 동일한 방식으로 증착된다. 특히, 제 1 유전층(211) 및 제 1 도전층(21)은 어레이부내에 또한 후방면 전극 콘택부내에 증착된다. 그 결과적인 구조체가 도 8f에 예시되어 있다.
이후, 실리콘 이산화물 층(213)이 증착되며, 도 5g를 참조하여 설명된 방식으로 CMP를 수행함으로써 평탄화된다. 그 결과로, 도 8g에 예시된 구조체가 얻어진다. 도 8g에서 알 수 있듯이, 산화물 층(213)은 어레이부내에 또한 후방면 전극 콘택부내에 증착된다. 추가적으로, CMP 단계가 두 부분들에서 수행된다.
다음 단계에서는, IV와 IV 사이의 후방면 전극 콘택부를 보호하는 블록 마스크가 증착되며, 노출된 II와 II 사이의 어레이부를 남게 한다. 이후, 실리콘 이산화물 층(213)을 에칭하는 백-에칭 단계가 수행되며, 추가적으로, 제 1 도전층(21)을 에칭하는 단계가 수행된다. 그 결과로, 8h에 예시된 바와 같이, 실리콘 이산화물 층(213) 및 제 1 도전층(21)은 어레이부내에서 후퇴되는 한편, 후방면 전극 콘택부내에서는 후퇴되지 않는다. 특히, 후방면 전극 콘택부에서, 실리콘 이산화물 층 및 제 1 도전층은 후방면 전극 콘택의 제 1 섹션(43)과 동일한 높이로 연장된다.
제 1 도전층(21) 및 실리콘 이산화물 층(213)을 에칭 백하는 단계는 도 5h에 대해 설명된 것과 동일한 방식으로 형성된다.
다음 단계에서, 실리콘 질화물 라이너(214)가 도 5i를 참조하여 설명된 것과 동일한 방식으로 증착된다. 그 결과적인 구조체가 도 8i에 예시되어 있다. 도 8i로부터 알 수 있는 바와 같이, IV와 IV 사이의 후방면 전극 콘택부에서, 실리콘 질화물 라이너(214)가 수평 층으로서 증착된다.
다음 단계에서, 실리콘 이산화물 층(215)이 메모리 셀 어레이부내에 또한 후방면 전극 콘택부내에 증착된다. 이 단계는 도 5j를 참조하여 설명된 것과 동일한 방식으로 수행된다. 그 결과적인 구조체가 도 8j에 예시되어 있다.
다음 단계에서, 개구부들(203 및 44)이 실리콘 이산화물 층(215)내에 형성된다. 저장 전극의 제 2 섹션용 개구부(203)를 형성하는 단계는 도 5k를 참조하여 설명된 것과 동일한 방식으로 수행된다. 후방면 전극 콘택의 제 2 섹션용 개구부(44)는, 후방면 전극 콘택의 제 1 섹션(43)의 일부분 및 제 1 도전층(21)의 일부분을 노출시키도록 포토리소그래피적으로 정의된다. 부연하면, 개구부(44)가 후방면 전극 콘택의 제 1 섹션 위에 정확히 있지 않도록, 의도적으로 오정렬(misalignment)이 도입된다. 특히, 개구부(44)는 후방면 전극 콘택의 제 1 섹션(43)에 대해 측벽쪽으로 이동되거나 변위된다. 이 오정렬로 인해, 제 1 도전층(21)의 일부분이 노출됨과 동시에, 후방면 전극 콘택의 제 1 섹션의 일부분이 노출된다. 그 결과적인 구조체가 도 8k에 예시되어 있다.
다음 단계에서는, 도 5l을 참조하여 설명된 것과 동일한 방식으로 W, 폴리실리콘 또는 TiN과 같은 도전 물질이 증착된다. 추가적으로, 도8l에서 예시된 바와 같이, 평탄화된 표면을 얻기 위해서 CMP 또는 백-에칭 단계가 수행된다. 도 8l로부터 알 수 있는 바와 같이, 저장 전극의 제 1 섹션(202) 및 저장 전극의 제 2 섹션 (204)은 서로 위에 스택되고, 또한, IV와 IV 사이의 후방면 전극 콘택부에서는, 후방면 전극 콘택의 제 1 섹션(43) 및 후방면 전극 콘택의 제 2 섹션이 지그재그형으로 스택되므로, 제 1 도전층(21)과 후방면 전극 콘택의 제 1 및 제 2 섹션들간의 거리가 짧아지게 된다.
다음 단계에서, 도 5m을 참조하여 설명된 방식으로 실리콘 이산화물 층(215)이 에칭된다. 그 결과적인 구조체가 도 8m에 예시되어 있다.
다음 단계에서, 제 1 유전층(211) 및 제 1 도전층(21)과 동일한 물질로 만들어질 수 있는 제 2 유전층(221) 및 제 2 도전층(22)이 각각 도 5n을 참조하여 설명된 방식으로 증착된다. 그 결과적인 구조체가 도 8n에 예시되어 있다.
다음 단계에서, 도 5o를 참조하여 설명된 방식으로 실리콘 이산화물 층(216)이 증착된다. 그 결과적인 구조체가 도 8o에 예시되어 있다. 이후, 저장 전극의 제 2 섹션(204)의 최상부 및 후방면 전극 콘택의 제 2 섹션(45)의 최상부를 노출시키는 CMP 단계가 수행될 수 있으며, 후속하여, 다수의 스택된 스택 캐패시터 및 다수의 스택된 후방면 전극 콘택을 얻기 위해서, 도 8g 내지 도 8o를 참조하여 설명된 단계들이 반복될 수 있다. 특히, 스택 캐패시터의 원하는 높이 및 이에 따른 원하는 캐패시턴스가 얻어질 때까지, 3중, 또는 4-, 5-, 또는 n-폴드(fold) 스택이 형성될 수 있다.
대안적으로, 도 8p에 예시된 바와 같이, 선택적으로, CMP 단계가 수행될 수 있으며, 이후, IV와 IV 사이의 후방면 전극부내에 최종 콘택이 형성될 수 있다. 이로써, 후방면 전극 콘택의 제 2 부분(45)의 최상부 및 제 2 도전층(22)이 노출되도 록, 후방면 전극 콘택용 개구부가 포토리소그래피적으로 정의된다. 즉, 후방면의 제 2 섹션(45)의 최상부의 일부분 및 제 2 도전층(22)의 수직부상의 실리콘 이산화물 층(216)내의 일부분이 노출되도록, 후방면 전극 콘택 플러그(46)용 개구부는 의도적으로 오정렬되는 방식으로 포토리소그래피적으로 정의된다. 이후, 상기 개구부는 도전 물질로 채워지며, CMP 단계가 수행됨에 따라, 후방면 전극 콘택 플러그(46)를 얻게 된다. 후방면 전극 콘택을 외부적으로 연결시키는 라인들(예시되지 않음)은 예시된 층 스택의 최상부 또는 저부 안을 통해 나 있을 수 있다. 그 결과적인 구조체가 도 8p에 예시되어 있다.
II와 II 사이의 단면에, 도 5p를 참조하여 이전에 설명된 방식으로, 저장 전극(20) 및 2이상의 카운터 전극을 포함하는 캐패시터(2)가 형성된다. 또한, IV와 IV 사이의 단면도에서, 후방면 전극 콘택이 형성되고, 2이상의 카운터 전극들 및 후방면 전극 콘택 사이의 전기적인 접촉이 얻어지는 방식으로 배치된 2이상의 섹션들을 포함한다.
본 발명의 방법에 의하면, 후방면 전극 콘택들이 서로상에서 단일 섹션들을 스택함으로써 형성되기 때문에, 높은 종횡비를 갖는 에칭을 필요로 하지 않고, 크게 향상된 높이를 갖는 후방면 전극 콘택들이 형성될 수 있다.
도 9는 본 발명의 캐패시터(2)를 통합하는 예시적인 DRAM 메모리 셀의 단면도를 나타낸다. 도 9에 예시된 바와 같이, DRAM 메모리 셀의 액세스 트랜지스터는 제 1 및 제 2 소스/드레인 영역들(51, 52), 상기 제 1 및 제 2 소스/드레인 영역들(51, 52) 사이에 형성된 채널(55)의 도전성을 제어하는 게이트 전극(53)을 포함한 다. 게이트 전극(53)은 워드 라인의 일부분을 형성하며, 통상적으로 사용되는 게이트 유전체(57)에 의해 p-도핑된 실리콘 기판과 같은 실리콘 기판 물질(1)로부터 절연된다. 제 1 및 제 2 소스/드레인 영역들(51, 52)은 예를 들어 n-도핑된 부분들로서 구현된다.
예시된 레이아웃에서, 2개의 액세스 트랜지스터들은, 제 2 소스/드레인 영역(52)과 연결된 공통 비트 라인 콘택(이 단면도에 예시되지 않음)을 공유하도록 나란히(side by side) 배치된다. 인접한 액세스 트랜지스터들의 쌍들은 절연 구조체들(56)로부터 서로 절연된다. 제 1 소스/드레인 영역(51)은 캐패시터 콘택 섹션(58)을 통해 캐패시터 콘택(24)과 연결된다. 캐패시터(2)는 상술된 바와 같은 방식으로 형성된다. 이전에 예시되었듯이, 본 발명에 의하면, 저장 캐패시터 및 이에 따른 크게 향상된 캐패시턴스를 갖는 메모리 셀이 얻어진다.
본 명세서에서는 특정 실시예들이 예시되고 설명되었지만, 보통의 당업자라면, 본 발명의 범위를 벗어나지 않고, 예시되고 설명된 특정 실시예들에 대해 다양한 대안적인 및/또는 등가의 구현예들이 대체될 수 있다는 것을 이해할 것이다. 본 명세서는 본 명세서에 설명된 특정 실시예들의 여하한의 순응(adaption) 또는 변형을 포괄하기 위해 의도된다. 그러므로, 본 발명은 청구항들 및 그 균등론에 의해서만 제한되도록 의도된다.
본 발명에 따르면, 저장 캐패시터, 저장 캐패시터를 제조하는 방법, 메모리 셀 어레이를 제조하는 방법, 및 메모리 디바이스를 제조하는 방법이 제공된다.
Claims (23)
- 저장 캐패시터에 있어서,기판 표면 위에 전체적으로 또는 부분적으로 형성되며,제 1 섹션(section) 및 제 2 섹션을 포함하여 이루어지는 저장 전극을 포함하여 이루어지고, 상기 저장 전극은 상기 기판 표면 위에 전체적으로 또는 부분적으로 형성되며;상기 저장 전극의 상기 제 1 섹션에 인접하고 제 1 방향으로 연장된 제 1 부분, 및 상기 제 1 방향과 상이한 1 이상의 방향으로 연장된 제 2 부분을 갖는 제 1 카운터 전극을 포함하며, 상기 제 1 카운터 전극의 제 2 부분은 상기 저장 전극을 따라 연장되지 않으며;상기 제 1 카운터 전극의 상기 제 1 부분과 상기 저장 전극 사이에 배치된 제 1 유전층;상기 저장 전극의 제 2 섹션에 인접하고 제 2 방향으로 연장되는 제 1 부분, 및 상기 제 2 방향과 상이한 1 이상의 방향으로 연장되는 제 2 부분을 갖는 제 2 카운터 전극을 포함하며, 상기 제 2 카운터 전극의 제 2 부분은 상기 저장 전극을 따라 연장되지 않으며;상기 제 2 카운터 전극의 상기 제 1 부분과 상기 저장 전극 사이에 배치된 제 2 유전층을 포함하여 이루어지며, 상기 제 1 카운터 전극 및 상기 제 2 카운터 전극은 서로 전기적으로 연결되는 것을 특징으로 하는 저장 캐패시터.
- 제 1 항에 있어서,상기 제 1 방향은 상기 제 2 방향과 같은 것을 특징으로 하는 저장 캐패시터.
- 제 1 항에 있어서,상기 제 1 카운터 전극의 제 2 부분들 및 상기 제 2 카운터 전극의 제 2 부분 중 1이상은 상기 기판 표면과 평행한 것을 특징으로 하는 저장 캐패시터.
- 제 1 항에 있어서,상기 제 1 카운터 전극 및 상기 제 2 카운터 전극 중 1이상의 상기 제 1 부분은 상기 저장 전극과 평행한 것을 특징으로 하는 저장 캐패시터.
- 제 1 항에 있어서,n개의 카운터 전극들을 더 포함하여 이루어지며, n개의 카운터 전극들의 각각은 상기 저장 전극의 (n+2)번째 섹션에 인접하고 (n+2)번째 방향으로 연장되는 제 1 부분, 및 상기 (n+2)번째 방향과 상이한 1이상의 방향으로 연장되는 제 2 부분을 갖고;상기 (n+2)번째 카운터 전극의 상기 제 1 부분과 상기 저장 전극 사이에 배치된 (n+2)번째 유전층을 더 포함하여 이루어지며,상기 제 1 카운터 전극, 상기 제 2 카운터 전극, 및 상기 (n+2)번째 카운터 전극 모두는 서로 전기적으로 연결되는 것을 특징으로 하는 저장 캐패시터.
- 제 1 항에 있어서,상기 카운터 전극들 중 어느 것의 상기 제 2 부분은, 상기 카운터 전극들 각각의 해당하는 것의 상기 제 1 부분보다 상기 기판 표면에 대해 더 가깝게 배치되는 것을 특징으로 하는 저장 캐패시터.
- 제 5 항에 있어서,상기 제 1 방향은 상기 제 2 방향과 같은 것을 특징으로 하는 저장 캐패시터.
- 제 1 항에 있어서,상기 저장 전극은 상기 기판 표면에 대해 89 내지 91도의 각도로 배치되는 것을 특징으로 하는 저장 캐패시터.
- 제 1 항에 있어서,상기 카운터 전극들의 1이상의 상기 제 2 부분은 상기 기판 표면과 평행한 것을 특징으로 하는 저장 캐패시터.
- 제 5 항에 있어서,상기 카운터 전극들 중 어느 것의 상기 제 1 부분의 1이상은 상기 저장 전극 과 평행한 것을 특징으로 하는 저장 캐패시터.
- 메모리 셀 어레이에 있어서,표면을 갖는 반도체 기판내에 전체적으로 또는 부분적으로 형성되고,복수의 트랜지스터들을 포함하여 이루어지고, 그 각각은 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역, 상기 제 1 및 상기 제 2 소스/드레인 영역들을 연결시키는 채널, 및 상기 채널의 도전성(conductivity)을 제어하도록 순응(adapt)된 게이트 전극을 포함하여 이루어지며,복수의 저장 캐패시터들을 포함하여 이루어지고, 그 각각은:제 1 섹션 및 및 제 2 섹션을 포함하여 이루어지는 저장 전극을 포함하여 이루어지고, 상기 저장 전극은 상기 반도체 기판 표면 위에 전체적으로 또는 부분적으로 형성되며;상기 저장 전극의 상기 제 1 섹션에 인접하고 제 1 방향으로 연장된 제 1 부분 및 상기 제 1 방향과 상이한 1이상의 방향으로 연장된 제 2 부분을 갖는 제 1 카운터 전극을 포함하고, 상기 제 1 카운터 전극의 제 2 부분은 상기 저장 전극을 따라 연장되지 않으며;상기 제 1 카운터 전극의 상기 제 1 부분과 상기 저장 전극 사이에 배치된 제 1 유전층;상기 저장 전극의 제 2 섹션에 인접하고 제 2 방향으로 연장되는 제 1 부분 및 상기 제 2 방향과 상이한 1이상의 방향으로 연장되는 제 2 부분을 갖는 제 2 카운터 전극을 포함하고, 상기 제 2 카운터 전극의 제 2 부분은 상기 저장 전극을 따라 연장되지 않으며;상기 제 2 카운터 전극의 상기 제 1 부분과 상기 저장 전극 사이에 배치된 제 2 유전층; 및상기 제 1 카운터 전극 및 상기 제 2 카운터 전극을 전기적으로 연결시키는 후방면 전극 콘택(backside eletrode contact)들을 포함하여 이루어지며,상기 저장 전극은 상기 제 1 및 제 2 소스/드레인 영역들 중 하나와 전기적으로 연결되는 것을 특징으로 하는 메모리 셀 어레이.
- 저장 캐패시터를 제조하는 방법에 있어서,표면을 갖는 기판을 제공하는 단계;상기 기판 표면으로부터 전체적으로 또는 부분적으로 돌출(project)되도록 저장 전극의 제 1 섹션을 정의하는 단계;상기 저장 전극의 상기 제 1 섹션 및 상기 기판 표면을 덮는(cover) 제 1 유전층을 형성하는 단계;상기 제 1 유전층상에 제 1 도전층(conductive layer)을 형성하는 단계;그 결과적인 표면상에 제 1 절연 물질(isolating material)을 제공하는 단계;상기 저장 전극의 상기 제 1 섹션의 최상부를 노출(expose)시키는 단계;그 결과적인 표면상에 제 1 절연층을 형성하는 단계;상기 저장 전극의 상기 제 1 섹션과 연결되도록 상기 저장 전극의 제 2 섹션을 정의하는 단계;상기 저장 전극의 상기 제 2 섹션 및 상기 절연층을 덮는 제 2 유전층을 형성하는 단계; 및상기 제 2 유전층상에 제 2 도전층을 형성하고 상기 제 1 도전층 및 상기 제 2 도전층을 전기적으로 연결시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 저장 캐패시터를 제조하는 방법.
- 제 12 항에 있어서,상기 저장 전극의 상기 제 1 섹션의 상기 최상부를 노출하는 단계 후에 수행되는, 상기 제 1 섹션의 상기 최상부 아래의 사전설정된 레벨까지 상기 제 1 도전층 및 상기 절연 물질을 후퇴(recess)시키는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 저장 캐패시터를 제조하는 방법.
- 제 12 항에 있어서,상기 제 1 절연 물질은 상기 제 1 절연층의 물질과 상이한 것을 특징으로 하는 저장 캐패시터를 제조하는 방법.
- 제 12 항에 있어서,제 2 도전층을 형성하는 단계 후에,그 결과적인 표면상에 또 다른 절연 물질을 제공하는 단계;상기 저장 전극의 상기 제 2 섹션의 상기 최상부를 노출시키는 단계;그 결과적인 표면상에 제 2 절연층을 형성하는 단계;상기 저장 전극의 상기 제 2 섹션과 연결되도록 상기 저장 전극의 제 3 섹션을 정의하는 단계;상기 저장 전극의 상기 제 3 섹션 및 상기 절연층을 덮는 제 3 유전층을 형성하는 단계; 및상기 제 3 유전층상에 제 3 도전층을 형성하는 단계를 포함하여 이루어지는 단계들이 수행되는 것을 특징으로 하는 저장 캐패시터를 제조하는 방법.
- 메모리 셀 어레이를 제조하는 방법에 있어서,표면을 갖는 기판을 제공하는 제공하는 단계를 포함하여 이루어지고, 상기 기판은 반도체 물질을 포함하여 이루어지며;복수의 트랜지스터들을 제공하는 단계를 포함하여 이루어지고, 상기 트랜지스터들의 각각은 제 1 및 제 2 소스/드레인 영역들, 상기 제 1 및 상기 제 2 소스/드레인 영역들을 연결시키는 채널, 및 상기 채널의 도전성을 제어하도록 순응된 게이트 전극을 포함하여 이루어지며,상기 기판 표면으로부터 전체적으로 또는 부분적으로 돌출되도록 복수의 저장 전극들의 제 1 섹션을 정의함으로써 복수의 저장 캐패시터들을 제공하는 단계;상기 저장 전극들의 상기 제 1 섹션 및 상기 기판 표면을 덮는 제 1 유전층을 형성하는 단계;상기 제 1 유전층상에 제 1 도전층을 형성하는 단계;그 결과적인 표면상에 제 1 절연 물질을 제공하는 단계;상기 저장 전극들의 상기 제 1 섹션의 최상부를 노출시키는 단계;그 결과적인 표면상에 제 1 절연층을 형성하는 단계;상기 저장 전극들의 상기 제 1 섹션과 연결되도록 상기 저장 전극들의 제 2 섹션을 정의하는 단계;상기 저장 전극들의 상기 제 2 섹션 및 상기 절연층을 덮는 제 2 유전층을 형성하는 단계;상기 제 2 유전층상에 제 2 도전층을 형성하는 단계;상기 제 1 도전층 및 상기 제 2 도전층을 전기적으로 연결시키도록 후방면 전극 콘택을 제공하는 단계; 및상기 제 1 및 제 2 소스 드레인 영역들 중 하나와 상기 저장 전극들을 전기적으로 연결시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 메모리 셀 어레이를 제조하는 방법.
- 제 16 항에 있어서,상기 후방면 전극 콘택은 제 1 섹션 및 제 2 섹션을 포함하여 이루어지고,상기 저장 전극의 상기 제 1 섹션을 정의하는 단계 중에, 상기 후방면 전극 콘택의 상기 제 1 섹션이 정의되며, 상기 제 1 유전층은 상기 후방면 전극 콘택의 상기 제 1 섹션을 덮기 위해 형성되고, 상기 제 1 도전층은 상기 후방면 전극 콘택의 상기 제 1 섹션상에 형성된 상기 제 1 유전층을 덮기 위해 형성되며,상기 저장 전극의 상기 제 1 섹션의 상기 최상부를 노출시키는 단계 중에, 상기 후방면 전극 콘택의 상기 제 1 섹션의 상기 최상부가 또한 노출되고, 상기 저장 전극의 상기 제 2 섹션을 정의하는 단계 중에, 상기 후방면 전극 콘택의 제 2 섹션이 또한 정의되며, 상기 제 2 유전층은 상기 후방면 전극 콘택의 상기 제 2 섹션을 덮기 위해 형성되고, 및상기 제 2 유전층은 상기 후방면 전극 콘택의 상기 제 2 부분상에 형성된 상기 제 2 유전층을 덮기 위해 형성되는 것을 특징으로 하는 메모리 셀 어레이를 제조하는 방법.
- 제 17 항에 있어서,상기 후방면 전극 콘택의 상기 제 2 섹션은, 상기 후방면 전극 콘택의 상기 제 1 섹션 및 상기 제 1 도전층을 연결시키도록 정의되는 것을 특징으로 하는 메모리 셀 어레이를 제조하는 방법.
- 제 18 항에 있어서,상기 후방면 전극 콘택의 상기 제 2 섹션과 상기 제 2 도전층을 연결시키는 콘택 플러그(contact plug)를 제공하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 메모리 셀 어레이를 제조하는 방법.
- 제 18 항에 있어서,상기 저장 전극의 상기 제 1 섹션의 상기 최상부를 노출하는 단계 후에 수행되는, 상기 제 1 섹션의 상기 최상부 아래의 사전설정된 레벨까지 상기 제 1 도전층 및 상기 절연 물질을 후퇴시키는 단계를 더 포함하여 이루어지며, 이는 상기 저장 캐패시터들이 형성되어야 하는 상기 기판 표면의 영역내에 형성되는 한편, 상기 절연 물질 및 상기 제 1 도전층은 상기 후방면 전극 콘택이 형성되어야 하는 영역내에 후퇴부 없이 유지되는 것을 특징으로 하는 메모리 셀 어레이를 제조하는 방법.
- 메모리 디바이스를 형성하는 방법에 있어서,표면을 갖는 기판을 제공하는 제공하는 단계를 포함하여 이루어지고, 상기 기판은 반도체 물질을 포함하여 이루어지며;복수의 트랜지스터들을 제공하는 단계를 포함하여 이루어지고, 상기 트랜지스터들의 각각은 제 1 및 제 2 소스/드레인 영역들, 상기 제 1 및 상기 제 2 소스/드레인 영역을 연결시키는 채널, 및 상기 채널의 도전성을 제어하도록 순응된 게이트 전극을 포함하여 이루어지며,주변 회로(peripheral circuitry)를 제공하는 단계를 포함하여 이루어지고, 이는 상기 트랜지스터들을 제공함과 동시에 전체적으로 또는 부분적으로 수행되며,상기 기판 표면으로부터 전체적으로 또는 부분적으로 돌출되도록 복수의 저장 전극들의 제 1 섹션을 정의함으로써 복수의 저장 캐패시터들을 제공하는 단계;상기 저장 전극들의 상기 제 1 섹션 및 상기 기판 표면을 덮는 제 1 유전층 을 형성하고, 상기 제 1 유전층상에 제 1 도전층을 형성하는 단계;그 결과적인 표면상에 제 1 절연 물질을 제공하는 단계;상기 저장 전극들의 상기 제 1 섹션의 최상부를 노출시키는 단계;그 결과적인 표면상에 제 1 절연층을 형성하고, 상기 저장 전극들의 상기 제 1 섹션과 연결되도록 상기 저장 전극들의 제 2 섹션을 정의하는 단계;상기 저장 전극들의 상기 제 2 섹션 및 상기 절연층을 덮는 제 2 유전층을 형성하고, 상기 제 2 유전층상에 제 2 도전층을 형성하는 단계;더 높은 금속배선 층(higher metallization layer)을 갖는 상기 주변 회로를 전기적으로 연결시키도록 지지 콘택(support contact)을 제공하고, 상기 제 1 및 제 2 소스/드레인 영역들 중 하나와 상기 저장 전극들을 전기적으로 연결시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 메모리 디바이스를 형성하는 방법.
- 제 21 항에 있어서,상기 지지 콘택은 제 1 섹션 및 제 2 섹션을 포함하여 이루어지고,상기 저장 전극의 상기 제 1 섹션을 정의하는 단계 중에, 상기 지지 콘택의 상기 제 1 섹션이 정의되며, 상기 제 1 유전층은 상기 지지 콘택의 상기 제 1 섹션을 덮기 위해 형성되고, 상기 제 1 도전층은 상기 지지 콘택이 형성되어야 하는 상기 반도체 기판의 일부분을 덮지 않도록 형성되며,상기 저장 전극의 상기 제 1 섹션의 상기 최상부를 노출시키는 단계 중에, 상기 지지 콘택의 상기 제 1 섹션의 상기 최상부가 또한 노출되고, 상기 저장 전극 의 상기 제 2 섹션을 정의하는 단계 중에, 상기 지지 콘택의 제 2 섹션이 또한 정의되며, 상기 제 2 유전층은 상기 지지 콘택의 상기 제 2 섹션을 덮기 위해 형성되고, 상기 제 2 유전층은 상기 지지 콘택이 형성되어야 하는 상기 반도체 기판의 상기 일부분을 덮지 않도록 형성되는 것을 특징으로 하는 메모리 디바이스를 형성하는 방법.
- 저장 캐패시터에 있어서,기판 표면 위에 전체적으로 또는 부분적으로 형성되며,제 1 섹션 및 제 2 섹션을 포함하여 이루어지는 저장 전극을 포함하여 이루어지고, 상기 저장 전극은 상기 기판 표면 위에 전체적으로 또는 부분적으로 형성되며;상기 저장 전극의 상기 제 1 섹션에 인접하고 제 1 방향으로 연장된 제 1 부분, 및 상기 제 1 방향과 상이한 1 이상의 방향으로 연장된 제 2 부분을 갖는 제 1 카운터 전극;상기 제 1 카운터 전극의 상기 제 1 부분과 상기 저장 전극 사이에 배치된 제 1 유전층;상기 저장 전극의 제 2 섹션에 인접하고 제 2 방향으로 연장되는 제 1 부분, 및 상기 제 2 방향과 상이한 1 이상의 방향으로 연장되는 제 2 부분을 갖는 제 2 카운터 전극;상기 제 2 카운터 전극의 상기 제 1 부분과 상기 저장 전극 사이에 배치된 제 2 유전층을 포함하여 이루어지며, 상기 제 2 카운터 전극의 모든 부분은 상기 제 1 카운터 전극 위에 배치되는 것을 특징으로 하는 저장 캐패시터.
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