KR960015527B1 - 반도체 메모리장치 - Google Patents

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Description

반도체 메모리장치

제1도 내지 제4도는 종래 방법에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.

제5도는 한국 특허공개 공보 제93-3349호에 개시된 반도체 메모리장치의 평면도.

제6도는 본 발명의 반도체 메모리장치의 평면도.

제7도는 본 발명에 의해 제조된 반도체 메모리장치의 사시도.

제8도 내지 제10도는 본 발명의 일실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도 및 평면도들.

제11도는 제10도의 A부분을 확장하여 도시한 평면도.

제12도는 종래 방법과 본 발명에 의해 제조된, 단위 셀의 커패시터 면적을 비교하기 위한 평면도.

제13도는 본 발명의 다른 실시예에 의해 제조된 반도체 메모리장치의 사시도.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 고용량의 셀 커패시턴스를 확보할 수 있는 신뢰성 있는 반도체 메모리장치에 관한 것이다.

다이나믹 RAM에 있어서, 셀 커패시턴스의 증가는 메모리셀의 독출능력을 향상시키고 소프트 에러율을 감소시키는 역할을 하므로 셀의 메모리 특성을 향상시키는데 크게 기여한다. 메모리셀의 집적도가 증가함에 따라 하나의 칩에서 단위 셀이 차지하는 면적이 줄어들게 되고, 이는 결과적으로 커패시터 면적의 감소를 초래하였으므로, 집적도의 증가와 더불어 단위 면적에 확보되는 정전용량의 증가는 필수적이다.

그러나, 기존의 커패시터 구조로써는 한정된 면적내에서 충분히 큰 셀 커패시턴스를 확보할 수 없기 때문에, 셀 커패시턴스를 증가시키기 위하여 커패시터의 구조를 3차원적으로 형성하는 많은 방법이 제안되고 있다. 핀(Pin) 구조, 박스(Box) 구조, 원통전극(Cylindrical Electrode) 구조 및 링 (Ring) 구조 등과 같이 스토리지전극의 구조를 개선시키는 방법과, NEC사의 COB 셀등과 같이 스토리지전극을 구성하는 물질자체의 특성을 이용하여 셀 커패시턴스를 증가시키고자 하는 방법들이 그 주류를 이루고 있다.

1992년 Symposium on VLSI Techonology에 실린 논문 "Micro Villus Patterning(MVP) Technology for 256Mb DRAM Stack Cell"은 산화막 위에 형성되는 반구모양의 그레인(Hemi-Spherical Grain)을 가진 다결정실리콘(이하 HSG층이라 칭함)을 이용하여 셀 커패시턴스 증가를 도모한 반도체 메모리장치의 제조방법을 제안하고 있다.

제1도 내지 제4도를 참조하여, 상기 종래의 반도체 메모리장치의 제조방법을 설명하고자 한다.

필드산화막(12)에 의해 활성영역 및 분리영역으로 구분되어진 반도체기판(10)의 상기 활성영역에, 소오스(14) 및 드레인영역(도시되지 않음) 및 게이트전극(18)을 구비하는 트랜지스터를 형성한 후, 상기 트랜지스터가 형성되어 있는 기판 전면에 평탄화층(40) 및 식각저지층(42)을 차례로 형성하고, 계속해서 물질층(44)을 상기 식각저지층(42)상에 형성한다. 다음에, 상기 소오스영역상에 적층되어 있는 물질층(44), 식각저지층(42) 및 평탄화층(40)을 부분적으로 제거해냄으로써, 스토리지전극을 상기 소오스영역에 접속시키기 위한 콘택홀을 형성한다. 이어서, 결과물 전면에, 실리콘나이트라이드(Si₃N₄) 및 산화막을 차례로 적층한 후, 이방성식각함으로써 상기 콘택홀의 측벽에 스페이서(46)을 형성한다. 다음에, 결과물 전면에, 불순물이 도우프된 다결정실리콘층 및 산화막층을 차례로 형성하고, 사진식각공정으로 상기 층들을 각 셀 단위로 패터닝함으로써 도전층패턴(50) 및 제1산화막패턴(52)을 형성한다(제1도).

이어서, 결과물 전면에 HSG층(54)을 형성한다. 여기서, 상기 HSG층은 전체적으로 군도(archipelago)를 이루는 모양으로 형성된다(제2도).

다음에, 상기 HSG층(54)을 마스크로 하여, HSG층을 통해 그 표면이 부분적으로 노출되어 있는 제1산화막패턴을 이방성식각 함으로써 제2산화막패턴(52a)을 형성한 후, 상기 제2산화막패턴(52a)을 마스크로하여 상기 도전층패턴을 이방성식각함으로써 스토리지전극(100)을 형성한다. 이때, 상기 HSG층은 상기 도전층패턴을 이방성식각하는 공정시에 함께 식각된다(제3도).

이어서, 상기 제2산화막패턴 및 물질층을 습식식각으로 제거함으로써, 상기 스토리지전극(100)의 하부면까지 유효커패시터 면적으로 이용할 수 있게 한다(제4도).

상술한 종래 방법은, HSG층을 이용하여 다수의 미세기둥(micro trench)들을 갖는 스토리지전극을 형성하기 때문에 고용량의 셀 커패시턴스를 확보할 수 있으나, 증착공정 및 식각공정이 3회 이상 필요하고, 마스크공정이 1회 추가되는 등 공정이 매우 복잡하며, 상기 도전층패턴의 식각정도에 따라 커패시터의 면적이 변하기 때문에 공정재현성이 떨어지는 문제가 있다.

한국 특허공개 공보 제93-3339호에 개시된, "반도체장치의 확장된 스택형 커패시터"는 커패시터의 측벽 면적을 증가시키기 위하여 커패시터를 경사지면서, 길게 확장하여 배치한 것이다.

제5도는 상기 종래 방법에 의한 반도체 메모리장치의 평면도로서, 소자분리영역(23)에 의해 분리되어지고 제1방향으로 신장되는 활성영역(21)과, 상기 활성영역(21)내의 제1접촉영역(29)에 접촉되고 상기 제1방향과 소정의 각을 이루며 신장되는 제1스토리지전극(25)과, 상기 활성영역(21) 내의 제2접촉영역(31)에 접촉되고 상기 제1방향과 평행하여 신장되는 제2스토리지전극(27)을 도시한다.

상술한 종래 방법은 공정의 추가요소 없이 레이아웃만 변경하여 셀 커패시턴스를 용이하게 증가시킬 수 있으나, 커패시터의 면적을 충분히 크게 하기 위하여 상기 제1스토리지전극의 신장길이를 최대화했을 때, 인접한 커패시터의 제2접촉영역에 다른 커패시터가 접촉하게 되어 커패시터간의 쇼트(short)를 발생시킬 수 있다. 또한, 커패시터의 제조공정을 2번 진행해야 하므로 공정시간이 길어지게 되는 단점을 갖는다.

따라서, 본 발명의 목적은 고용량의 셀 커패시턴스를 확보할 수 있는 신뢰성 있는 반도체 메모리장치를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체기판과, 제2도전형의 확산영역을 구비하여

제1방향으로 확장되는 활성영역과, 상기 활성영역내의 소정영역에 접촉되어 형성되는 커패시터로 이루어진 반도체 메모리장치에 있어서, 상기 커패시터는, 상기 활성영역내의 소정영역에 접촉되는 제1높이의 지지부 및 상기 지지부에 의해 지지되고 상기 제1방향으로 확장되는 수평평판으로 이루어지며, 상기 수평평탄은, 적어도 하나 이상의 제1돌출부 및 상기 적어도 하나 이상의 제1돌출부와는 반대 방향으로 서로 어긋나게 형성되는 적어도 하나 이상의 제2돌출부로 이루어진 것을 특징으로 하는 반도체 메모리장치를 제공한다.

상기 지지부 및 수평평판으로 이루어지는 커패시터에서, 상기 수평평판의 적어도 하나 이상 형성되는 제1및 제2돌출부는, X-Y축으로 이루어지는 평면상에서 상기 X축이나 Y축, 또는 X 및 Y축의 양방향으로 형성될 수 있다. 하나의 셀 커패시터의 상기 적어도 하나 이상의 제1 및 제2돌출부는, 인접한 셀 커패시터의 적어도 하나 이상의 제2 및 제1돌출부에 각각 오버랩된다.

또한, 본 발명의 상기 목적은, 제1도전형의 반도체기판과, 제2도전형의 확산영역을 구비하여 제1방향으로 확장되는 활성영역과, 상기 활성영역내의 소정영역에 접촉되어 형성되는 커패시터로 이루어진 반도체 메모리장치에 있어서, 상기 커패시터는, 상기 활성영역내의 소정영역에 접촉되는 제1높이의 지지부 및 상기 지지부에 의해 지지되고 상기 제1방향과 소정의 각도를 이루는 제2방향으로 확장되는 수평평판으로 이루어지며, 상기 수평평판은, 적어도 하나 이상의 제1돌출부 및 상기 적어도 하나 이상의 제1돌출부와는 반대방향으로 서로 어굿나게 형성되는 적어도 하나 이상의 제2돌출부로 이루어진 것을 특징으로 하는 반도체 메모리장치에 의해 달성될 수도 있다.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하고자 한다.

제6도는 본 발명의 반도체 메모리장치의 평면도이다.

소자분리영역(도시되지 않음)에 의해 분리되고 제1방향으로 확장되는 활성영역(20)과, 상기 활성영역(20)내의 소정영역에 접촉창(45)을 통해 접촉되고 상기 제1방향으로 확장되는 수평평판으로 이루어진 커패시터를 나타낸다. 상기 수평평판은, 적어도 하나 이상의 제1돌출부(100b) 및 상기 적어도 하나 이상의 제1돌출부와는 반대 방향으로 서로 어긋나게 형성되는 적어도 하나 이상의 제2돌출부(100c)로 이루어지며, 상기 적어도 하나 이상의 제1 및 제2돌출부(100b, 100c)는 인접한 커패시터의 적어도 하나 이상의 제2 및 제1돌출부에 각각오버랩된다.

제7도는 본 발명에 의해 제조된 반도체 메모리장치의 사시도이다.

반도제기판(10)의 필드산화막(12) 사이의 제1방향으로 확장되는 활성영역(도시되지 않음)에는 한쌍의 트랜지스터가 형성되는데, 상기 한쌍의 트랜지스터는 드레인영역(16)을 서로 공유하고, 각각 소오스영역(14) 및 게이트전극(18)을 구비한다. 이때, 상기 게이트전극들은 기둥 모양으로 연장되어 워드라인(word line)으로 제공되고, 상기 드레인영역(16)에는 비트라인(bit line ; 32)이 접속되며, 상기 트랜지스터의 각 소오스영역(14)에는 커패시터 스토리지전극(S)가 각각 접속된다.

상기 커패시터 스토리지전극은, 상기 소오스영역(14)에 접속되는 제1높이의 지지부(100a) 및 상기 지지부에 의해 지지되고 상기 제1방향으로 확장되는 수평평판으로 이루어지며, 상기 수평평판은 적어도 하나 이상의 제1돌출부(100b) 및 상기 적어도 하나 이상의 제1돌출부와는 반대 방향으로 서로 어긋나게 형성되는 적어도 하나 이상의 제2돌출부(100c)로 이루어진다.

제8도 내지 제10도는 본 발명의 일실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도 및 평면도들이다. 각 도면의 (a)도는 각각의 공정단계에서 상기 메모리장치를 도시한 단면도이고, (b)도는 상기 단면도에 따른 평면도이다.

제8도의 (a)-(b)는 매몰 비트라인(buried bit-line) 형성단계를 도시한 것으로, 필드산화막(12)에 의해 활성영역 및 분리영역으로 구분되어진 반도체기판(10)의 상기 활성영역에 게이트전극(18) 및 소오스(14), 드레인영역(16)을 구비한 트랜지스터를 형성한 후, 상기 트랜지스터를 절연시키기 위한 목적으로 결과물 전면에, 예컨대 BPSG(Boro Phosphorous Silicate Glass)와 같은 산화막을 증착하여 제1절연층(30)을 형성한다. 이어서, 비트라인을 상기 트랜지스터의 드레인영역에 접촉시키기 위한 접촉창 형성을 위한 마스크패턴(도시되지 않음)을 적용하여, 상기 트랜지스터의 드레인영역(16)상의 제1절연층(30)을 부분적으로 식각함으로써 제1접촉창(도시되지 않음)을 형성한 다음, 예컨대 불순물이 도우프된 다결정실리콘을 2,000Å정도의 두께로 증착함으로써 비트라인(32)을 형성한다.

제9도 (a)-(b)는 스토리지전극을 상기 트랜지스터의 소오스영역에 접촉시키기 위한 제2접촉창 형성단계를 도시한 것으로, 상기 비트라인(제8도의 참조부호 32)이 형성된 결과물 전면에, 상기 비트라인을 절연시키기 위한 목적으로, 예컨대 BPSG를 3,000Å 정도의 두께로 증착하여 제2절연층(34)을 형성한다. 이어서, 상기 제2접촉장을 형성하기 위한 마스크패턴(도시되지 않음)을 적용하여, 상기 트랜지스터의 소오스영역(14)에 적층되어 있는 제2절연층, 비트라인 및 제1절연층을 부분적으로 식각함으로써 제2접촉창(45)을 형성한다.

제10도의 (a)-(b)는 커패시터의 스토리지전극 형성단계를 도시한 것으로, 상기 제2접촉창(제9도의 참조부호 45)을 완전히 채우면서 상기 제2절연층(34)을 기준으로 일정한 두께를 갖도록, 예컨대 불순물이 도우프된 다결정실리콘을 5,000Å 정도의 두께로 증착함으로써 도전층(도시되지 않음)을 형성한다. 이어서, 결과물 전면에 포토레지스트(도시되지 않음)를 도포한 후, 스토리지전극을 형성하기 위한 마스크패턴(도시되지 않음)을 적용하여 상기 포토레지스트를 노광하고, 이를 현상하여 패턴이 전사된 포토레지스트패턴(도시되지 않음)을 형성한다. 여기서, 상기 스토리지전극을 형성하기 위한 마스크패턴은, 제6도에서 설명한 바와 같이, 적어도 하나 이상의 제1돌출부 및 상기 적어도 하나 이상의 제1도출부와는 반대 방향으로 서로 어긋나게 형성되는 적어도 하나 이상의 제2돌출부로 이루어진 수평평판형의 패턴들이 형성되어 있다. 따라서, 상기 마스크패턴에 의해 그 패턴이 전사된 상기 포토레지스트패턴 역시 상술한 제1 및 제2돌출부를 갖는 수평평판으로 형성된다. 다음에, 상기 포트레지스트패턴을 마스크로 하여 상기 도전충을 이방성식각함으로써 커패시터의 스토리지전극(100)을 형성한다.

제11도는 상기 제10도의 A부분을 확장시킨 평면도로서, 상기 커패시터의 스토리지전극(100)은 제2접촉창(45)을 통해 상기 트랜지스터의 소오스영역에 접촉되는 제1높이의 지지부(도시되지 않음) 및 상기 지지부에 의해 지지되고 상기 활성영역의 확장방향과 같은 방향으로 확장되는 수평평판으로 이루어지며, 상기 수평평판은 두개의 제1돌출부(100b) 및 상기 두개의 제1돌출부와는 반대 방향으로 서로 어긋나게 형성된 하나의 제2돌출부(100c)로 이루어져 있다.

상술한 일실시예에 의하면, 하나의 커패시터를 구성하는 상기 수평평판이 두개의 제1돌출부 및 하나의 제2돌출부로 이루어져 있기 때문에, 상기 제11도의 굵은 선으로 표시한 만큼의 측벽이 더 생기게 되어 유효 커패시터 면적을 크게 증가시킬 수 있다. 또한, 상기 하나의 셀 커패시터의 제1돌출부 및 제2돌출부는 각각, 양 옆의 인접 셀 커패시터의 제2돌출부 및 제1돌출부에 오버랩되어 형성되기 때문에, 셀 면적을 증가시키지 않으면서 고용량의 셀 커패시턴스를 확보할 수 있다.

또한, 추가되는 공정없이 상기 커패시터의 스토리지전극을 형성하기 위한 마스크패턴만을 변경하면 되므로 공정이 매우 용이하고, 트랜지스터의 소오스영역에 접촉되는 제2접촉창에서 충분히 넓은 커패시터 면적이 확보되기 때문에 커패시터간의 쇼트(short)가 발생하지 않는다.

제12도는 종래 방법과 본 발명에 의해 제조된, 단위 셀의 커패시터 면적을 비교하기 위한 평면도로서, (a)도는 종래 방법에 의한 커패시터를, (b)도는 본 발명에 의한 커패시터를 각각 나타낸다.

여기서, 상기 평면도는 단위 셀의 커패시터를 가로와 세로측으로 각각 3등분하여 그 면적을 계산할 수 있도록 도시되었다.

제12(a)도를 참조하면, 종래 방법에 의해 제조된 단위 셀(C1)의 커패시터 면적은 다음의 식(1)에 의해 계산되어진다.

S = 3m3n+2(3m×h)+2(3m×h) …………………………………………………… (1)

S : 단위 셀의 커패시터 면적

m : 커패시터의 단위 길이

n : 커패시터의 단위 폭

h : 커패시터의 단위 높이

제12(b)도를 참조하면, 본 발명의 방법에 의해 제조된 단위 셀(C1)의 커패시터 면적은 다음의 식(2)에 의해 계산되어진다.

S=3m×3n+2(3m×h)+2(3m×h)+2(4m×h) ………………………………………… (2)

(상기 식(2)의 변수들은 상기 식(1)의 변수들과 동일하다.)

상기 식(1)과 식(2)를 비교하면, 본 발명에 의해 제조된 단위 셀(C1)의 커패시터 면적이 상기 식(2)의 밑줄 친 항, 즉 2(4m×h)만큼 더 증가됨을 알 수 있다. 즉, 본 발명에 의해 제조된 커패시터는 상기 제12(b)도의 굵은 선으로 표시된 만큼의 커패시터 측벽이 더 생기게 되므로, 종래의 커패시터보다 상기 측벽면적 만큼의 커패시터 면적이 더 증가된 것이다. 상기 새로이 생긴 커패시터의 측벽 면적은, 양 옆의 인접한 셀(C2, C3)의 일부영역을 포함하고 있는데, 본 발명에 의해 제조된 커패시터들은 인접한 셀의 일부영역을 자신의 면적으로 활용하며, 그 자신도 인접 셀의 커패시터들에 자신의 면적의 일부를 제공하도록 배치된다.

또한, 본 발명의 커패시터는 상기 제12(b)도에 도시한 바와 같이, 제1 및 제2돌출부(제11도의 참조부호 100b, 100c)들이 평면상의 X측, 즉 가로방항으로 형성될 수도 있고, 도시하지는 않았지만 평면상의 Y축, 즉 세로방향으로 형성될 수 있다.

제13도는 본 발명의 다른 실시예에 의해 제조된 반도체 메모리장치의 사시도이다.

제13도를 상기 제7도와 비교해 보면, 커패시터 스토리지전극(100)의 모양을 제외하고는 모두 같은 구조로 되어 있다. 상기 다른 실시예에 의해 제조된 커패시터 스토리지전극(100)은, 상기 일실시예에 의해 제조된 것과 마찬가지로, 트랜지스터의 소오스영역(14)에 접촉되는 제1높이의 지지부(100a) 및 상기 지지부에 의해 지지되고 활성영역의 확장방향과 같은 방향으로 확장되며 제1 및 제2돌출부(100b, 100c)들로 이루어진 수평평판으로 구성된다. 그러나, 상기 일실시예에 의해 제조된 수평평판은 두개의 제1돌출부와 하나의 제2돌출부로 구성됨으로써 셀 커패시터간의 오버랩영역이 양 옆의 인접 셀들로만 제한된 반면(제7도 참조), 상기 다른 실시예에 의해 제조된 수평평판은 4개의 제1돌출부와 하나의 제2돌출부로 구성됨으로써 커패시터가 오버랩되는 인접 셀의 갯수를 2개 이상으로 증가시킬 수 있다(제13도 참조).

상술한 다른 실시예에 의하면, 상기 커패시터 스토리지전극을 구성하는 수평평판의 제1 및 제2돌출부를 적어도 2개 이상 형성시킴으로써 이용할 수 있는 측벽면적이 더욱 증대될 뿐만 아니라, 하나의 커패시터가 적어도 2개 이상의 인접한 셀의 커패시터에 오버랩되기 때문에, 상기 일실시예에 의해 제조된 커패시터보다 더 많은 용량의 셀 커패시턴스를 확보할 수 있다.

상기 제13도에 도시된 커패시터의 적어도 하나 이상의 제1 및 제2돌출부들은 평면상의 X축 방향으로만 형성되어 있으나, 상기 제12도에서 설명한 바와 같이 Y축 방향으로도 형성될 수 있으며, X축 및 Y축의 양방향으로 모두 형성될 수도 있다.

또한, 도면으로 도시하지는 않았으나, 커패시터의 수평평판을 제1방향으로 확장되는 활성영역의 상기 제1방향과 소정의 각도를 이루는 제2방향으로 확장되도록 형성할 수도 있다.

상술한 본 발명의 커패시터는 상기 제8도 내지 제10도에서 설명한 바와 같이 스택 커패시터로 제조할 수도 있고, 다른 3차원 수직 구조, 예컨대 원통형, 핀형, 링형 또는 반구형(Hemi-Spherical Grain) 구조의 커패시터로 제조할 수도 있다. 즉, 본 발명에 의한 커패시터 구조는 매몰 비트라인 형태의 모든 메모리장치에 적용될 수 있다.

따라서, 상술한 바와 같이 본 발명은, 적어도 하나 이상의 제1 및 제2돌출부로 이루어진 수평평판을 구비하는 커패시터를 형성하므로 상기 적어도 하나 이상의 제1 및 제2돌출부에 의해 생기는 측벽면적 만큼 유표 커패시터 면적을 증대시킬 수 있으며, 상기 적어도 하나 이상의 제1 및 제2돌출부가 각각 인접한 셀 커패시터의 적어도 하나 이상의 제2 및 제1돌출부에 오버랩되기 때문에 메모리셀이 차지하는 면적을 증가시키지 않으면서 고용량의 셀 커패시턴스를 확보할 수 있다. 또한, 추가되는 공정없이 상기 커패시터를 형성하기 위한 마스크패턴만을 변경하면 되므로 그 실시가 매우 용이할 뿐만 아니라, 활성영역내의 소정영역에 접촉되는 접촉장에서 충분히 넓은 커패시터 면적이 확보되기 때문에 인접한 셀 커패시터간의 쇼트를 방지할 수 있으므로 신뢰성 있는 반도체 메모리장치를 달성할 수 있다.

본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (12)

1. 제1도전형의 반도체기판과, 제2도전형의 확산영역을 구비하여 제1방향으로 확장되는 활성영역과, 상기 활성영역내의 소정영역에 접촉되어 형성되는 커패시터로 이루어진 반도체 메모리장치에 있어서, 상기 커패시터는, 상기 활성영역내의 소정영역에 접촉되는 제1높이의 지지부 및 상기 지지부에 의해 지지되고 상기 제1방향으로 확장되는 수평평판으로 이루어지며, 상기 수평평판은, 적어도 하나 이상의 제1돌출부 및 상기 적어도 하나 이상의 제1돌출부와는 반대 방향으로 서로 어긋나게 형성되는 적어도 하나 이상의 제2돌출부로 이루어진 것을 특징으로 하는 반도체 메모리장치.
2. 제1항에 있어서, 상기 적어도 하나 이상의 제1및 제2돌출부는 각각, 가까이 인접한 메모리셀 커패시터의 적어도 하나 이상의 제2 및 제1돌출부에 오버랩되어 있는 것을 특징으로 하는 반도체 메모리장치.
3. 제1항에 있어서, 상기 적어도 하나 이상의 제1 및 제2돌출부는 각각, 적어도 2개 이상의 인접한 메모리셀 커패시터의 적어도 하나 이상의 제2 및 제1돌출부에 오버랩되어 있는 것을 특징으로 하는 반도체 메모리장치.
4. 제1항에 있어서, 상기 적어도 하나 이상의 제1 및 제2돌출부는 평면상에서 X축 방향으로 형성된 것을 특징으로 하는 반도체 메모리장치.
5. 제1항에 있어서, 상기 적어도 하나 이상의 제1 및 제2돌출부는 평면상에서 Y축 방향으로 형성된 것을 특징으로 하는 반도체 메모리장치.
6. 제1항에 있어서, 상기 적어도 하나 이상의 제1 및 제2돌출부는 평면상에서 X축 및 Y축의 양방향으로 모두 형성된 것을 특징으로 하는 반도체 메모리장치.
7. 제1항에 있어서, 상기 커패시터는 3차원 구조로 형성된 것을 특징으로 하는 반도체 메모리장치.
8. 제1항에 있어서, 상기 3차원 구조는 스택형, 원통형, 핀형, 링형 또는 반구형임을 특징으로 하는 반도체 메모리장치.
9. 제1도전형의 반도체기판과, 제2도전형의 확산영역을 구비하여 제1방향으로 확장되는 활성영역과, 상기 활성영역내의 소정영역에 접촉되어 형성되는 커패시터로 이루어진 반도체 메모리장치에 있어서, 상기 커패시터는, 상기 활성영역내의 소정영역에 접촉되는 제1높이의 지지부 및 상기 지지부에 의해 지지되고 상기 제1방향과 소정의 각도를 이루는 제2방향으로 확장되는 수평평판으로 이루어지며, 상기 수평평판은, 적어도 하나 이상의 제1돌출부 및 상기 적어도 하나 이상의 제1돌출부와는 반대 방향으로 서로 어긋나게 형성되는 적어도 하나 이상의 제2돌출부로 이루어진 것을 특징으로 하는 반도체 메모리장치.
10. 제9항에 있어서, 상기 적어도 하나 이상의 제1및 제2돌출부는 각각, 가까이 인접한 메모리셀 커패시터의 적어도 하나 이상의 제2 및 제1돌출부에 오버랩되어 있는 것을 특징으로 하는 반도체 메모리장치.
11. 제9항에 있어서, 상기 적어도 하나 이상의 제1 및 제2돌출부은 각각, 적어도 2개 이상의 인접한 메모리셀 커패시터의 적어도 하나 이상의 제2및 제1돌출부에 오버랩되어 있는 것을 특징으로 하는 반도체 메모리장치.
12. 제9항에 있어서, 상기 커패시터는 3차원 구조로 형성된 것을 특징으로 하는 반도체 메모리장치.