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KR960005246B1 - 캐패시터의 저장전극 제조방법 - Google Patents

캐패시터의 저장전극 제조방법 Download PDF

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Abstract

내용 없음.

Description

캐패시터의 저장전극 제조방법
제1도는 종래의 터널형태의 저장전극의 구조를 도시한 단면사시도.
제2도는 본발명에 의해 제조한 저장전극의 구조를 도시한 단면사시도.
제3도는 내지 제8도는 본발명에 의해 저장전극을 제조하는 공정단계를 도시한 단면도.
제4a 도는 제도의 요철표면구조를 갖는 폴리실리콘층의 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 확산영역 4 : 제1철연층
5 : 콘택홀 6 : 저장전극용 제1도전층
7A, 7B : 제2절연층 패턴 8, 13 : 저장전극용 제2도전층
9 : 폴리실리콘 10, 20 : 저장전극
본발명은 고집적 반도체의 DRAM 셀에 적용되는 캐패시터의 저장전극 제조방법에 관한 것으로, 특히 저장전극의 표면적을 증대시키기 위하여 요철표면구조를 갖도록 하는 실리콘증착 특성을 이용하여 터널형태의 저장전극을 제조하는 방법에 관한 것이다.
DRAM 셀에 적용되는 캐패시터의 저장전극의 표면적을 증대시키기 위하여 여러 가지 구조가 개발되었으나 이하에서 언급하고자 하는 저장전극 구조는 터널 형태이다.
제1도를 참도하여 종래의 터널구조의 저장전극을 형성하는 단계를 설명하기로 한다. 즉, 실리콘기판(1)의 소정부분에 필드산화막(2)을 형성하고, 예정된부분에 소오스, 드레인 및 게이트전극을 갖는 MOSFET(도시 안됨)를 형성한 다음, 전체구조 상부에 제1절연층(4)을 형성한후, 드레인 확산영역(3)이 노출되도록 하는 콘택홀(5)을 형성하고, 저장전극용 제1도전층(6)을 증착한후, 그 상부에 제2절연층 패턴(7A)을 형성한다. 그리고 저장전극용 제2도전층(8)을 증착하고, 저장전극 마스크를 이용하여 상기 저장전극용 제2 및 제1도전층(8 및 6)을 식각하여 저장전극(10)을 형성하고, 저장전극(10)내에 있는 절연층 패턴(7A)을 제거하여 터널형태를 갖는 저장전극을 형성한 것을 제1도에 도시한 것이다.
그러나, 동일한 먼적에서 터널형태의 저장전극의 표면적을 증대시키기 위해서는 저장전극내의 터널 높이를 증대해야 함으로써 후고정에서 높은 단차로인한 콘택형성이 어려워지는 문제가 발생된다.
따라서, 본 발명은 상기한 저장전극내의 터널높이를 증대시키지 않고 저장전극의 표면적을 증대하기 위하여 터널형태의 저장전극 내부에 다수개의 기둥 또는 벽을 형성하는 저장전극 제조방법을 제공하는데 그 목적이 있다.
이하, 첨부된 도면을 참도하여 본발명을 상세히 설명하기로 한다.
제2도는 본발명에 의해 제조한 저장전극을 도시한 단면사시도로써, 저장전극(20)내부에 기둥(11)과 벽(12)이 형성된 것을 도시한다. 다른 도면부호는 제1도와 동일하므로 반복하여 설명은 하지 않기로 한다.
제3도 내지 제8도는 본발명에 의해 저장전극을 제조하는 공정단계를 제2도의 A-A'를 따라 도시한 단면도이다.
제3도는 실리콘기판(1)에 필드 산화막(2)을 형성하고, 소오스, 드레인 및 게이트전극을 갖는 MOSFET(도시안됨)를 형성한 다음, 제1절연층(4) 예를들어 산화막을 전체구조 상부에 형성하고, 저장전극을 MOSFET의 드레인용 확산영역(3)에 콘택하기 위하여 소정부분의 제1절연층(4)을 식각하여 콘택홀(5)을 형성한 다음, 저장전극용 제1도전층(6)을 증착한 상태의 단면도이다.
제4도는 상기 저장전극용 제1도전층(6) 상부에 예정된 두께의 제2절연층(7) 예를들어 산화막을 형성하고, 제2절연층(7) 상부에 제2절연층(7)의 표면이 일부 노출되도록 하는 요철표면구조를 가지는 폴리실리콘(9)을 공지의 기술로 증착한 상태의 단면도로써, 상기 제2절연층(7)의 표면이 많이 노출되도록 하기 위해서 상기 요철표면구조를 가지는 폴리실리콘(9)을 증착한후 소정두께 예치백 공정을 실시할 수도 있다. 또한 상기 제2절연층(7)의 두께는 저장전극용 제1도전층과 저장전극용 제2도전층간의 간격으로써 제2도에서 나타낸 기둥(11)과 벽(2)의 높이가 되므로 전체 저장전극의 면적을 결정짓는 중요한 역할을 하게 된다. 따라서 요구되는 저장전극의 면적에 따라 제2절연층(7)의 두께는 적당하게 조절되어야 한다.
제4a도는 제2절연층(7) 상부에 요철표면구조를 갖는 폴리실리콘(9)을 증착한 것을 도시한 평면도이다. 이 도면은 제2도의 저장전극내에 기둥과 벽을 도시한 것과는 일치하지 않으나, 본발명을 설명하기 위한 참고도면임을 주지하기 바란다.
제5도는 요철표면구조를 가지는 폴리실리콘(9)을 마스크로 사용하고 상기의 제2절연층(7)을 식각하여 기둥형태의 다수의 절연층 패턴(7B)을 형성한 상태의 단면도이다.
제6도는 전체구조 상부에 저장전극용 제2도전층(13) 예를 들어 폴리실리콘층을 예정된 두께로 증착한 상태의 단면도로써, 제5도의 제2절연층 패턴(7B)사이의 요홈에 저장전극용 제2도전층(13)이 완전히 채워진다.
제7도는 저장전극용 제2도전층(13) 상부에 저장전극용 감광막 패턴(14)을 형성한후, 제2절연층 패턴(7B)상부면이 노출되기까지 저장전극용 제2도전층(13)의 일정두께를 건식식각한 상태의 단면도이다.
제8도는 습식긱삭을 이용하여 제7도에 도시된 제2절연층 패턴(7B)을 완전히 제거한 다음, 상기 감광막 패턴(14)을 마스크로 이용하여 남아있는 저장전극용 제2도전층(13)과 그 하부의 저장전극용 제1도전층(6)을 건식식각하여 저장전극(20)의 패턴을 형성하고, 감광막 패턴을 제거한 상태의 단면도이다.
상기한 바와같이 본발명에 의해 저장전극을 형성함으로써 종래의 터널형태의 저장전극 보다 표면적을 증대시킬 수가 있는데, 즉 저장전극내부의 기둥 및 벽에 의해 표면적이 증대됨으로 터널의 높이를 증대하지 않고서도 캐피시터 용량을 증대시킬 수가 있다.

Claims (2)

  1. DRAM 셀의 저장전극 제조방법에 있어서, 제1절연층에 형성된 콘택홀을 통하여 트랜지스터 드레인 확산영역에 접속된 저장전극용 제1도전층을 제1절연층 상부면에 증착하는 단계와, 상기 저장전극용 제1도전층 상부에 예정된 두께의 제2절연층을 형성한 다음, 제2절연층표면의 일정부분이 노출되도록 요철표면구조를 가지는 폴리실리콘을 증착하는 단계와, 노출된 제1절연층을 건식식각하되 저장전극용 제1도전측이 노출되기까지 식각하여 제2절연층 패턴을 형성하는 단계와, 전체구조 상부에 저장전극용 제2도전층을 증착하되 저장전극용 제1도전층과 접속되고 상부면이 평탄한 저장전극용 제2도전층을 형성하는 단계와, 저장전극용 제2도전층 상부에 저장전극 마스크용 감광막 패턴을 형성한후, 제2절연층 패턴이 노출되기까지 노출된 저장전극용 제2도전층을 건식식각하는 단계와, 제2절연층 패턴을 습식식각으로 완전히 제거한후, 상기 감광막 패턴을 마스크로하여 남아있는 저장전극용 제2도전층과 그 하부의 저장전극용 제1도전층을 건식식각하여 저장전극을 형성하는 단계로 이루어져 저장전극 내부에 기둥 및 벽이 형성됨으로써 저장전극의 표면적을 극대화시키는 것을 특징으로 하는 캐패시터의 저장전극 제조방법.
  2. 제1항에 있어서, 상기 요철표면구조를 가지는 폴리실리콘을 증착한후 제2절연층의 표면이 많이 노출되도록 폴리실리콘의 일정두께를 에치백하는 공정을 포함하는 것을 특징으로 하는 캐패시터의 저장전극 제조방법.
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