KR100745918B1

KR100745918B1 - 반도체 광 소자, 반도체 광 소자의 제조 방법 및 광 모듈

Info

Publication number: KR100745918B1
Application number: KR1020050124710A
Authority: KR
Inventors: 야스시 사꾸마; 가쯔야 모또다; 가오루 오까모또; 리유 와시노
Original assignee: 니혼 오프네크스토 가부시키카이샤
Priority date: 2005-03-16
Filing date: 2005-12-16
Publication date: 2007-08-02
Anticipated expiration: 2025-12-16
Also published as: JP4638753B2; JP2006261300A; KR20060101200A; US20060222032A1

Abstract

InGaAsP층으로 구성되는 회절 격자와 p형 InP 클래드층의 사이에, 회절 격자와 동일한 정도의 굴절율의 InGaAsP 박막층을 삽입하는 구조로 한다. 이 구조에서는, 활성층 상의 전체 영역에 InGaAsP층이 존재하게 되어, p형 InP 클래드층 성장 시의 활성층 근방에의 도우펀트의 열 확산량이 회절 격자의 유무나 개구폭에 의존하지 않게 되어, 안정된 광 출력, 임계값 전류, 슬롭 효율을 얻을 수 있다.

굴절율, 도우펀트, 슬롭 효율, InGaAsP 박막층

Description

반도체 광 소자, 반도체 광 소자의 제조 방법 및 광 모듈{OPTICAL SEMICONDUCTOR ELEMENT, METHOD OF MANUFACTURING OPTICAL SEMICONDUCTOR ELEMENT AND OPTICAL MODULE}

도 1은 플로팅형 회절 격자를 갖는 매립 헤테로형 반도체 레이저의 사시도.

도 2는 도 1의 도파로부에서의 단면도.

도 3은 플로팅형 회절 격자를 갖는 릿지 도파로형 반도체 레이저의 사시도.

도 4는 도 3의 도파로 옆의 홈 부분에서의 단면도.

도 5는 광 모듈 구성을 설명하는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

1 : InP 기판

2 : 하측 가이드층

4 : InGaAsP 다중 양자 웰 활성층

5 : InP 에칭 정지층

6 : InGaAsP층

8 : p형 InP 클래드층

9 : 컨택트층

<특허 문헌1> 일본 특개2004-179274호 공보

본 발명은, 광 통신 분야 등에 따른 반도체 광 소자, 반도체 광 소자의 제조 방법 및 광 모듈에 관한 것이다.

최근의 광 통신 시스템의 고속화, 고기능화에 수반하여, 그 광원으로서, 파장 안정성이 우수한 반도체 레이저가 필요하게 되어 있다. 통신용의 반도체 레이저는 단일 파장성이 우수한 분포 귀환형 반도체 레이저(DFB(Distributed Feed Back) 레이저)가 이용되고 있다.

DFB 레이저는 레이저 구조 내에 설치된 회절 격자에 의해 발진 파장을 규정하고 있기 때문에 단일 파장성이 우수하다. 매립 헤테로형 DFB 레이저는 결정 성장에 의해 레이저 발진을 위한 다층 구조를 형성한 후, 간섭 노광 장치와 웨트 에칭에 의해 주기적 단차를 갖는 회절 격자 패턴을 상측 가이드층 상에 형성한다. 이 단차를 매립하도록 P형 InP 클래드층과 컨택트층을 결정 성장한 후, 에칭 가공에 의해 광 도파로로 되는 메사 스트라이프를 형성하고, 반도체 메사 측면 및 선단 영역을 반절연성의 화합물 반도체로 매립함으로써 형성하였다. 이 구조에서는, 두께 수십 ㎚의 회절 격자층을 상측 가이드층 표면에 웨트 에칭에 의해 형성한다. 그러나, 웨트 에칭은 깊이 방향의 제어성이 나빠, 회절 격자의 두께의 변수인 광 출력, 임계값 전류, 슬롭 효율(광 출력 - 전류 곡선의 기울기) 등의 레이저 특성 열화가 요인으로 되었다.

회절 격자층의 깊이 제어성을 향상시키는 구조로서, 회절 격자층 아래에 에칭 정지층으로 되는 InP층을 갖는 플로팅형 회절 격자가 있다. 특허 문헌 1에는, 플로팅형 회절 격자의 구조로, 깊이 방향의 변동이 없고, 안정된 소자 특성을 얻을 수 있는 것이 기재되어 있다.

그러나, p형 InP 클래드층을 성장할 때, 회절 격자인 InGaAsP층과 에칭 정지층인 InP층에서 p형 도우펀트의 고체 용융 농도가 상이하다. 이 때문에, 특허 문헌 1에 기재된 구조에서는, 광 출력, 임계값 전류나 슬롭 효율 등의 소자 특성에 영향을 미치는 활성층 근방에의 도우펀트의 열 확산량이 회절 격자의 유무나 개구폭에 의존하기 쉽다고 하는 문제점이 있다. 이 결과, 특허 문헌 1에 기재된 반도체 광 소자도, 반도체 광 소자의 제조 수율을 내릴 수 있는 요인을 포함하고 있다.

반도체 광 소자를 InGaAsP층으로 구성되는 회절 격자와 p형 InP 클래드층 사이에, InGaAsP 박막층을 삽입하는 구조로 하였다. 이 구조에서는, 활성층 상의 전체 영역에 p형 도우펀트의 고체 용융 농도가 높은 확산 방지층이 존재하게 되고, p형 InP 클래드층 성장 시의 활성층 근방에의 도우펀트의 열 확산량이 회절 격자의 유무나 개구폭에 의존하지 않게 되어, 안정된 광 출력, 임계값 전류, 슬롭 효율을 얻을 수 있다.

이하 본 발명의 실시 형태에 대하여, 실시예를 이용하여 도면을 참조하면서 설명한다. 또한, 실질 동일한 부재에 대해서는 동일한 참조 번호를 붙이고, 반복된 설명을 생략한다.

<제1 실시예>

반도체 광 소자에 관한 제1 실시예를 도 1 및 도 2를 이용하여 설명한다. 여기서, 도 1은, 플로팅형 회절 격자를 구비한 매립 헤테로형 반도체 레이저의 사시도이며, 도 2는 도 1의 도파로부에서의 단면도이다.

도 1 및 도 2를 참조하면서, 반도체 광 소자(100)의 제조 프로세스를 설명한다. 우선, InP 기판(1)에 하측 가이드층(2), InGaAsP 다중 양자 웰 활성층(4), InGaAsP 상측 가이드층(3), InP 에칭 정지층(5), 회절 격자로 되는 InGaAsP층(6), InGaAsP층(6)의 보호층인 InP 캡층(도시 생략)의 순으로 다층 구조를 유기 금속 기상 성장법(M0CVD 법)에 의해 형성한다. 다음으로, InP 캡층을 제거한 후, 레지스트를 도포하고, 간섭 노광 장치에 의해 회절 격자층(6) 상에 약 200 ㎚ 주기의 레지스트 패턴을 형성한다. 이 레지스트 패턴을 마스크로 하여, 웨트 에칭에 의해 InGaAsP층(6)을 선택적으로 에칭하여 주기적 단차(회절 격자)를 형성한다. 이 때, 에칭은 회절 격자층(6)의 하부에 있는 InP 에칭 정지층(5)에 의해 정지한다. 이 때문에, 레이저의 발진 파장을 정하는 요인 중 하나인 회절 격자 Duty(회절 격자 간격/회절 격자 주기) 및 레이저 출력을 정하는 요인 중 하나인 격자 깊이의 제어가 용이하다.

이 후, 이 주기적 단차를 매립하도록 MOCVD 법에 의해, InGaAsP층(6)과 동일 조성의 InGaAsP 박막층(16)과 p형 InP 클래드층(8)과 컨택트층(9)을 에피택셜 성장한다.

에피택셜 성장 공정에서는, 기판 전체가 약 600 ℃ 가열되기 때문에, p형 InP 클래드층(8)으로부터의 도우펀트의 열 확산이 발생한다. 그러나, 활성층 상의 전체 영역에 도우펀트의 고체 용융 농도가 높은 InGaAsP층(3)이 존재하므로, 도우펀트의 열 확산량이 회절 격자의 유무나 개구폭에 의존하지 않는다. 이 결과, 안정된 광 출력, 임계값 전류, 슬롭 효율을 얻을 수 있다.

계속해서, 광 도파로로 되는 반도체 메사를 형성하기 때문에, CVD법으로 형성한 두께 300 ㎚의 SiO₂막(도시 생략)을 마스크로 하여, Br·메탄올을 에천트로 한 웨트 에칭에 의해, 활성층 폭 2 ㎛의 역 메사 형상으로 되는 메사 스트라이프 구조를 형성한다. 그 후, SiO₂를 제거하고, 이번에는 반대로 SiO₂막(도시 생략)을 반도체 메사 상에 형성한다. 이 SiO₂ 마스크로 한 선택 성장법에 의해, 반도체 메사의 양편(양측)에 대하여 Fe를 도우펀트로 한 반절연막(Fe-InP)(11)으로 매립 성장한다.

스트라이프 형상의 SiO₂막을 제거한 후, CVD법에 의해 두께 500 ㎚의 패시베이션막(12)을 기판 전체에 형성한다. 전류 주입 영역으로 되는 반도체 메사 상의 패시베이션막만, 포토리소그래피와 에칭에 의해 개구하고, EB 증착법에 의해 Ti/Pt/Au로 이루어지는 두께 1 ㎛ 정도의 p 측 전극(13)을 형성한다. 다음으로, 이온 밀링에 의해 p 측 전극(13)을 패터닝한 후, 기판 이면을 100 ㎛ 두께까지 연마 처리하고, n 측 전극(14) 형성, 반도체와 금속을 상호 확산시키는 전극 얼로이 의 공정을 거친다.

이들 공정을 거친 후, 소자 길이가 200 ㎛로 되도록 웨이퍼를 바 형상으로 벽개하고, 벽개면에 반사 보호막(15)(도 1의 ＼＼＼)을 형성한 후, 칩 형상으로 소자를 분리한다.

본 실시예의 반도체 광 소자는 25 ℃ 동작에 의해, 임계값 전류를 10 ㎃로부터 5.0 ㎃로 저감시킬 수 있었다. 또한, 슬롭 효율을 0.2 W/A로부터 0.33 W/A로 향상시킬 수 있었다. 또한, 최대 광 출력을 66% 향상시킬 수 있었다.

본 실시예의 반도체 광 소자는 결정 성장 공정에서의 도우펀트의 열 확산에 기인한 반도체 레이저의 제조 수율을 비약적으로 향상시킬 수 있었다.

여기서, 활성층 재료로서는, InGaAsP를 이용하였지만, InGaAlAs이어도 되고, 이들에 한정되지 않는다. 또한, 본 실시예에서는, 회절 격자 및 박막층에 InGaASP를 예를 들었지만, In_xGa_{(1 - x)} AS_yP_{(1 - y)}(0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 결정이어도 적용할 수 있는 것은 물론이다. 또한, 본 실시예에서는 매립 헤테로 구조로 하였지만, 릿지 도파로 구조에도 적용할 수 있다.

또한, 전술한 실시예에서는 반도체 레이저에서 설명하였지만, 전계 흡수형의 변조기를 집적한 EA/DFB(Electro Absorption/Distributed FeedBack) 레이저이어도 된다. 양자는 모두 반도체 광 소자이다.

InGaAsP 박막층(16)은 InGaAsP층(6)과 굴절율이 대강 동일하면 된다. 또한, InGaAsP 박막층(16)은 p형 InP 클래드층의 도우펀트가 상기 활성층의 방향으로 열 확산하는 것을 억제하는 확산 방지층이라고 할 수 있다. 전술한 변형예는, 본 명세서의 다른 실시예라도 적용할 수 있다.

<제2 실시예>

반도체 광 소자에 관한 제2 실시예를 도 3 및 도 4를 이용하여 설명한다. 여기서, 도 3은 플로팅형 회절 격자를 구비한 릿지 도파로형 반도체 레이저의 사시도이며, 도 4는 도 3의 도파로부 옆의 홈 부분에서의 단면도이다.

도 3 및 도 4를 참조하면서, 반도체 광 소자(200)의 제조 프로세스를 설명한다. 우선, 광 도파로를 형성하기 위해 InP 기판(1)에 n형 InAlAs층(17), InGaAlAs 다중 양자 웰 활성층(18), p형 InAlAs층(19), InP 에칭 정지층(5), 회절 격자층으로 되는 InGaAsP층(6), InGaAsP층(6)의 보호층인 InP 캡층(도시 생략)의 순으로 다층 구조를 유기 금속 기상 성장법(MOCVD 법)에 의해 형성한다. 다음으로, InP 캡층을 제거하고, 레지스트를 도포한 후, 간섭 노광 장치에 의해 InGaAsP층(6)의 도파로를 형성하는 부분 위에 약 200 ㎚ 주기의 레지스트 패턴을 형성한다. 이 레지스트 패턴을 마스크로 하여, 웨트 에칭에 의해 회절 격자층(6)을 선택적으로 에칭하여 주기적 단차를 형성한다.

그 후, 이 주기적 단차를 매립하도록 MOCVD 법에 의해, 회절 격자층과 굴절율이 거의 동일한 InGaAsP 박막층(16)과 p형 InP 클래드층(8)과 컨택트층(9)을 에피택셜 성장한다.

에피택셜 성장 공정에서는, 기판 전체가 약 600 ℃ 가열되기 때문에, p형 InP 클래드층(8)으로부터의 도우펀트의 열 확산이 발생한다. 그러나, 활성층 상의 전체 영역에 도우펀트의 고체 용융 농도가 높은 InGaAsP층(19)이 존재하므로, 도우펀트의 열 확산량이 회절 격자의 유무나 개구폭에 의존하지 않는다. 이 결과, 안정된 광 출력, 임계값 전류, 슬롭 효율을 얻을 수 있다.

CVD법으로 형성한 두께 300 ㎚의 SiO₂막(도시 생략)을 마스크로 하여, 컨택트층(9)을 스트라이프 폭 2.0 ㎛, 스트라이프 양편(양측)의 홈의 폭 1O ㎛의 스트라이프 구조로 가공한다.

다음으로, SiO₂막을 전체면 제거 후, 스트라이프 구조로 가공된 컨택트층(9)을 마스크로 하여, 염산과 인산의 혼합액에 의한 웨트 에칭을 이용하여 p형 InP 클래드층(8)을 선택 에칭하여, 역 메사 형상의 릿지 도파로를 형성한다.

InGaAsP 박막층(16)이 없는 경우에는, 역 메사 형상의 릿지 도파로를 형성할 때, p형 InP 클래드층(8)의 에칭은 InP 에칭 정지층(5)도 에칭하여, p형 InAlAs층(18)에서 정지한다. 이 때문에, 가공 프로세스 중에서, 결정 표면에 Al을 포함한 재료가 노출된다. 이 Al이 산화되고, 산화된 Al 표면을 통한 누설 전류 성분이 발생하여, 임계값 전류를 증가시키는 요인으로 되었다. 이것에 대하여, 본 실시예에서는, p형 InP 클래드층(8)의 에칭은 InGaAsP 박막층(16)에서 정지하기 때문에, 그 하방에 위치하는 p형 InAlAs층(19)은 제조 프로세스 중에 노출되지 않아, 산화되지 않는다. 이 때문에 저임계값 전류의 저감 및 고 슬롭 효율화를 실현할 수 있다.

계속해서, CVD법에 의해 두께 500 ㎚의 SiO₂ 패시베이션막(12)을 기판 전체에 형성한다. 전류 주입 영역으로 되는 반도체 메사 상의 패시베이션막만, 포토리 소그래피와 에칭에 의해 개구하고, EB 증착법에 의해 Ti/Pt/Au로 이루어지는 두께 1 ㎛ 정도의 p측 전극(13)을 형성한다. 다음으로, 이온 밀링에 의해 p측 전극(13)을 패터닝(도시 생략)한 후, 기판 이면을 100 ㎛ 두께까지 연마 처리하고, n 측 전극(14) 형성, 전극 얼로이 등의 공정을 거친다.

이들 공정을 거친 후, 소자 길이가 200 ㎛로 되도록 웨이퍼를 바 형상으로 벽개하고, 벽개면에 반사 보호막(15)을 형성한 후, 칩 형상으로 소자를 분리한다.

본 실시예의 반도체 레이저는 고온에서의 레이저 특성이 양호한 Al계 릿지형 구조이므로, 85 ℃라고 하는 고온 동작에 의해, 임계값 전류를 22 ㎃로부터 16 ㎃로 저감할 수 있었다. 또한, 슬롭 효율을 0.15 W/A로부터 0.2 W/A로 향상시킬 수 있었다. 또한, 최대 광 출력을 66% 향상시킬 수 있었다.

본 실시예에 의거하면, 반도체 레이저의 저임계값 전류화 및 고 슬롭 효율화를 실현할 수 있어, 고품질의 반도체 광 소자를 고수율로 제작할 수 있었다.

또한, 활성층은 InGaAsP이어도 되고, 다른 재료이어도 된다. InGaAsP 박막층(16)은 확산 방지층이기도 하고, 에칭 정지층이기도 하다.

<제3 실시예>

광 모듈에 관한 제3 실시예에 대하여, 도 5를 이용하여 설명한다. 여기서, 도 5는 광 모듈의 구성을 설명하는 블록도이다.

도 5에서, 광 모듈(300)은 홈부를 형성한 실리콘 기판(23)의 홈부에 광 파이버(22)를 장착하고, 광 파이버(22)에 조심(調芯)하도록 반도체 레이저(200)가 실리콘 기판(23)에 장착되어 있다. 또한, 도파로 수광 소자(21)는 반도체 레이저의 후 방광을 모니터하도록, 실리콘 기판(23)에 실장되어 있다. 반도체 레이저(200)와 도파로 수광 소자(21)는 각각 본딩 와이어(24)에 의해 실리콘 기판(23)에 설치한 단자(25, 26)에 접속되고, 단자(25, 26)는 도시하지 않은 외부 단자에 접속된다.

광 모듈(300)은, 도시하지 않은 케이싱을 포함한다. 개체는 광 파이버의 입력단과 실리콘 기판(23)에 실장된 광 부품을 수용한다.

본 실시예의 광 모듈은 고온에서의 레이저 특성이 양호한 Al계 릿지형 구조이므로, 85 ℃라고 하는 고온 동작에 의해, 임계값 전류를 22 ㎃로부터 16 ㎃로 저감할 수 있었다. 또한, 슬롭 효율을 0.15 W/A로부터 0.2 W/A로 향상시킬 수 있었다. 또한, 최대광 출력을 66% 향상시킬 수 있었다.

본 실시예의 광 모듈은, 반도체 레이저가 고수율이므로 염가로 제작할 수 있었다.

또한, 본 실시예에서 반도체 레이저는 제2 실시예의 반도체 레이저(200) 대신에, 제1 실시예의 반도체 레이저(100)이어도 된다. 이 경우, 광 모듈은 25 ℃ 동작에 의해, 임계값 전류를 10 ㎃로부터 5.0 ㎃로 저감할 수 있다. 또한, 슬롭 효율을 0.2 W/A로부터 0.33 W/A로 향상시킬 수 있다. 또한, 최대 광 출력을 66% 향상시킬 수 있다.

본 발명에 따르면, 결정 성장 공정에서의 도우펀트의 열 확산에 기인한 반도체 광 소자의 레이저 특성 및 제조 수율을 비약적으로 향상시킬 수 있다.

이상, 본 발명에 따르면, 반도체 광 소자를 InGaAsP층으로 구성되는 회절 격 자와 p형 InP 클래드층 사이에 InGaAsP 박막층을 삽입하는 구조로 하였다. 이 구조에서는, 활성층 상의 전체 영역에 p형 도우펀트의 고체 용융 농도가 높은 확산 방지층이 존재하게 되고, p형 InP 클래드층 성장 시의 활성층 근방에의 도우펀트의 열 확산량이 회절 격자의 유무나 개구폭에 의존하지 않게 되어, 안정된 광 출력, 임계값 전류, 슬롭 효율을 얻을 수 있다.

Claims

InP 기판에 형성된 하측 가이드층과, 활성층과, 상측 가이드층과, 회절 격자층의 에칭 정지층과, 상기 회절 격자층을 패터닝한 회절 격자와, p형 클래드층으로 이루어지는 반도체 광 소자로서,

상기 회절 격자와 상기 p형 클래드층 사이에 상기 p형 클래드층의 도우펀트가 상기 활성층의 방향으로 열 확산하는 것을 억제하는 확산 방지층을 갖는 반도체 광 소자.
InP 기판에 형성된 하측 가이드층과, 활성층과, 상측 가이드층과, 회절 격자층의 에칭 정지층과, 상기 회절 격자층을 패터닝한 회절 격자와, p형 클래드층으로 이루어지는 반도체 광 소자로서,

상기 회절 격자와 상기 p형 클래드층 사이에 상기 회절 격자층과 조성이 동일한 박막층을 갖는 반도체 광 소자.
제1항 또는 제2항에 있어서,

상기 활성층은 InGaAsP 또는 InGaAlAs인 반도체 광 소자.
제1항 또는 제2항에 있어서,

상기 회절 격자층은 In_xGa_{(1 - x)} As_yP_{(1 - y)}(단, 0 ≤ x ≤ 1, 0 ≤ y ≤ 1)인 반도체 광 소자.
InP 기판에 형성된 n형 InAlAs 하측 가이드층과, InGaAlAs 활성층과, p형 InAlAs 상측 가이드층과, InGaAsP 회절 격자층의 InP 에칭 정지층과, 상기 회절 격자층을 패터닝한 회절 격자와, InGaAsP 박막층과, p형 InP 클래드층으로 이루어지는 반도체 광 소자로서,

상기 p형 InP 클래드층은 상기 InGaAsP 박막층까지 에칭된 릿지형 도파로를 갖는 반도체 광 소자.
InP 기판에 형성된 하측 가이드층과, 활성층과, 상측 가이드층과, 회절 격자층의 에칭 정지층과, 상기 회절 격자층을 패터닝한 회절 격자와, p형 클래드층을 갖고, 상기 회절 격자와 상기 p형 클래드층 사이에 상기 p형 클래드층의 도우펀트가 상기 활성층의 방향으로 열 확산하는 것을 억제하는 확산 방지층을 갖는 반도체 광 소자와,

상기 반도체 광 소자로부터의 광을 전송하는 광 파이버와,

상기 반도체 광 소자와, 상기 광 파이버의 일단을 수용하는 케이싱

으로 구성되는 광 모듈.
InP 기판에, 하측 가이드층과 활성층과 상측 가이드층과 InP 에칭 정지층과 회절 격자층을 성장하는 스텝과,

도파로의 형성부의 상기 회절 격자층에 회절 격자를 가공하는 스텝과,

상기 회절 격자 상에, p형 InP 클래드층의 도우펀트가 상기 활성층의 방향으로 열 확산하는 것을 억제하는 확산 방지층과, 상기 p형 InP 클래드층을 성장하는 스텝

을 포함하는 반도체 광 소자의 제조 방법.
제7항에 있어서,

상기 도파로의 양측의 상기 p형 InP 클래드층을, 상기 확산 방지층까지 에칭하는 스텝을 더 포함하는 반도체 광 소자의 제조 방법.
InP 기판에, InAlAs 하측 가이드층과 InGaAlAs 활성층과 InAlAs 상측 가이드층과 InP 에칭 정지층과 회절 격자층을 성장하는 스텝과,

도파로의 형성부의 상기 회절 격자층에 회절 격자를 가공하는 스텝과,

상기 회절 격자 상에, p형 InP 클래드층의 도우펀트가 상기 활성층의 방향으로 열 확산하는 것을 억제하는 확산 방지층과, 상기 p형 InP 클래드층을 성장하는 스텝과,

상기 도파로의 양측의 상기 p형 InP 클래드층을, 상기 확산 방지층까지 에칭하는 스텝

을 포함하는 반도체 광 소자의 제조 방법.