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KR100745598B1 - 반도체 기판 및 그의 제조 방법 - Google Patents

반도체 기판 및 그의 제조 방법 Download PDF

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KR100745598B1
KR100745598B1 KR1020050033950A KR20050033950A KR100745598B1 KR 100745598 B1 KR100745598 B1 KR 100745598B1 KR 1020050033950 A KR1020050033950 A KR 1020050033950A KR 20050033950 A KR20050033950 A KR 20050033950A KR 100745598 B1 KR100745598 B1 KR 100745598B1
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안드레아스 후베르
라인홀트 발리히
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실트로닉 아게
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Abstract

본 발명은 캐리어 웨이퍼(2) 및 상기 캐리어 웨이퍼(2)의 일 측면 상에 단결정 반도체 물질로 이루어진 층(8)을 포함하는 반도체 기판을 제조하는 방법에 있어서, a) 단결정 반도체 물질로 이루어진 공여체 웨이퍼(donor wafer)(1)의 표면에 리세스(recess)(3)를 가진 층을 제조하는 단계; b) 상기 리세스(3)를 가진 공여체 웨이퍼(1)의 층을 상기 캐리어 웨이퍼(2)에 결합시키는 단계; c) 상기 캐리어 웨이퍼(2)와 상기 공여체 웨이퍼(1) 사이의 계면(4)에서 상기 리세스(3)를 밀폐하기 위해 열처리하여, 상기 공여체 웨이퍼(1) 내에 캐비티(6)의 층을 형성하는 단계; 및
d) 상기 캐비티(6)의 층을 따라 상기 공여체 웨이퍼(1)를 분할하여, 상기 캐리어 웨이퍼(2) 상에 반도체 물질로 이루어진 층(8)이 잔류하도록 하는 단계를 순차적으로 포함하는 반도체 기판의 제조 방법에 관한 것이다.
본 발명은 또한 캐리어 웨이퍼(2) 및 단결정 반도체 물질로 이루어진 층(8)을 포함하고, 상기 층(8)은 100nm 이하의 두께를 가지며, 5% 이하의 층 두께 균일성 및 0.02/㎠ 이하의 HF 결함 밀도(defect density)를 가진 것을 특징으로 하는 반도체 기판에 관한 것이다.
반도체 기판, 공여체 웨이퍼, 캐리어 웨이퍼, 단결정 반도체 물질층, 리세스

Description

반도체 기판 및 그의 제조 방법{SEMICONDUCTOR SUBSTRATE AND PROCESS FOR PRODUCING IT}
도 1 내지 도 5는 본 발명에 따른, 반도체 물질의 박층을 공여체 웨이퍼로부터 캐리어 웨이퍼로 전사하는 방법을 도식화하여 예시하는 도면이다.
도 6 내지 도 10은 본 발명에 따른, 반도체 물질의 박층을 공여체 웨이퍼로부터 캐리어 웨이퍼로 전사하는 방법을 도식화하여 예시하는 도면으로서, 여기서 캐리어 웨이퍼는 그 일면에 공여체 웨이퍼의 리세스(recess) 함유층이 결합된 부가적인 층을 가진다.
본 발명은 캐리어 웨이퍼 및 단결정 반도체 물질로 이루어진 층을 포함하는 반도체 기판, 상기 반도체 기판의 제조 방법, 및 상기 제조 방법에서 형성되는 중간 산물에 관한 것이다.
종래 기술에는 전자 부품 제조용 예비 제품으로서 전기 절연성 물질 상에 반도체 박층을 포함하는 웨이퍼가 공지되어 있다. 대안적으로, 반도체 박층이 전기 절연층에 의해 동일한 반도체 물질로 이루어진 기판으로부터 분리되어 있을 수 있 다. 상기 박층의 반도체 물질이 실리콘일 경우, 웨이퍼는 SOI(silicon on insulator) 웨이퍼로 알려져 있다.
또한 이러한 형태의 웨이퍼를 제조하는 여러 가지 방법이 공지되어 있다. 대부분의 공지된 방법에서, 예를 들면 캐비티(cavity)를 가진 층과 같은 분리층은 반도체 웨이퍼(공여체 웨이퍼(donor wafer)로 알려짐)의 표면 바로 밑에 형성된다. 이 방식으로 제조된 공여체 웨이퍼는 제2 웨이퍼인 캐리어 웨이퍼(carrier wafer)에 결합된다. 다음에, 공여체 웨이퍼는 분리층을 따라 분할된다. 이것이 공여체 웨이퍼의 층을 캐리어 웨이퍼에 전사한다.
특허문헌 WO 03/003430A2는 반도체 웨이퍼의 박층이 공여체 웨이퍼로부터 캐리어 웨이퍼로 전사되는 방법을 개시한다. 먼저, 전사하고자 하는 공여체 웨이퍼 측에 소정의 기하학 구조의 주기적으로 형성된 리세스의 패턴을 만든다. 이어서, 이들 리세스를 열처리에 의해 표면에서 밀폐하여 반도체 물질의 표면에 있는 연속된 층 밑에 주기적으로 형성된 캐비티를 가진 층을 형성한다. 이와 같이 하여 제조된 공여체 웨이퍼를 캐리어 웨이퍼에 결합한다. 다음에, 예를 들면 추가 열처리에 의해, 캐비티를 가진 층을 따라 공여체 웨이퍼를 분할한다.
전술한 방법은 단계가 많기 때문에 상대적으로 복잡하다. 또한, 종래 기술에 따른 방법은 전사하고자 원하는 것 만큼 얇은 층을 얻을 수 없는데, 그것은 리세스를 생성하는 데 이용하는 리소그래피에 의해 층의 두께가 제한되기 때문이다. 예를 들면 10nm 미만의 두께를 가진 매우 얇은 층을 얻으려면, 예를 들면 두께가 50nm인 두꺼운 층이 캐리어 웨이퍼에 전사되어야 하고, 이어서 층 두께를 WO 03/003430A2에 기재된 바와 같은 적합한 방법으로 감소시켜야 한다. 예를 들자면, 평균 두께가 100nm이고 평균 두께를 기준으로 표준편차가 5%인 층을 전사할 수 있다. 이것은 표면적의 32% 이하가 평균 층 두께로부터 5%(즉 5nm) 이상의 편차를 가지며 표면적의 0.5%는 15%(즉 15nm)까지의 편차를 가진다는 것을 의미한다. 전사된 층의 두께가 이어서 15nm로 감소될 경우, 전사 및 분리 후에 존재하는 5%의 표준편차는, 통계적으로 볼 때 전사된 반도체 물질의 층이 약 0.15%의 표면적에 걸쳐 완전히 제거되는 결과를 가져온다. 따라서, 직경이 300mm이고 표면적이 707㎠인 웨이퍼의 경우, 반도체 물질의 층은 약 1㎠의 표면적에 걸쳐 완전히 제거된다. 이 영역은 HF 결함(defect)으로서 검출될 수 있다. 전사된 반도체층의 두께가 전술한 방식으로 지나치게 감소될 경우, 전사 및 분리 후에 존재하는 층 두께의 균질성은 두께 감소 후 HF 결함 밀도에 대해 직접적인 영향을 미친다. 이에 더하여, 두께 감소를 위해 이용한 종래의 방법은 절대적 층 두께 균질성에 악영향을 미칠 수 있으며, 결국 매우 얇은 최종 두께에서 HF 결함 밀도는 더욱 상승한다.
따라서, 본 발명의 목적은 초박막 반도체층과 아울러 매우 낮은 HF 결함 밀도를 가진 층 구조물을 제공하는 것이다.
본 발명의 목적은, 캐리어 웨이퍼 및 상기 캐리어 웨이퍼의 일면 상에 단결정 반도체 물질로 이루어진 층을 포함하는 반도체 기판을 제조하는 방법에 있어서,
a) 단결정 반도체 물질로 이루어진 공여체 웨이퍼의 표면에 리세스를 가진 층을 제조하는 단계;
b) 상기 리세스를 가진 공여체 웨이퍼의 층을 상기 캐리어 웨이퍼에 결합시키는 단계;
c) 상기 캐리어 웨이퍼와 상기 공여체 웨이퍼 사이의 계면에서 상기 리세스를 밀폐하기 위해, 열처리하여 상기 공여체 웨이퍼 내에 캐비티의 층을 형성하는 단계; 및
d) 상기 캐비티의 층을 따라 상기 공여체 웨이퍼를 분할하여, 상기 캐리어 웨이퍼 상에 반도체 물질로 이루어진 층을 잔류시키는 단계
를 순차적으로 포함하는 반도체 기판의 제조 방법에 의해 달성된다.
이하에서 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명에 따르면, 먼저 단계 a)(도 1 및 도 6)에서, 원하는 반도체 물질로 이루어진 공여체 웨이퍼(1)를 일면 상에 리세스(3)가 형성되어 있는 층으로 준비한다. 상기 리세스(3)의 형태는 규칙적일 수도 있고 불규칙적일 수도 있다. 상기 리세스는, 예를 들면, 리소그래피 및 트렌치 에칭(trench etching)(예로서 WO 03/003430A2 참조) 또는 애노드 에칭(anodic etching)(예로서 EP553852B1 참조)에 의해 생성될 수 있다.
다음에, 단계 b)(도 2 및 도 7)에서, 리세스(3)를 가진 층이 2개의 결합된 층 사이에 위치하도록 공여체 웨이퍼(1)가 캐리어 웨이퍼(2)에 결합된다. 따라서, 본 발명에 따른 방법에서, 종래 기술과 달리 리세스(3)를 가진 층이 캐리어 웨이퍼(2)에 직접 결합된다. 도 6 내지 도 10에 예시된 바와 같이, 캐리어 웨이퍼(2)가 추가 층(9)을 가질 경우, 공여체 웨이퍼(1)는 상기 추가 층(9)에 결합된다. 캐리어 웨이퍼(2)가 반도체 웨이퍼인 경우, 상기 추가 층(9)은, 예를 들면, 반도체 물질의 산화물과 같은 절연층일 수 있다. 이 경우, 공여체 웨이퍼(1)가 실리콘 에이퍼라면, 본 발명에 따른 방법으로 SOI 웨이퍼를 제조할 수 있다.
단계 c)(도 3, 4 및 도 8, 9)에서, 결합된 웨이퍼를 적당한 온도에서 열처리한다. 열처리 온도는 공여체 웨이퍼(1)를 구성하는 물질에 좌우된다. 상기 온도는 공여체 웨이퍼(1)의 원자가 표면(4)에서 충분한 이동도(mobility)를 가질 수 있도록 하는 충분히 높은 온도라야 한다. 공여체 웨이퍼(1)가 실리콘으로 이루어진 경우, 열처리는 500℃와 실리콘의 융점 사이의 온도 범위에서 수행되는 것이 바람직하다. 특히 900℃∼1100℃ 범위에서의 열처리가 바람직하다. 상기 열처리는, 예를 들면, 수소 함유 분위기에서 수행될 수 있다. 필요할 경우, 열처리는 결합된 웨이퍼들 사이의 계면(4)에서의 결합력을 강화시킨다. 그러나, 우선적으로 공여체 웨이퍼(1)와 캐리어 웨이퍼(2) 사이의 계면에 있는 리세스(3)가 반도체 물질의 원자의 표면 확산에 의해 밀폐됨으로써, 완전히 공여체 웨이퍼(1) 내에 위치하여, 캐리어 웨이퍼(2) 또는 캐리어 웨이퍼(2)의 추가 층(9)에 직접 접촉되어 있지 않은, 밀폐된 캐비티(6)를 형성한다. 열처리에 의해 일어나는 표면 확산으로 인해, 리세스(3)는 계면(4) 부위에서 점점 좁아지고 마침내 밀폐되어 캐비티(6)를 형성한다. 리세스(3) 또는 캐비티(6)의 형상은 이 단계가 진행되는 동안 실질적으로 동일한 상태를 유지한다. 따라서, 열처리 공정중에 공여체 웨이퍼(1)의 반도체 물질로 이루어진 연속층(7)이 계면(4)에 형성된다.
열처리 후, 결합된 웨이퍼는 다음과 같은 구조를 가진다: 캐리어 웨이퍼(2)(또는 추가 층(9))에 이어서 얇고 연속적인 반도체 물질의 단결정층(7)이 있고, 다음으로 캐비티(6)를 포함하는 잔류층에 이어서 공여체 웨이퍼의 잔부(remainder)(5)가 존재한다.
이어서, 단계 d)(도 5 및 도 10)에서, 상기 구조는 캐비티(6)를 포함하는 잔류층을 따라 분할되어 캐리어 웨이퍼(2) 상에 반도체 물질의 박층(8)만이 잔류하게 된다. 분할 공정은, 예를 들면 가스 분사, 액체 분사, 쐐기(wedge), 또는 굴곡 로딩(flexural loading)이나 그 밖의 적합한 방법에 의해 기계적 힘의 작용 하에 수행될 수 있고, 이들 방법은 조합하여 이용할 수도 있다.
그러나, 상기 분할 단계를 추가 열처리를 이용하여 구현하는 것이 바람직하다. 단계 c)에서 표면이 밀폐된 직후, 즉 수개의 원자층 두께를 가진 연속적인 박층(7)이 형성된 직후, 에너지의 최소화를 위해 캐비티(6)는 내부 표면적을 감소시키기 시작하고, 그에 따라 구 형상을 지향한다. 캐비티(6)의 폭이 넓어짐에 따라 캐비티는 서로 결합되어 마침내 얇은 단결정층(7, 8)이 공여체 웨이퍼의 잔부(5)로부터 분리된다. 이러한 추가 열처리를 위한 조건은 단계 c)에서와 동일한 표면 확산 메커니즘이 이용되기 때문에 단계 c)에서 이용한 조건에 대응하는 것이 바람직하다.
본 발명은 또한, 캐리어 웨이퍼(2) 및 단결정 반도체 물질로 이루어진 공여체 웨이퍼(1)를 포함하고, 상기 공여체 웨이퍼(1)는 표면에 리세스(3)를 가진 층을 통해 상기 캐리어 웨이퍼(2)에 결합되는 것을 특징으로 하는 반도체 기판에 관한 것이다.
상기 반도체 기판은 본 발명에 따른 단계 b), 즉 리세스(3)를 가진 공여체 웨이퍼(1)의 층이 캐리어 웨이퍼(2)에 결합될 때, 중간 산물로서 형성된다. 상기 반도체 기판은 순차적인 복수개의 층을 포함하고, 밀폐된 캐비티를 포함하는 층이 연하여 존재하는, 바람직하게 평면형인 내측 계면(4)을 특징으로 한다. 이들 캐비티는 일 측면에서 내측 계면(4)과 접촉되도록 배열되어 있고, 따라서 캐비티의 벽은 계면(4)에 의해 분리되어 있는 두 가지 물질로 이루어진다.
본 발명은 또한, 캐리어 웨이퍼(2) 및 단결정 반도체 물질로 이루어진 층(8)을 포함하고, 상기 층(8)은 100nm 이하의 두께를 가지며, 5% 이하의 층 두께 균일성 및 0.02/㎠ 이하의 HF 결함 밀도를 가진 것을 특징으로 하는 반도체 기판에 관한 것이다.
특히, 본 발명은 이 형태의 반도체 기판으로서, 단결정 반도체 물질로 이루어지고 더 얇은 두께, 보다 구체적으로는 80nm 이하, 바람직하게는 50nm 이하, 특히 바람직하게는 20nm 이하의 두께를 가지며, 전술한 바와 같은 성질을 가진 층(8)을 포함하는 반도체 기판에 관한 것이다.
이 측면에서, "층 두께 균일성"이라 함은 6 시그마 값, 즉 표준편차의 6배와 같다.
본 발명에 따른 방법에 의해 제조할 수 있는 본 발명의 반도체 기판은, 반도체 물질로 이루어지고 층 두께 균일성이 양호하며 HF 결함 밀도가 매우 낮은, 박층(8)을 특징으로 한다. 본 발명에 따른 반도체 기판의 최대 HF 결함 밀도는 WO 03/003430A2에서 얻어지는 값인 0.1/㎠의 20%에 불과하다. 이와 같이 결함 밀도가 매우 낮음으로써, 부품 제조 시 높은 수율을 얻을 수 있고, 양호한 층 두께의 균일성에 따라, 예를 들면 임계 전압과 같은 트랜지스터 성질이 양호하고 균질하다. 따라서, 본 발명의 반도체 기판은 까다로운 전자 부품의 제조에 매우 적합하다.
리세스를 가진 표면을 캐리어 웨이퍼에 결합함과 아울러 표면 확산을 활용하고 표면 에너지를 최소화함으로써 표면적 자체를 최소화하고자 도모하는 것은 완전히 새로운 접근방법이다. SOI 웨이퍼 제조를 위한 공지된 방법에서와는 달리, 본 발명의 기술에서 캐리어 웨이퍼에 결합하는 것은, 미리 정의된 일정한 두께를 가진 단결정층이 아니다. 본 발명에 따른 방법에서, 밀폐층은 캐리어 웨이퍼에 결합시키는 단계 이후에만 형성된다.
본 발명은 WO 03/003430A2에 비해 적은 수의 공정 단계를 가진 비교적 간단한 방법을 제공한다. 공정 절차가 더 간단하다는 것은 또한 보다 경제적이고 제어가 더 간단하며, 그에 따라 결함 발생원이 더 적다는 것을 의미한다.
WO 03/003430A2에 기재된 방법에 의하면, 전사되는 층이 리소그래피에 의해 제한되기 때문에 50nm보다 별로 얇지 않은 두께를 가진 층이 전사될 수 있다. 본 발명에 따른 방법에서는, 캐리어 웨이퍼에 직접 결합되고 리세스가 형성된 표면 영역에 있는 원자가, 캐리어 웨이퍼에 결합되어 있음으로 인해 각각의 위치에 고정되며 그에 따라 표면 확산에 이용될 수 없기 때문에, 현저히 얇은 층이 전사될 수 있다. 이와 대조적으로, 리세스의 측벽 및 저면으로부터의 원자는 캐리어 웨이퍼 방향으로 리세스 표면을 따라 확산될 수 있다. 그 결과, 리세스의 앞선 개구부들은 캐리어 웨이퍼와의 계면에서 밀폐된다. 추가 열처리를 행하는 동안, 새로 형성된 기다란 캐비티는 최소 에너지 상태, 즉 구 형태를 취하려고 한다. 기다란 리세스의 배열 및 크기에 의해 분리 후의 두께를 수 나노미터의 두께로부터 수 마이크로미터의 두께로 바로 설정할 수 있다. 리세스의 작은 직경 및 리세스간의 짧은 거리는 전사된 층의 두께를 얇게 하는 반면, 큰 직경과 긴 거리는 층 두께를 두껍게 한다.
WO 03/003430A2에 기재된 방법에서는 대조적으로, 리세스의 개구부들 사이의 부분, 즉 본 발명에 따른 캐리어 웨이퍼에 바로 결합된 표면 상에 있는 원자가 자유롭게 이동할 수 있으므로 표면 확산에 이용될 수 있다. 그 결과, WO 03/003430A2에서, 리세스와 표면 사이의 에지도 둥글게 될 수 있고, 그것은 캐비티가 표면에서 정확히 밀폐되지 않고 일정한 깊이에서 밀폐됨을 의미한다. 따라서, 리세스가 밀폐될 때, 그로부터 형성된 캐비티 위에 얕은 "함몰부(depression)"가 형성되며, 이들 함몰부는 공정이 진행되는 동안 다시 물질로 채워져서, 층 두께의 증가로 이어진다.
본 발명의 방법에 의해 매우 얇은 층을 전사할 수 있으므로, 층 두께를 감소시키기 위한 재가공 단계는 완전히 또는 부분적으로 배제할 수 있다. 그러므로, 층 두께의 균일성(즉, 층 두께의 표준편차의 6배)는 실질적으로 리세스 직경의 균질성에만 의존하며, 따라서 5% 이하의 범위 내이다.
HF 결함 밀도는 층 두께 균질성에 의해 크게 영향을 받으며, 특히, 예를 들면 10nm 이하의 두께를 가진 매우 얇은 층의 경우에 그러하다. 전술한 바와 같이, 특히 이것은 두꺼운 층을 전사한 다음 층 두께를 감소시키는 경우에 해당된다. 본 발명에 의하면 매우 얇은 층을 전사할 수 있기 때문에, 후속하여 층 두께를 감소시키는 것은 일반적으로 필요하지 않다. 또한, 전사된 층이 매우 양호한 층 두께 균질성을 가지기 때문에, 본 발명에 따른 기판에서의 HF 결함 밀도는 0.02/㎠ 이하로 매우 낮다.
반도체 물질에 대해 충분한 표면 확산을 얻을 수 있다면, 본 발명에 따른 방법은 단결정 반도체층을 임의의 원하는 캐리어 웨이퍼에 전사하는 데 적합하다. 단계 b)에서 두 웨이퍼를 결합하기에 앞서, 두께가 수개의 원자층에 불과한 다결정층 또는 비정질층을 캐리어 웨이퍼(2)에 적층함으로써 상기 전사를 보조할 수 있다. 이 층은 전사시킬 반도체 물질과 동일한 물질로 이루어지거나, 또는 전사시킬 물질의 성분을 적어도 함유한다. 다결정층 또는 비정질층은, 예를 들면, 화학 증착법(CVD)에 의해 적층된다.
본 발명에 따른 방법은 하기와 같은 광범위한 제품의 제조에 적합하다:
A) 단결정 실리콘 웨이퍼인 공여체 웨이퍼(1) 및 유리 또는 사파이어와 같은 전기 절연성 물질로 이루어진 웨이퍼인 캐리어 웨이퍼(2)에 의해 SOI 기판이 제조된다. 캐리어 웨이퍼(2)는 또한, 실리콘 산화물층과 같은 전기 절연층(9)(도 6 내지 도 10 참조)을 표면 상에 운반하는 다결정 실리콘 웨이퍼 또는 바람직하게는 단결정 실리콘 웨이퍼 등의 반도체 웨이퍼일 수 있다.
B) 공여체 웨이퍼(1)로서 단결정 게르마늄 웨이퍼를 사용하는 것 이외에는 SOI 기판(상기 A)항)과 정확히 동일한 방법으로 제조된다.
C) 실리콘 카바이드로 이루어진 단결정 웨이퍼인 공여체 웨이퍼(1)를 이용함으로써 원하는 임의의 기판 상에 실리콘 카바이드층이 제조된다.
D) 조성이 SixGe1 -x(0＜x＜1)인 단결정 실리콘-게르마늄층을 적어도 일면 상에 운반하는 실리콘 웨이퍼인 공여체 웨이퍼(1)를 이용함으로써 SGOI(silicon-germanium on insulator) 기판이 제조된다. 캐리어 웨이퍼(2)는 전기 절연성 물질로 이루어지거나, 또는, 예를 들면, 실리콘 산화물층과 같은 전기 절연층(9)(도 6 내지 도 10 참조)을 표면 상에 운반하는 다결정 실리콘 웨이퍼 또는 바람직하게는 단결정 실리콘 웨이퍼 등의 반도체 웨이퍼일 수 있다. 본 발명에 따른 단계 a) 내지 d)를 수행한 후, 추가로 SGOI 기판 상에 얇은 변형 실리콘층(strained silicon layer)을 적층할 수 있다.
E) sSOI(strained silicon on insulator) 기판을 제조하려면, 먼저 조성이 SixGe1-x(0＜x＜1)인 단결정, 무응력(stress-free) 실리콘-게르마늄층을 실리콘 웨이퍼 상에 적층한다. 다음에, 얇은 변형 실리콘층을 실리콘-게르마늄층에 적층하고, 이어서 단계 a)에서 리소그래피 및 트렌치 에칭 또는 애노드 에칭에 의해 변형 실리콘층 내에 리세스(3)를 형성한다. 이 방식으로 제조된 공여체 웨이퍼(1)를 단계 b)에서 캐리어 웨이퍼(2)의 전기 절연층(9)(예를 들면 실리콘 웨이퍼의 산화된 표면)에 결합한다. 결합된 웨이퍼를 이어서 본 발명에 따른 방법의 단계 c) 및 d)에 기재된 바와 같이 처리한다.
실시예 1
본 실시예는 도 6∼10과 관련된 것이다. 실리콘 웨이퍼(1)의 표면에 종래 기술에 따라 리소그래피 및 이온 빔 에칭법에 의해 원형 단면을 가진, 일정한 주기의 규칙적인 리세스(3)를 형성했다. 리세스의 깊이는 3.5㎛, 직경은 0.4㎛, 리세스 중심간의 거리는 0.8㎛였다. 추가 단계에서, 리세스가 형성된 실리콘 표면을 실리콘 산화물층(9)을 운반하는 실리콘 웨이퍼(2)에 결합(접합)시켰다. 이를 위해 시중에서 입수할 수 있는 접합제를 사용했다. 서로 결합된 웨이퍼를 1100℃ 이하의 온도에서 총 10시간에 걸쳐 열처리했다. 상기 열처리는 아르곤 분위기에서 0.1 MPa의 압력 하에 수행되었다. 이 열처리는 두 웨이퍼 사이의 결합 강도를 증가시키는 동시에, 다른 한편으로는 실리콘 웨이퍼(2) 상의 실리콘 산화물층(9)과의 계면(4)에서 리세스(3)를 밀폐시킴으로써 얇은 단결정 실리콘층(7)이 형성되도록 했다. 열처리가 진행됨에 따라, 새로 형성된 캐비티(6)가 서로 용융됨으로써, 새로 형성된 실리콘층(8)과 앞서 리세스가 제공된 실리콘 웨이퍼의 잔부(5) 사이에 연속적인 캐비티가 형성되었다. 이어서 얇은 단결정 실리콘층(8)은 상기 산화물층(9)에만 결합되었다.
실시예 2
실리콘-게르마늄(두께가 약 4㎛인 실리콘-게르마늄층)으로 코팅된 종래의 실리콘 웨이퍼 표면에 종래 기술에 따른 리소그래피 및 이온 빔 에칭법에 의해 단면이 원형인 일정한 주기의 규칙적인 리세스를 형성했다. 리세스의 깊이는 3.5㎛, 직경은 0.4㎛, 리세스 중심간의 거리는 0.8㎛였다. 추가 단계에서, 상기 리세스가 형성된 실리콘-게르마늄 표면을 산화된 표면을 가진 실리콘 웨이퍼에 결합(접합)시 켰다. 이를 위해 시중에서 입수할 수 있는 접합제를 사용했다. 서로 결합된 상기 한 쌍의 웨이퍼를 1100℃ 이하의 온도에서 총 10시간에 걸쳐 열처리했다. 압력은 0.1 MPa였고, 선택된 분위기 가스는 Ar였다. 이 열처리는 두 웨이퍼 사이의 결합 강도를 증가시키는 동시에, 다른 한편으로는 산화된 실리콘 웨이퍼와의 계면에서 리세스를 밀폐시킴으로써 얇은 단결정 실리콘-게르마늄층이 형성되도록 했다. 열처리가 진행됨에 따라, 새로 형성된 캐비티가 서로 용융됨으로써, 새로 형성된 실리콘-게르마늄층과 앞서 리세스가 제공된 실리콘 웨이퍼 사이에 연속적인 캐비티가 형성되었다. 이어서 얇은 단결정 실리콘-게르마늄층을 산화물층에만 결합하여 SGOI 기판을 얻었다.
실시예 3
먼저, 이완된(relaxed) 실리콘-게르마늄층으로 코팅된 실리콘 웨이퍼 상에 변형 실리콘층을 적층했다. 종래 기술에 따라 상기 변형 실리콘층의 표면에 리소그래피 및 이온 빔 에칭법에 의해 단면이 원형인 일정한 주기의 규칙적인 리세스를 형성했다. 리세스의 깊이는 3.5㎛, 직경은 0.4㎛, 리세스 중심간의 거리는 0.8㎛였다. 추가 단계에서, 상기 리세스가 형성된 변형 실리콘 표면을 산화된 표면을 가진 실리콘 웨이퍼에 결합(접합)시켰다. 이를 위해 시중에서 입수할 수 있는 접합제를 사용했다. 서로 결합된 상기 한 쌍의 웨이퍼를 1100℃ 이하의 온도에서 총 10시간에 걸쳐 열처리했다. 압력은 0.1 MPa였고, 선택된 분위기 가스는 Ar였다. 이 열처리는 두 웨이퍼 사이의 결합 강도를 증가시키는 동시에, 다른 한편으로는 산화된 실리콘 웨이퍼와의 계면에서 리세스를 밀폐시킴으로써 얇은 단결정의 변형 실리콘층이 형성되도록 했다. 열처리가 진행됨에 따라, 새로 형성된 캐비티가 서로 용융됨으로써, 새로 형성된 실리콘층과 앞서 리세스가 제공된 변형 실리콘층 사이에 연속적인 캐비티가 형성되었다. 이어서 얇은 단결정 실리콘-게르마늄층을 산화물층에만 결합하여 sSOI 기판을 얻었다.
본 발명에 의하면 초박막 반도체층과 아울러 매우 낮은 HF 결함 밀도를 가진 층 구조물을 제조할 수 있다.

Claims (15)

  1. 캐리어 웨이퍼(2) 및 상기 캐리어 웨이퍼(2)의 일면 상에 단결정 반도체 물질로 이루어진 층(8)을 포함하는 반도체 기판을 제조하는 방법에 있어서,
    a) 단결정 반도체 물질로 이루어진 공여체 웨이퍼(donor wafer)(1)의 표면에 리세스(recess)(3)를 가진 층을 제조하는 단계;
    b) 상기 리세스(3)를 가진 공여체 웨이퍼(1)의 층을 상기 캐리어 웨이퍼(2)에 결합시키는 단계;
    c) 상기 캐리어 웨이퍼(2)와 상기 공여체 웨이퍼(1) 사이의 계면(4)에서 상기 리세스(3)를 밀폐하기 위해, 열처리하여 상기 공여체 웨이퍼(1) 내에 캐비티(cavity)(6)의 층을 형성하는 단계; 및
    d) 상기 캐비티(6)의 층을 따라 상기 공여체 웨이퍼(1)를 분할하여, 상기 캐리어 웨이퍼(2) 상에 반도체 물질로 이루어진 층(8)을 잔류시키는 단계
    를 순차적으로 포함하는 반도체 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 단계 d)에서 상기 공여체 웨이퍼(1)를 분할하는 공정은 열처리를 이용하여 행해지고, 상기 공정중에 상기 캐비티(6)가 서로 연결되어 상기 공여체 웨이퍼의 잔부(remainder)(5)로부터 얇은 단결정층(7, 8)을 분리시키는 것을 특징으로 하는 반도체 기판의 제조 방법.
  3. 제2항에 있어서,
    상기 단계 c) 및 d)를 통합하여 하나의 연속적 열처리로서 수행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  4. 제3항에 있어서,
    상기 단계 c) 및 d)에서의 열처리 조건이 동일한 것을 특징으로 하는 반도체 기판의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 단계 b)에 앞서, 상기 공여체 웨이퍼(1)의 성분과 동일한 성분을 1종 이상 함유하는 물질로 이루어진 비정질층 또는 다결정층을 상기 캐리어 웨이퍼(2)의 적어도 일면에 적용하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  6. 제5항에 있어서,
    상기 비정질층 또는 다결정층의 조성이 상기 공여체 웨이퍼(1)의 조성과 동일한 것을 특징으로 하는 반도체 기판의 제조 방법.
  7. 캐리어 웨이퍼(2) 및 단결정 반도체 물질로 이루어진 공여체 웨이퍼(1)를 포함하고,
    상기 공여체 웨이퍼(1)는 표면에 리세스(3)를 가진 층을 통해 상기 캐리어 웨이퍼(2)에 결합되는 것을 특징으로 하는
    반도체 기판.
  8. 제7항에 있어서,
    상기 공여체 웨이퍼(1)가, 실리콘 웨이퍼, 실리콘-게르마늄의 층을 가진 실리콘 웨이퍼, 실리콘-게르마늄의 층과 변형 실리콘층(strained silicon layer)을 가진 실리콘 웨이퍼, 게르마늄 웨이퍼, 또는 실리콘 카바이드 웨이퍼인 것을 특징으로 하는 반도체 기판.
  9. 제7항 또는 제8항에 있어서,
    상기 캐리어 웨이퍼(2)가 산화물층(9)을 가진 실리콘 웨이퍼인 것을 특징으로 하는 반도체 기판.
  10. 캐리어 웨이퍼(2) 및 단결정 반도체 물질로 이루어진 층(8)을 포함하고,
    상기 층(8)은 100nm 이하의 두께를 가지며, 5% 이하의 층 두께 균일성 및 0.02/㎠ 이하의 HF 결함 밀도(defect density)를 가진 것을 특징으로 하는
    반도체 기판.
  11. 제10항에 있어서,
    상기 층(8)이, 실리콘, 변형된 실리콘, 실리콘-게르마늄, 게르마늄, 또는 실리콘 카바이드로 이루어진 것을 특징으로 하는 반도체 기판.
  12. 제10항에 있어서,
    상기 캐리어 웨이퍼(2)가 산화물층(9)을 가진 실리콘 웨이퍼인 것을 특징으로 하는 반도체 기판.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 단결정 반도체 물질로 이루어진 층(8)이 80nm 이하의 두께를 가진 것을 특징으로 하는 반도체 기판.
  14. 제13항에 있어서,
    상기 단결정 반도체 물질로 이루어진 층(8)이 50nm 이하의 두께를 가진 것을 특징으로 하는 반도체 기판.
  15. 제14항에 있어서,
    상기 단결정 반도체 물질로 이루어진 층(8)이 20nm 이하의 두께를 가진 것을 특징으로 하는 반도체 기판.
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