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KR100744590B1 - 하지 절연막의 형성 방법 및 반도체 제조 장치 - Google Patents

하지 절연막의 형성 방법 및 반도체 제조 장치 Download PDF

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KR100744590B1
KR100744590B1 KR1020047011711A KR20047011711A KR100744590B1 KR 100744590 B1 KR100744590 B1 KR 100744590B1 KR 1020047011711 A KR1020047011711 A KR 1020047011711A KR 20047011711 A KR20047011711 A KR 20047011711A KR 100744590 B1 KR100744590 B1 KR 100744590B1
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plasma
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substrate
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다다요시히데
나카무라겐지
오자키시게노리
나카니시도시오
사사키마사루
마츠야마세이지
하세베가즈히데
나카지마시게루
후지와라도모노리
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동경 엘렉트론 주식회사
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Abstract

전자 디바이스용 기재상에 배치된 절연막의 표면에 적어도 산소 원자 함유 가스를 포함하는 처리 가스에 기초한 플라즈마를 조사하여 그 절연막과 전자 디바이스용 기재의 계면에 하지막을 형성한다. 절연막과 전자 디바이스용 기재 사이의 계면에 그 절연막의 특성을 향상시킬 수 있는 양질의 하지막을 얻을 수 있다.

Description

하지 절연막의 형성 방법 및 반도체 제조 장치{METHOD FOR FORMING UNDERLYING INSULATION FILM AND APPARATUS FOR MANUFACTURING A SEMICONDUCTOR}
본 발명은 양호한 계면 특성을 갖는 절연막을 형성하는 방법에 관한 것이다. 보다 상세하게는, 본 발명은 절연막에 적어도 산소 원자 함유 가스를 포함하는 처리 가스에 기초한 플라즈마를 조사하여, 그 절연막과 기재(基材) 사이의 계면 특성을 향상시키는 방법에 관한 것이다. 본 발명의 개질 방법은 특히 소위 High-k(고유전율) 재료에 적합하게 사용 가능하다.
본 발명은 반도체 내지 반도체 장치, 액정 디바이스 등의 전자 디바이스 재료의 제조에 일반적으로 널리 적용 가능하지만, 여기서는 설명의 편의를 위해 반도체 장치(devices)의 배경 기술을 예로 들어 설명한다.
실리콘을 비롯한 반도체 내지 전자 디바이스 재료용 기재에는, 산화막의 형성, CVD 등에 의한 성막, 에칭 등의 각종 처리가 행해진다. 최근의 반도체 장치의 미세화 및 고성능화의 요청에 따라, (예컨대, 누설 전류의 점에서) 보다 고성능의 절연막에 대한 필요성이 현저히 높아지고 있다. 이것은, 종래의 비교적 집적도가 낮은 디바이스에 있어서는 사실상 문제가 되지 않았던 정도의 누설 전류라도, 최근의 미세화 및/또는 고성능화한 디바이스에 있어서는, 심각한 문제를 일으킬 가능성이 있기 때문이다. 특히, 최근 시작된 소위 유비쿼터스 사회(언제라도 어디서라도 네트워크에 연결되는 전자 디바이스를 매체로 한 정보화 사회)에 있어서의 휴대형 전자 기기의 발달에는 저소비 전력 디바이스가 필수이며, 이 누설 전류의 저감이 매우 중요한 과제가 된다.
전형적으로는, 예컨대, 차세대 MOS 트랜지스터를 개발하는 데에 있어서, 고성능의 실리콘 LSI의 미세화를 추구해 나가면 누설 전류가 증대하여, 소비 전력도 증대한다고 하는 문제가 생기고 있다. 그래서 성능을 추구하면서 소비 전력을 적게 하기 위해서는 MOS 트랜지스터의 게이트 누설 전류를 증가시키지 않고서 트랜지스터의 특성을 향상시키는 것이 필요해진다.
이러한 요청에 응하기 위해서, 여러 가지 수법(예컨대, 실리콘 산화막의 개질, 실리콘 산질화막 SiON의 사용)이 제안되어 있지만, 그 유력한 수법의 하나가 High-k(고유전율) 재료를 이용한 절연막의 개발이다. 이러한 High-k 재료를 이용함으로써, SiO2 용량 환산 막 두께인 EOT(Effective Oxide Thickness)의 박막화를 기대할 수 있기 때문이다.
그러나, 이와 같이 우수한 특성이 기대되는 절연막을 실제로 CVD(화학 기상 퇴적법) 등에 의해 성막한 경우, 특히 실용성이 매우 높은(예컨대, 12 Å(옹스트롬) 정도로 비교적 얇은) 절연막에 있어서는, 그 절연막과 그 기초인 전자 디바이스용 기재 사이에서 양호한 계면 특성을 얻는 것이 곤란하였다.
이러한 과제를 해결하기 위한 하나의 유력한 방법은 기재상에 매우 얇은(예컨대, 10 Å 이하) 하지막을 형성한 후에, 그 하지막상에 절연막을 형성하는 것이다. 그러나, 종래의 열산화 기술 내지 플라즈마 산화 기술(이들 기술에 의한 얇은 막 두께 제어는 곤란함)을 이용하여, 이와 같이 얇은 하지막을 직접 전자 디바이스용 기재상에 성막 속도나 면내 균일성을 제어하면서 형성하는 것은 매우 곤란하였다.
본 발명의 목적은 상기한 종래 기술의 결점을 해소한 하지막의 형성 방법을 제공하는 데에 있다.
본 발명의 다른 목적은 절연막과 전자 디바이스용 기재 사이의 계면에 트랜지스터의 특성을 향상시킬 수 있는 양질의 하지막을 부여하는 방법을 제공하는 것에 있다.
본 발명자는 예의 연구 결과, 종래에 있어서와 같이 전자 디바이스용 기재상에 하지막을 형성한 후에 절연막(예컨대, High-k 재료막)을 형성하는 것이 아니라, 전자 디바이스용 기재상에 일단 절연막(예컨대, High-k 재료막)을 형성하고, 적어도 산소 원자 함유 가스를 포함하는 처리 가스에 기초한 플라즈마를 그 절연막을 투과시켜, 그 절연막-기재 계면에 하지막을 형성하는 것이 상기 목적 달성을 위해 매우 효과적인 것임을 발견하였다.
본 발명의 하지막 형성 방법은 상기 지견에 기초한 것으로, 보다 상세하게는, 전자 디바이스용 기재상에 배치된 절연막의 표면에 적어도 산소 원자 함유 가스를 포함하는 처리 가스에 기초한 플라즈마를 조사하여, 그 절연막과 전자 디바이스용 기재의 계면에 하지막을 형성하는 것을 특징으로 하는 것이다.
본 발명에 따르면, 추가로, 전자 디바이스용 기재와, 그 기재상에 배치된 하지막과, 그 하지막상에 배치된 절연막을 적어도 포함하는 전자 디바이스용 재료로서, 상기 하지막이 상기 절연막측으로부터의 플라즈마 조사에 의해 형성된 막인 것을 특징으로 하는 전자 디바이스용 재료가 제공된다.
상기 구성을 갖는 본 발명의 하지막 형성 방법에 있어서는, 플라즈마 활성종(예컨대 산소 반응종)이 절연막 표면측으로부터 그 절연막을 투과하여, 절연막-기재 계면에 도달하고, 이 계면 근방에 하지막을 형성한다. 본 발명에 있어서는, 전자 디바이스용 기재상에 직접 하지막을 형성하는 경우에 비하여 성막 속도의 제어(즉, 성막 시간의 제어)가 용이하기 때문에, 이 하지막의 막 두께 제어, 및/또는 하지막의 면내 균일성을 향상시키는 것이 용이해진다.
도 1은 본 발명의 하지 절연막의 형성 방법에 의해 제조 가능한 반도체 장치의 일례를 도시한 모식적인 수직 단면도.
도 2는 본 발명의 하지 절연막의 형성 방법을 실시하기 위한 반도체 제조 장치의 일례를 도시한 모식 평면도.
도 3은 본 발명의 하지 절연막의 형성 방법에 사용 가능한 평면 안테나(RLSA; Slot Plane Antenna 내지 SPA라 칭해지는 경우도 있음) 플라즈마 처리 유닛의 일례를 도시한 모식적인 수직 단면도.
도 4는 본 발명의 하지 절연막의 형성 방법 장치에 사용 가능한 RLSA의 일례를 도시한 모식적인 평면도.
도 5는 본 발명의 하지 절연막의 형성 방법에 사용 가능한 가열 반응로 유닛의 일례를 도시한 모식적인 수직 단면도.
도 6은 게이트 산화막이나 게이트 절연막이 성막되는 실리콘 기판 표면의 일례를 도시하는 모식 단면도.
도 7은 기판 표면상에의 플라즈마 처리의 일례를 도시한 모식 단면도.
도 8은 High-k 재료의 성막의 일례를 도시한 모식 단면도.
도 9는 High-k 재료 표면에의 플라즈마 처리 일례를 도시한 모식 단면도.
도 10은 High-k 재료막상에의 게이트 전극 형성의 일례를 도시한 모식 단면도.
도 11은 MOS 커패시터의 형성의 일례를 도시한 모식 단면도.
도 12는 이온 주입(임플랜트)에 의한 소스, 드레인 형성의 일례를 도시한 모식 단면도.
도 13은 본 발명에 의해 얻어지는 MOS 트랜지스터 구조의 일례를 도시한 모식 단면도.
도 14는 RLSA 산화 프로세스에 의해 성막된 산화막과 HfSiO막상에 산화 플라즈마 처리를 행한 경우에 있어서의 전기적 막 두께(Teq)의 산화 시간에 따른 변화를 도시한 그래프.
도 15는 RLSA 산화 프로세스에 의해 성막된 산화막과 HfSi0막상에 산화 플라즈마 처리를 행한 경우에 있어서의 전기적 막 두께(Teq)와 전기적 막 두께의 균일성의 산화 시간에 따른 변화를 도시한 그래프.
이하, 필요에 따라 도면을 참조하면서 본 발명을 더 구체적으로 설명한다. 이하의 기재에 있어서 양비를 나타내는 「부」 및 「%」는 특별히 거절되지 않는 한 질량 기준으로 한다.
(하지막의 형성 방법)
본 발명에 있어서는, 전자 디바이스용 기재상에 배치된 절연막의 표면에 적어도 산소 원자 함유 가스를 포함하는 처리 가스에 기초한 플라즈마를 조사하여, 그 절연막과 전자 디바이스용 기재의 계면에 하지막을 형성한다.
(절연막)
본 발명에 있어서 사용 가능한 절연막을 구성하는 재료는 특별히 제한되지 않지만, 실용적인 MOS 트랜지스터의 점에서는, 저유전률의 SiO2, SiON, 유전률이 비교적 높은 SiN, 내지는 후술하는 High-k 물질이라고 불리는 유전률이 높은 물질로 이루어진 군으로부터 선택되는 1 또는 2 이상의 것을 적합하게 사용할 수 있다.
(High-k 재료)
본 발명에 있어서 사용 가능한 High-k 재료는 특별히 제한되지 않지만, 실용 레벨의 MOS 트랜지스터의 트렌드의 점에서는, k(비유전률)의 값이 8 이상, 나아가서는 10 이상인 것이 바람직하다.
이러한 High-k 재료의 예로서는, Al2O3, ZrO2, HfO2, Ta2 O5 및 ZrSiO, HfSiO 등의 실리케이트; ZrAlO 등의 알루미네이트로 이루어진 군에서 선택되는 1 또는 2 이상의 것을 적합하게 사용할 수 있다.
(전자 디바이스용 기재)
본 발명에 있어서 사용 가능한 상기 전자 디바이스용 기재는 특별히 제한되지 않고, 공지의 전자 디바이스용 기재의 1종 또는 2종 이상의 조합으로부터 적절하게 선택하여 사용하는 것이 가능하다. 이러한 전자 디바이스용 기재의 예로서는, 예컨대, 반도체 재료, 액정 디바이스 재료 등을 들 수 있다. 반도체 재료의 예로서는, 예컨대, 단결정 실리콘을 주성분으로 하는 재료, high Paformance CMOS 등을 들 수 있다.
(하지막)
상기한 절연막의 계면 특성을 향상시키는 것이 가능한 한, 하지막의 조성, 막 두께, 적층의 형태 등은 특별히 제한되지 않는다. 트랜지스터 특성의 점에서는, 하지막으로서는, 하지 산화막을 적합하게 사용할 수 있다.
이러한 하지막은 6∼12 Å 정도의 두께를 갖는 것이 바람직하고, 나아가서는 6∼8 Å 정도의 두께를 갖는 것이 바람직하다.
(처리 가스 조건)
본 발명의 하지막 제작에 있어서는, 형성되어야 하는 하지막의 특성의 점에서는, 하기의 조건을 적합하게 사용할 수 있다.
희가스(예컨대, Kr, Ar, He 또는 Xe): 300∼2000 sccm, 보다 바람직하게는 1000∼2000 sccm,
O2: 1∼500 sccm, 보다 바람직하게는 10∼300 sccm,
온도: 실온(25℃)∼500℃, 보다 바람직하게는 250∼500℃, 특히 바람직하게는 250∼400℃
압력: 3∼500 Pa, 보다 바람직하게는 7∼260 Pa,
마이크로파: 1∼5 W/㎠, 보다 바람직하게는 2∼4 W/㎠, 특히 바람직하게는 2∼3 W/㎠
(어닐링)
본 발명에 있어서는, 전술한 개질 후, 필요에 따라 절연막을 어닐링하여도 좋다. 이 어닐링 조건은 특별히 제한되지 않지만, 트랜지스터 특성의 점에서는, O2 가스 및/또는 N2 가스를 포함하는 처리 가스를 적합하게 사용할 수 있다. 본 발명에 있어서 적합하게 사용할 수 있는 조건의 일례를 이하에 나타낸다.
(적합한 어닐링 조건)
희가스(예컨대, Kr, Ar, He 또는 Xe): 0∼5000 sccm, 보다 바람직하게는 0∼1000 sccm,
O2: 10∼1000 sccm, 보다 바람직하게는 10∼100 sccm,
N2: 1000∼5000 sccm, 보다 바람직하게는 1000∼3000 sccm,
온도: 실온(25℃)∼1050℃, 보다 바람직하게는 600∼1050℃,
압력: 100∼101 kPa, 보다 바람직하게는 1 k∼101 kPa,
본 발명에 있어서 사용 가능한 플라즈마는 특별히 제한되지 않지만, 균일한 박막화가 용이하게 얻어지는 점에서는, 전자 온도가 비교적 낮으면서 밀도가 높은 플라즈마를 이용하는 것이 바람직하다.
(적합한 플라즈마)
본 발명에 있어서 적합하게 사용할 수 있는 플라즈마의 특성은 이하와 같다.
전자 온도: 0.5-2.0 eV
밀도: 1×1010∼5×1012/㎤
플라즈마 밀도의 균일성: ±10%
(평면 안테나 부재)
본 발명의 전자 디바이스 재료의 제조 방법에 있어서는, 복수의 슬롯을 갖는 평면 안테나 부재를 통해 마이크로파를 조사함으로써 전자 온도가 낮으면서 밀도가 높은 플라즈마를 형성한다. 본 발명에 있어서는, 이러한 우수한 특성을 갖는 플라즈마를 이용하여 하지막의 형성을 행하기 때문에, 플라즈마 손상이 적고, 또한 저온에서 반응성이 높은 프로세스가 가능해진다. 본 발명에 있어서는, 또한 (종래의 플라즈마를 이용한 경우에 비하여) 평면 안테나 부재를 통해 마이크로파를 조사함으로써, 양질의 하지막의 형성이 용이하다고 하는 이점을 얻을 수 있다.
본 발명에 따르면, 양질의 하지막을 형성할 수 있다. 따라서, 이 하지막상에 다른 층(예컨대, 전극층)을 형성함으로써, 특성이 우수한 반도체 장치의 구조를 형성하는 것이 용이하다.
(하지막의 적합한 특성)
본 발명에 따르면, 하기와 같이 적합한 특성을 갖는 하지막을 용이하게 형성할 수 있다.
(반도체 구조의 적합한 특성)
본 발명의 방법을 적용해야 하는 범위는 특별히 제한되지 않지만, 본 발명에 의해 형성 가능한 양질의 하지막은 MOS 구조의 게이트 절연막으로서 특히 적합하게 이용할 수 있다.
(M0S 반도체 구조의 적합한 특성)
본 발명에 의해 형성 가능한 매우 얇으면서도 양질인 하지막은 반도체 장치의 절연막(특히 MOS 반도체 구조의 게이트 절연막)으로서 특히 적합하게 이용할 수 있다.
본 발명에 따르면, 하기와 같이 적합한 특성을 갖는 MOS 반도체 구조를 용이하게 제조할 수 있다. 또, 본 발명에 의해 형성한 하지막의 특성을 평가할 때에는, 예컨대, 문헌(VLSI 디바이스의 물리, 키시노 세이고우, 고야나기 미쯔마사 지음, 마루젠 P62∼63)에 기재된 바와 같은 표준 MOS 반도체 구조를 형성하여, 그 MOS의 특성을 평가함으로써, 상기 하지막의 특성 평가를 대신할 수 있다. 이러한 표준 MOS 구조에 있어서는, 그 구조를 구성하는 하지막의 특성이 MOS 특성에 강한 영향을 주기 때문이다.
(제조 장치의 일 형태)
이하, 본 발명의 제조 방법의 적합한 일 형태에 대해서 설명한다.
우선 본 발명의 전자 디바이스 재료의 제조 방법에 의해 제조 가능한 반도체 장치의 구조의 일례에 대해서, 절연막으로서 게이트 절연막을 구비한 MOS 구조를 갖는 반도체 장치를 도 1을 참조하면서 설명한다.
도 1의 (a)를 참조하면, 이 도 1의 (a)에 있어서 참조 번호 1은 실리콘 기판, 11은 필드 산화막, 2는 게이트 절연막이며, 13은 게이트 전극이다. 도 1의 (b)를 참조하면, 게이트 절연막(2)은 하지 산화막(21)과 High-k 물질(22)로 이루어진다. 전술한 바와 같이, 본 발명의 제조 방법에 따르면 매우 얇으면서 양질인 하지 산화막(21)을 형성할 수 있다.
이 예에서는, 이 품질이 높은 하지 산화막(21)은 High-k 물질을 성막한 후에, O2 및 희가스를 포함하는 처리 가스의 존재하에서, Si를 주성분으로 하는 피처리 기재에 복수의 슬롯을 갖는 평면 안테나 부재를 통해 마이크로파를 조사함으로써 플라즈마를 형성하고, 이 플라즈마를 이용하여 상기 High-k 물질과 기판의 계면에 형성된 실리콘 산화막(이하「SiO2막」이라 함)으로 이루어지는 것이 바람직하다. 이러한 하지 SiO2막을 이용했을 때에는, 후술하는 바와 같이, Si/게이트 절연막 계면 특성(예컨대, 계면 준위)이 양호하고, 또한 양호한 게이트 누설 특성을 얻는 것이 용이하다고 하는 특징이 있다.
(제조 방법의 일 형태)
다음에, 이러한 게이트 절연막(2), 게이트 전극(13)이 설치된 전자 디바이스 재료의 제조 방법에 대해서 설명한다.
도 2는 본 발명의 전자 디바이스 재료의 제조 방법을 실시하기 위한 반도체 제조 장치(30)의 전체 구성의 일례를 도시한 개략도(모식 평면도)이다.
도 2에 도시한 바와 같이, 이 반도체 제조 장치(30)의 거의 중앙에는 웨이퍼(W; 도 2)를 반송하기 위한 반송실(31)이 설치되어 있고, 이 반송실(31) 주위를 둘러싸도록, 웨이퍼에 여러 가지 처리를 행하기 위한 플라즈마 처리 유닛(32, 33), 각 처리실 사이의 연통/차단 조작을 행하기 위한 2기의 로드록 유닛(34, 35), 여러 가지 가열 조작을 행하기 위한 가열 유닛(36) 및 웨이퍼에 여러 가지 가열 처리를 행하기 위한 가열 반응로(47)가 설치되어 있다. 또, 가열 반응로(47)는 상기 반도체 제조 장치(30)와는 별개로 독립적으로 설치하여도 좋다.
로드록 유닛(34, 35)의 가로에는 여러 가지 예비 냉각 내지 냉각 조작을 행하기 위한 예비 냉각 유닛(45), 냉각 유닛(46)이 각각 설치되어 있다.
반송실(31)의 내부에는 반송 아암(37, 38)이 설치되어 있어, 상기 각 유닛(32∼36) 사이에서 웨이퍼(W; 도 3)를 반송할 수 있다.
로드록 유닛(34, 35)의 도면 중 앞쪽에는 로더 아암(41, 42)이 설치되어 있다. 이들 로더 아암(41, 42)은 추가로 그 수단 앞쪽에 설치된 카세트 스테이지(43)상에 세트된 4대의 카세트(44) 사이에서 웨이퍼(W)를 출납할 수 있다.
또, 도 2 중의 플라즈마 처리 유닛(32, 33)으로서는, 동형의 플라즈마 처리 유닛이 2기 병렬하여 세트되어 있다.
더욱이, 이들 플라즈마 처리 유닛(32) 및 유닛(33)은 모두 싱글 챔버형 CVD 처리 유닛과 교환하는 것이 가능하고, 플라즈마 처리 유닛(32)이나 유닛(33)의 위치에 1기 또는 2기의 싱글 챔버형 CVD 처리 유닛을 세트하는 것도 가능하다.
플라즈마 처리가 2기인 경우, 예컨대, 처리 유닛(32)에서 산화 처리를 행한 후, 처리 유닛(33)에서 질화 처리를 하는 방법을 행하여도 좋고, 또한 처리 유닛(32, 33)에서 병렬로 산화 처리와 질화 처리를 행하여도 좋다.
(플라즈마 처리 장치의 일 형태)
도 3은 게이트 절연막(2)의 성막에 사용 가능한 플라즈마 처리 유닛[32(33)]의 수직 방향의 모식 단면도이다.
도 3을 참조하면, 참조 번호 50은 예컨대 알루미늄에 의해 형성된 진공 용기이다. 이 진공 용기(50)의 상면에는 기판(예컨대 웨이퍼(W))보다도 큰 개구부(51)가 형성되어 있고, 이 개구부(51)를 막도록 예컨대 석영이나 질화알루미늄 등의 유전체에 의해 구성된 평평한 원통 형상의 천정판(54)이 설치되어 있다. 이 천정판(54)의 하면인 진공 용기(50)의 상부측 측벽에는, 예컨대 그 둘레 방향을 따라 균등하게 배치한 16 지점의 위치에 가스 공급관(72)이 설치되어 있고, 이 가스 공급관(72)으로부터 O2나 희가스, N2 및 H2 등으로 선택된 1종 이상을 포함하는 처리 가스가 진공 용기(50)의 플라즈마 영역 P 근방에 균등하게 공급되도록 되어 있다.
천정판(54)의 외측에는 복수의 슬롯을 갖는 평면 안테나 부재, 예컨대 구리판에 의해 형성된 평면 안테나(RLSA; 60)를 통해, 고주파 전원부를 이루고 예컨대 2.45 GHz의 마이크로파를 발생하는 마이크로파 전원부(61)에 접속된 도파로(63)가 설치되어 있다. 이 도파로(63)는 RLSA(60)에 하부 가장자리가 접속된 평평한 원형 도파관(63A)과, 이 원형 도파관(63A)의 상면에 일단측이 접속된 원통형 도파관 (63B)과, 이 원통형 도파관(63B)의 상면에 접속된 동축 도파 변환기(63C)와, 이 동축 도파 변환기(63C)의 측면에 직각으로 일단측이 접속되고 타단측이 마이크로파 전원부(61)에 접속된 직사각형 도파관(63D)을 조합하여 구성되어 있다.
상기 원통형 도파관(63B)의 내부에는 도전성 재료로 이루어진 축부(62)가 일단측이 RLSA(60)의 상면의 거의 중앙에 접속하고 타단측이 원통형 도파관(63B)의 상면에 접속하도록 동축형으로 설치되어 있으며, 이에 따라 그 도파관(63B)은 동축 도파관으로서 구성되어 있다.
또한, 진공 용기(50)내에는 천정판(54)과 대향하도록 웨이퍼(W)의 적재대(52)가 설치되어 있다. 이 적재대(52)에는 도시하지 않은 온도 조절부가 내장되어 있으며, 이에 따라 이 적재대(52)는 열판으로서 기능하도록 되어 있다. 더욱이 진공 용기(50)의 바닥에는 배기관(53)의 일단측이 접속되어 있고, 이 배기관(53)의 타단측은 진공 펌프(55)에 접속되어 있다.
(RLSA의 일 형태)
도 4는 본 발명의 전자 디바이스 재료의 제조 장치에 사용 가능한 RLSA(60)의 일례를 도시한 모식 평면도이다.
이 도 4에 도시한 바와 같이, 이 RLSA(60)에서는, 표면에 복수의 슬롯(60a, 60a, …)이 동심원형으로 형성되어 있다. 각 슬롯(60a)은 거의 사각형의 관통 홈이며, 인접하는 슬롯끼리는 서로 직교하여 거의 알파벳 「T」자를 형성하도록 설치되어 있다. 슬롯(60a)의 길이나 배열 간격은 마이크로파 전원부(61)로부터 발생한 마이크로파의 파장에 따라 결정되어 있다.
(가열 반응로의 일 형태)
도 5는 본 발명의 전자 디바이스 재료의 제조 장치에 사용 가능한 가열 반응로(47)의 일례를 도시하는 수직 방향의 모식 단면도이다.
도 5에 도시한 바와 같이, 가열 반응로(47)의 처리실(82)은 예컨대 알루미늄 등에 의해 기밀 가능한 구조로 형성되어 있다. 이 도 5에서는 생략되어 있지만, 처리실(82)내에는 가열 기구나 냉각 기구를 구비하고 있다.
도 5에 도시한 바와 같이, 처리실(82)에는 상부 중앙에 가스를 도입하는 가스 도입관(83)이 접속되고, 처리실(82)내와 가스 도입관(83)내가 연통되어 있다. 또한, 가스 도입관(83)은 가스 공급원(84)에 접속되어 있다. 그리고, 가스 공급원(84)으로부터 가스 도입관(83)에 가스가 공급되고, 가스 도입관(83)을 통해 처리실(82)내에 가스가 도입되어 있다. 이 가스로서는, High-k 절연막 형성의 원료가 되는, 예컨대 HTB나 실란 등의 각종 가스를 이용할 수 있고, 필요에 따라 불활성 가스를 캐리어 가스로서 이용할 수도 있다.
처리실(82)의 하부에는 처리실(82)내의 가스를 배기하는 가스 배기관(85)이 접속되고, 가스 배기관(85)은 진공 펌프 등으로 이루어진 배기 수단(도시하지 않음)에 접속되어 있다. 이 배기 수단에 의해 처리실(82)내의 가스가 가스 배기관(85)으로부터 배기되고, 처리실(82)내가 원하는 압력으로 설정되어 있다.
또한, 처리실(82)의 하부에는 웨이퍼(W)를 적재하는 적재대(87)가 배치되어 있다.
이 도 5에 도시한 형태에 있어서는, 웨이퍼(W)와 거의 같은 직경 크기의 도 시하지 않은 정전 척에 의해 웨이퍼(W)가 적재대(87)상에 적재되어 있다. 이 적재대(87)에는 도시하지 않은 열원 수단이 안쪽에 설치되어 있고, 적재대(87)상에 적재된 웨이퍼(W)의 처리면을 원하는 온도로 조정할 수 있는 구조로 형성되어 있다.
이 적재대(87)는 필요에 따라 적재한 웨이퍼(W)를 회전할 수 있는 기구로 되어 있다.
도 5 중, 적재대(87)의 우측 처리실(82) 벽면에는 웨이퍼(W)를 출납하기 위한 개구부(82a)가 설치되어 있고, 이 개구부(82a)의 개폐는 게이트 밸브(98)를 도면 중 상하 방향으로 이동함으로써 행해진다. 도 5 중, 게이트 밸브(98)의 더 우측에는 웨이퍼(W)를 반송하는 반송 아암(도시하지 않음)이 인접하여 설치되어 있고, 반송 아암이 개구부(82a)를 통해 처리실(82)내로 출입하여 적재대(87)상에 웨이퍼(W)를 적재하거나 처리후의 웨이퍼(W)를 처리실(82)로부터 반출하도록 되어 있다.
적재대(87)의 상측에는 샤워 부재로서의 샤워 헤드(88)가 설치되어 있다. 이 샤워 헤드(88)는 적재대(87)와 가스 도입관(83) 사이의 공간을 구획하도록 형성되어 있고, 예컨대 알루미늄 등으로 형성되어 있다.
샤워 헤드(88)는 그 상부 중앙에 가스 도입관(83)의 가스 출구(83a)가 위치하도록 형성되고, 샤워 헤드(88) 하부에 설치된 가스 공급 구멍(89)을 통하여 처리실(82)내에 가스가 도입되어 있다.
(M0S 트랜지스터 형성의 형태)
다음에, 전술한 장치를 이용하여, 웨이퍼(W)상에 하지 산화막(21), High-k 절연막(22)으로 이루어진 절연막(2)을 갖는 MOS 트랜지스터를 형성하는 방법의 적 합한 일례에 대해서 설명한다.
도 6∼13은 본 발명의 방법에 있어서의 각 공정의 일례를 도시한 모식도이다.
도 6을 참조하면, 우선, 전단의 공정에서 웨이퍼(W) 표면에 소자 분리가 되는 필드 산화막, 채널 임플랜트, 희생 산화막을 형성한다. 그 후 희생 산화막을 제거한다.
계속해서 플라즈마 처리 유닛(32; 도 3)내의 진공 용기(50)의 측벽에 설치한 게이트 밸브(도시하지 않음)를 개방하여, 반송 아암(37, 38)에 의해 도 8의 희생 산화막이 제거된 웨이퍼(W)를 적재대(52; 도 3)상에 적재한다.
계속해서 게이트 밸브를 폐쇄하여 내부를 밀폐한 후, 진공 펌프(55)에 의해 배기관(53)을 통해 내부 분위기를 배기하여 소정의 진공도까지 탈기하고, 소정의 압력으로 유지한다. 한편 마이크로파 전원부(61)로부터 예컨대 2 W/㎠의 마이크로파를 발생시키고, 이 마이크로파를 도파로에 의해 안내하여 RLSA(60) 및 천정판(54)을 통해 진공 용기(50)내에 도입하며, 이에 따라 진공 용기(50)내의 상부측의 플라즈마 영역(P)에서 고주파 플라즈마를 발생시킨다.
여기서 마이크로파는 직사각형 도파관(63D)내를 직사각형 모드로 전송하고, 동축 도파 변환기(63C)에서 구형 모드로부터 원형 모드로 변환되어, 원형 모드로 원통형 동축 도파관(63B)을 전송하고, 또한 원형 도파관(63A)에서 넓혀진 상태로 전송해 나가며, RLSA(60)의 슬롯(60a)으로부터 방사되어, 천정판(54)을 투과하여 진공 용기(50)에 도입된다. 이 때 마이크로파를 이용하고 있기 때문에 고밀도의 플 라즈마가 발생하고, 또한 마이크로파를 RLSA(60)의 다수의 슬롯(60a)으로부터 방사하고 있기 때문에, 이 플라즈마가 고밀도의 것이 된다.
마이크로파 도입에 앞서, 적재대(52)의 온도를 조절하여 웨이퍼(W)를 예컨대 400℃로 가열하면서, 가스 공급관(72)으로부터 산화막 형성용 처리 가스인 크립톤이나 아르곤 등의 희가스와 N2 가스를 예컨대 각각 1000 sccm, 40 sccm의 유량으로 도입하여 도 7의 공정(High-k 성막전의 질화 처리)을 실시한다. 본 처리를 실시함으로써 High-k 성막시에 High-k 물질과 기판 실리콘이 반응하여, 계면에 실리콘 산화막이 형성하는 것을 억제하는 것이 가능해진다.
다음에, 웨이퍼(W)를 열처리 유닛(47)에 세트한다. 이 열처리 유닛(47)내에서 웨이퍼(W) 상부에 High-k 물질이 성막된다. 예컨대 상기 실리콘 기판(W)상에 하프늄 실리케이트(HfSiO)를 성막하는 경우, 터셔리에톡시하프늄(HTB: Hf(OC2H5)4 )과 실란 가스(SiH4)를 각각 1 sccm, 400 sccm씩 도입하고, 압력을 50 Pa로 유지한다. HTB의 유량은 액체 매스플로우 컨트롤러의 유량, 실란 가스의 유량은 가스 매스플로우 컨트롤러의 유량이다. 그 분위기 속에서 전술한 실리콘 기판을 350℃에서 가열하고, 기판상에서 Hf와 Si와 O의 반응종을 반응시킴으로써 HfSiO막을 성막한다. 처리 시간을 포함한 프로세스 조건을 제어함으로써 4 ㎚의 HfSiO막을 성막한다(도 8).
다음에, 게이트 밸브(도시하지 않음)를 개방하여, 진공 용기(47)내에 반송 아암(37, 38; 도 2)을 진입시켜, 웨이퍼(W)를 수취한다. 이 반송 아암(37, 38)은 웨이퍼(W)를 열처리 유닛(47)으로부터 꺼낸 후, 플라즈마 처리 유닛(33)내의 적재대에 세트한다.
(질화 함유층 형성의 형태)
계속해서, 도 11에 도시된 바와 같이 이 플라즈마 처리 유닛(33)내에서 웨이퍼(W)상에 산화 처리가 행해지고, 먼저 형성된 High-k 절연막(2)의 하면에 하지 산화막(21; 도 1(b))이 형성된다.
이 하지 산화막 형성시에는, 예컨대, 진공 용기(50)내에서, 웨이퍼 온도가 예컨대 400℃, 프로세스 압력이 예컨대 133 Pa(1 Torr)인 상태에서, 용기(50)내에 가스 도입관으로부터 아르곤 가스와 O2 가스를 예컨대 각각 2000 sccm, 200 sccm의 유량으로 도입한다.
한편, 마이크로파 전원부(61)로부터 예컨대 2 W/㎠의 마이크로파를 발생시키고, 이 마이크로파를 도파로에 의해 안내하여 RLSA(60b) 및 천정판(54)을 통해 진공 용기(50)내에 도입하며, 이에 따라 진공 용기(50)내의 상부측 플라즈마 영역(P)에서 고주파 플라즈마를 발생시킨다.
이 공정(하지 산화막의 형성)에서는, 도입된 가스는 플라즈마화하여, 산소 라디칼이 형성된다. 이 산소 라디칼이 High-k 물질을 투과하여 실리콘 기판에서 반응하여, High-k 물질과 실리콘 기판의 계면에 SiO2막을 형성한다. 이와 같이 하여 도 1(b)에 도시한 바와 같이, 웨이퍼(W)상의 High-k 물질(22)과 실리콘 기판(1)의 계면에 하지 산화막(21)이 형성된다.
(게이트 전극 형성의 형태)
다음에, High-k 물질과 하지 산화막이 형성된 웨이퍼(W)상에 게이트 전극(13; 도 1(a))을 형성한다(도 10). 이 게이트 전극 형성은 도 5에 도시된 바와 같은 열처리 유닛에서 행해진다. 이 열처리 유닛은 도 2에 도시되는 반도체 제조 장치(30)에 일체로 설치되어 있는 경우도 있고, 또는, 다른 장치에 의해 처리가 행해지는 경우도 있다.
이 때, 형성하는 게이트 전극(13)의 종류에 따라 처리 조건을 선택할 수 있다.
즉, 폴리실리콘으로 이루어진 게이트 전극(13)을 형성하는 경우에는, 예컨대 처리 가스(전극 형성 가스)로서, SiH4를 사용하고, 10∼500 Pa의 압력, 580∼680℃의 온도 조건 하에서 처리한다.
또한, 비결정질 실리콘으로 이루어진 게이트 전극(13)을 형성하는 경우에는, 예컨대 처리 가스(전극 형성 가스)로서, SiH4를 사용하고, 10∼500 Pa의 압력, 500∼580℃의 온도 조건 하에서 처리한다.
(산화막의 품질)
전술한 도 11의 공정에서는, 게이트 하지막용 하지 산화막을 형성할 때에, 처리 가스의 존재 하에서, Si를 주성분으로 하는 웨이퍼(W)에 복수의 슬롯을 갖는 평면 안테나 부재(RLSA)를 통해 마이크로파를 조사함으로써 산소(02) 및 희가스를 포함하는 플라즈마를 형성하고, 이 플라즈마를 이용하여 상기 피처리 기재 표면에 산화막을 형성하고 있기 때문에, 품질이 높고, 또한 막질 제어를 시종 잘 행할 수 있다.
그 후, 게이트의 패터닝, 선택 에칭을 행하고, MOS 커패시터를 형성하며(도 11), 이온 주입(임플랜트)을 행하여 소스, 드레인을 형성한다(도 12). 그 후 어닐링에 의해 도펀트(채널, 소스, 드레인에 임플랜트된 인(P), 비소(As), 붕소(B) 등)의 활성화를 행한다. 계속해서 후속 공정이 되는 층간 절연막의 성막, 패터닝, 선택 에칭, 메탈의 성막을 조합한 배선 공정을 거쳐 본 형태에 관한 MOS 트랜지스터를 얻을 수 있다(도 13). 최종적으로 이 트랜지스터 상부에 여러 가지 패턴으로 배선 공정을 행하고, 회로를 형성함으로써 논리 디바이스가 완성된다.
또, 본 형태에서는 절연막으로서 Hf 실리케이트(HfSiO막)를 형성하였지만, 그 이외의 조성으로 이루어진 절연막을 형성하는 것도 가능하다. 게이트 절연막으로서는, 종래부터 사용되고 있는 저유전률의 SiO2, SiON, 또는 유전률이 비교적 높은 SiN이나 High-K 물질이라고 불리는 유전률이 높은 Al2O3, ZrO3, HfO 2, Ta2O5 및 ZrSiO, HfSiO 등의 실리케이트나 ZrAlO 등의 알루미네이트로 이루어진 군에서 선택되는 1 또는 2 이상의 것을 들 수 있다.
또한, High-K 물질의 성막 방법으로서 열 CVD법만을 실시예로서 들었지만, High-K 물질의 형성 방법은 임의적이며, 예컨대 플라즈마 CVD법이나 PVD법에 의해 성막을 행하는 것도 가능하다.
또한, 본 실시예에서는, 플라즈마 산화 처리에 의한 효과에만 주목하고 있지 만, 플라즈마 산화 처리 대신에 플라즈마 질화 처리나 플라즈마 산화 처리와 질화 처리를 조합한 처리 등에의 응용도 가능하다.
이하, 실시예에 의해 본 발명을 더욱 구체적으로 설명한다.
실시예
실시예 1
도 14, 도 15에 RLSA 산화 프로세스에 의해 성막된 산화막과 HfSiO막상에 산화 플라즈마 처리를 행한 경우에 있어서의 전기적 막 두께(Teq)와 전기적 막 두께의 균일성(Range: 면내에서의 Teq의 최대치와 최소치의 차)의 산화 시간에 따른 변화를 각각 나타낸다. 횡축은 산화 처리 시간, 종축은 Teq 및 Range이다. 도 14, 도 15의 샘플은 이하와 같은 방법으로 제작되었다.
(1): 기판
기판에는 P형의 실리콘 기판을 이용하고, 비저항이 8∼12 Ωcm, 면방위 (100)의 것을 이용하였다. 실리콘 기판 표면에는 열 산화법에 의해 500 Å 희생 산화막이 성막되어 있다.
(2): HfSiO막 성막전 처리
APM(암모니아, 과산화수소수, 순수의 혼합액)과 HPM(염산, 과산화수소수, 순수의 혼합액) 및 DHF(플루오르화수소산과 순수의 혼합액)를 조합한 RCA 세정에 의해 희생 산화막과 오염 요소(금속이나 유기물, 파티클)를 제거하였다. APM의 약액 농도비는 NH4OH:H2O2:H2O=1:2:10이며, 온도는 60℃이다. 또한 HPM은 농도비가 HCl:H2O2:H2O=1:1:5이고 온도가 60℃, DHF는 농도비가 HF:H2O=1:99이고 온도가 23℃이다. 처리는 APM 10분 →순수 린스 5분 →DHF 23분 →순수 린스 5분 →HPM 10분 →순수 린스 5분 →파이널 순수 린스 10분을 행한 후에, IPA(이소프로필알코올, 220℃) 건조를 9분 행하여 웨이퍼상의 수분을 건조시켰다. 그 기판을 700℃로 유지하고, NH3를 2000 sccm 도입한 분위기하(대기압)에 1분간 유지함으로써 기판 표면에 얇은 질화층(SiN층)을 형성하였다. 이 SiN층을 형성함으로써 실리콘 기판과 HfSiO막의 열에 의한 반응을 억제할 수 있다.
(3): HfSiO 성막
상기 (2)의 실리콘 기판상에 하프늄실리케이트(HfSiO)를 성막하였다. 터셔리에톡시하프늄(HTB: Hf(OC2H5)4)과 실란 가스(SiH4)를 각각 1 sccm, 400 sccm씩 도입하고, 압력을 50 Pa로 유지하였다. HTB의 유량은 액체 매스플로우 컨트롤러의 유량, 실란 가스의 유량은 가스 매스플로우 컨트롤러의 유량이다. 그 분위기 속에서 전술 2의 실리콘 기판을 350℃에서 가열하고, 기판상에서 Hf와 Si와 O의 반응종을 반응시킴으로써 HfSiO막을 성막하였다. 처리 시간을 포함한 프로세스 조건을 제어함으로써 4 ㎚의 HfSiO막을 성막하였다.
(4): RLSA 산화 처리
상기 (3)의 처리를 행한 실리콘 기판상에 RLSA 플라즈마 산화 처리를 행하였다. 400℃로 가열한 실리콘 기판상에 희가스와 산소를 각각 2000 sccm, 20 sccm씩 도입하고, 압력을 67 Pa(500 mTorr)로 유지하였다. 그 분위기 속에 복수의 슬롯을 갖는 평면 안테나 부재(RLSA)를 통해 2.8 W/㎠의 마이크로파를 조사함으로써 산소 및 희가스를 포함하는 플라즈마를 형성하고, 이 플라즈마를 이용하여 전술 3의 기판상에 플라즈마 산화 처리를 행하였다.
(5): 게이트 전극용 TiN 성막
상기 (3)∼(4)에서 형성한 HfSiO막상 및 레퍼런스로서 상기 (3)의 HfSiO 성막을 생략하고 상기 (4)의 산화 처리만을 행한 산화막상에 게이트 전극으로서 티탄니트라이드(TiN)를 CVD법으로써 성막하였다. 상기 (3)∼(4)의 처리를 행한 실리콘 기판을 550℃에서 가열하고, 200 Pa의 압력하에서 기판상에 TiCl4 가스를 30 sccm, NH3 가스를 100 sccm, N2 가스를 150 sccm 도입함으로써 HfSiO막상에 막 두께 800 Å의 전극용 TiN을 성막하였다.
(6): 패터닝, 게이트 에치
상기 (5)에서 제작한 TiN 전극상에 리소그래피에 의해 패터닝을 행하고, 과산화수소수(H2O2) 약액중에 실리콘 기판을 90분간 침지함으로써 패터닝되어 있지 않은 부분의 TiN을 용해하여 MOS 커패시터를 제작하였다.
실시예 2
실시예 1에서 제작한 MOS 커패시터에 대해서, CV 특성을 평가하였다. 이 측정은 다음에 도시한 바와 같은 방법으로 행하였다. 게이트 전극 면적이 10000 um2의 커패시터의 CV 특성을 평가하였다. CV 특성은 주파수 1 MHz, 게이트 전압을 1 V에서 -2 V 정도까지 낮추어 각 전압에 있어서의 커패시턴스를 평가함으로써 구하였 다. CV 특성으로부터 전기적 막 두께를 계산하였다.
도 14는 RLSA 산화 프로세스에 의해 성막된 산화막과 HfSi0막상에 산화 플라즈마 처리를 행한 경우에 있어서의 전기적 막 두께(Teq)를 도시한다. 횡축은 산화 처리 시간, 종축은 전기적 막 두께(Teq)이다.
도 14에 도시된 바와 같이, 레퍼런스의 산화막은 산화 시간 20초 이상에서 25 Å 이상의 막 두께가 된다. 처리 시간이 짧아질수록 프로세스의 재현성은 낮아지고, 막 두께의 제어도 곤란해지기 때문에, 20초 이하의 단시간 프로세스는 실용적이지 않다. 따라서, 도 14의 레퍼런스로 도시되는 바와 같은 통상의 산화 방법에서는, High-K 산질화막으로서 요구되는 막 두께(10 Å 이하)를 얻는 것은 곤란해진다. 그것에 대하여, 도 14에 도시한 바와 같은 HfSiO막에 RLSA 산화 처리를 행한 경우는, 초기의 막 두께(약 16 Å)에 대하여, 35초 이상의 장시간 처리를 행한 경우라도 전기적 막 두께의 증가는 10 Å 정도로 억제되어 있다. 산화 프로세스에는 희가스와 산소 가스밖에 이용하고 있지 않기 때문에, 이 증막(增膜)은 산소에 기인하는 것으로 생각된다. 증막에는 계면으로부터의 증막과, 막 그 자체(벌크)의 증막을 생각할 수 있다. 현재, HfSiO막을 포함한 High-K 물질에 있어서의 문제로서, 고온 어닐링에 의한 결정화가 있다. 이것은 막 중의 Si 원자의 절대량이 적은 것에 기인하고 있다고 되어 있다. 이것으로부터, 산소가 막 중에 혼입함으로써의 증막은 Si-Si 결합에 O가 들어감에 따른 증막일 가능성은 낮다. 또한, Hf-O 결합은 풍부하게 포함되어 있는 것도 일반적으로 알려져 있다. 이상으로부터, 증막에 가장 기여하는 부분은 기판으로부터의 증막, 즉 계면에 있어서의 산화막의 형성일 가능성이 높다. 따라서, 본 발명에 의해 계면에 매우 얇은 산화막을 형성할 수 있다고 생각된다.
도 15는 RLSA 산화 프로세스에 의해 성막된 산화막과 HfSi0막상에 산화 플라즈마 처리를 행한 경우에 있어서의 전기적 막 두께의 균일성(Range: 면내에 있어서의 Teq의 최대치와 최소치의 차)의 산화 시간에 따른 변화를 각각 나타낸다. 횡축은 산화 처리 시간, 종축은 Range이다.
도 15에 도시된 바와 같이, 레퍼런스의 RLSA 산화막은 처리 시간에 대하여 Range의 값은 그만큼 변화하지 않지만, HfSiO막에 RLSA 산화 처리를 행한 경우는, 처리 시간의 증가에 따라 Range가 작아지고 있는 것, 즉 균일성이 향상되고 있는 것이 관측되었다. 이 메카니즘은 이하와 같은 것이라고 생각하고 있다. 앞서 설명한 바와 같이, 증막의 주된 원인은 계면에 있어서의 산화막의 증막에 의한 것이라고 하면, 막의 얇은 부분에는 강한 증막 효과, 막의 두꺼운 부분에는 약한 증막 효과가 생긴다. 따라서, 막의 두께의 불균일성이 RLSA 산화를 행함으로써 개선되고, 전기적 막 두께가 균일해졌다고 생각할 수 있다. 따라서, 도 15의 결과는 앞서 설명한 도 14의 증막 메카니즘을 지지하는 것이라고 말할 수 있다.
이상으로부터, HfSiO막을 성막한 후에 플라즈마 산화 처리를 행함으로써, 단일체의 산화 프로세스에서는 실현이 곤란하던 매우 얇은 10 Å 이하의 하지막의 형성을 실현할 수 있고, 또한 양호한 균일성을 갖는 HfSiO막을 형성하는 것이 가능해졌다.
또한, 상기 예에서는 본 발명을 이용하여 제작된 HfSiO막에 대해서만 언급하고 있지만, 그 이외의 High-K 물질에도 같은 처리를 행함으로써 동일한 효과를 실 현할 수 있다.
전술한 바와 같이 본 발명에 따르면, 절연막과 전자 디바이스용 기재 사이의 계면에 그 절연막의 특성을 향상시킬 수 있는 양질의 하지막을 부여하는 방법을 제공할 수 있다.

Claims (42)

  1. 전자 디바이스용 기재상에 배치된 절연막의 표면에 적어도 산소 원자 함유 가스를 포함하는 처리 가스에 기초한 플라즈마를 조사하여, 그 절연막과 전자 디바이스용 기재의 계면에 하지막을 형성하는 것을 특징으로 하는 하지막의 형성 방법.
  2. 제1항에 있어서, 상기 절연막이 고유전율(High-k) 재료를 포함하는 막인 것인 하지막의 형성 방법.
  3. 제1항에 있어서, 상기 플라즈마가 산소 라디칼을 포함하는 플라즈마인 것인 하지막의 형성 방법.
  4. 제2항에 있어서, 상기 플라즈마가 산소 라디칼을 포함하는 플라즈마인 것인 하지막의 형성 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 하지막이 산화막인 것인 하지막의 형성 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 플라즈마가 평면 안테나 부재(RLSA)에 기초한 플라즈마인 것인 하지막의 형성 방법.
  7. 제5항에 있어서, 상기 플라즈마가 평면 안테나 부재(RLSA)에 기초한 플라즈마인 것인 하지막의 형성 방법.
  8. 전자 디바이스용 기재와, 그 기재상에 배치된 하지막과, 그 하지막상에 배치된 절연막을 적어도 포함하는 전자 디바이스용 재료로서,
    상기 하지막이 상기 절연막측으로부터의 플라즈마 조사에 의해 형성된 막인 것을 특징으로 하는 전자 디바이스용 재료.
  9. 제8항에 있어서, 상기 절연막이 고유전율(High-k) 재료를 포함하는 막인 것인 전자 디바이스용 재료.
  10. 절연막 형성 방법에 있어서,
    표면에 절연막이 형성된 기판을 준비하는 공정과,
    상기 기판 상에 적어도 산소원자 함유 가스를 포함하는 처리가스로 플라즈마를 생성하는 공정과,
    상기 플라즈마를 상기 절연막 표면에 조사하여, 상기 절연막과 상기 기판과의 계면에 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 절연막 형성 방법.
  11. 절연막 형성 방법에 있어서,
    기판 상에 고유전율(High-K) 절연막을 형성하는 공정과,
    상기 고유전율 절연막 상에 적어도 산소원자 함유 가스를 포함하는 처리가스로 플라즈마를 생성하는 공정과,
    상기 플라즈마를 상기 고유전율 절연막 표면에 조사하여, 상기 고유전율 절연막과 상기 기판과의 계면에 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 절연막 형성 방법.
  12. 제10항에 있어서,
    상기 절연막이, 고유전율 재료를 포함하는 막인 것인 절연막 형성 방법
  13. 제10항에 있어서,
    상기 플라즈마가 평면 안테나 부재를 통하여 생성되는 플라즈마인 것인 절연막 형성 방법
  14. 제11항 또는 제12항에 있어서,
    상기 고유전율 재료는, Al2O3, ZrO2, HfO2, Ta2O5, ZrSiO, HfSiO 의 고유전율 실리케이트 및 ZrAlO 의 고유전율 알루미네이트에서 선택된 적어도 하나의 물질로 형성된 것인 절연막 형성 방법.
  15. 제10항 또는 제11항에 있어서, 상기 처리가스는, Kr, Ar, He, Xe 중 하나의 희가스를 포함하는 것인 절연막 형성 방법.
  16. 제10항 또는 제11항에 있어서, 상기 산소원자 함유가스는, O2 가스인 것인 절연막 형성 방법.
  17. 제10항 또는 제11항에 있어서, 상기 기판온도는 실온 ~ 500℃ 인 것인 절연막 형성 방법
  18. 제10항 또는 제11항에 있어서, 상기 산화막을 형성하는 압력은, 3 ~ 500 Pa인 것인 절연막 형성 방법.
  19. 제10항 또는 제11항에 있어서, 상기 산화막은, 실리콘 산화막이고, 상기 산화막의 두께는, 6 ~ 12 Å인 것인 절연막 형성 방법.
  20. 제10항 또는 제11항에 있어서, 상기 플라즈마의 전자온도는, 0.5 ~ 2.0 eV 인 것인 절연막 형성 방법.
  21. 제10항 또는 제11항에 있어서, 상기 플라즈마 온도는, 1×1010 ~ 5×1012/cm3인 것인 절연막 형성 방법
  22. 제13항에 있어서, 상기 평면 안테나는 슬롯 평면 안테나인 것인 절연막 형성 방법
  23. 제10항, 제11항, 제13항 중 어느 한 항에 있어서, 상기 플라즈마는 마이크로파로 생성되는 것인 절연막 형성 방법.
  24. 제10항 또는 제11항에 있어서, 상기 산화막 형성 후, 상기 기판을 고온으로 어닐링하는 공정을 더 포함하는 것인 절연막 형성 방법.
  25. 제24항에 있어서, 상기 어닐링이, N2 분위기, O2 분위기, 또는 N2 및 O2 분위기에서 행해지는 것인 절연막 형성 방법.
  26. 제24항에 있어서, 상기 어닐링이 600 ~ 1100 ℃의 온도에서 행해지는 것인 절연막 형성 방법
  27. 절연막 형성 방법에 있어서,
    기판 상에 HfSiO 막을 형성하는 공정과,
    상기 HfSiO 막 상에 적어도 산소원자 함유 가스를 포함하는 처리 가스로 플라즈마를 생성하는 공정과,
    상기 플라즈마를 상기 HfSiO 막표면에 조사하여, 상기 HfSiO 막과 상기 기판과의 계면에 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 절연막 형성 방법.
  28. 제27항에 있어서,
    상기 처리가스는, Kr, Ar, He, Xe 중 어느 하나의 희가스를 포함하고, 상기 산소원자 함유가스는, O2 가스인 것인 절연막 형성 방법
  29. 제28항에 있어서,
    상기 희가스의 가스유량은, 300 ~ 2000 sccm 이고, 상기 O2 가스의 유량은 1 ~ 500 sccm인 것인 절연막 형성 방법.
  30. 제27항에 있어서, 상기 플라즈마가 평면 안테나 부재를 통하여 생성되는 플라즈마인 것인 절연막 형성 방법.
  31. 제27항에 있어서, 상기 기판 온도는, 실온 ~ 500 ℃인 것인 절연막 형성 방법.
  32. 제27항에 있어서, 상기 산화막을 형성하는 압력은 3 ~ 500 Pa인 것인 절연막 형성 방법.
  33. 제27항에 있어서, 상기 산화막은 실리콘 산화막이고, 상기 산화막의 두께는 6 ~ 12 Å인 것인 절연막 형성 방법.
  34. 제27항에 있어서, 상기 플라즈마 전자 온도는 0.5 ~ 2.0 eV인 것인 절연막 형성 방법.
  35. 제27항에 있어서, 상기 플라즈마는 마이크로파로 생성되는 것인 절연막 형성 방법.
  36. 제27항에 있어서, 상기 산화막 형성 후, 상기 기판을 고온으로 어닐링하는 공정을 더 포함하는 절연막 형성 방법.
  37. 제36항에 있어서, 상기 어닐링이 N2 분위기, O2 분위기, 또는 N2 및 O2 분위기에서 행해지는 것인 절연막 형성 방법.
  38. 제36항 또는 제37항에 있어서, 상기 어닐링이 600 ~ 1100 ℃의 온도에서 행해지는 것인 절연막 형성 방법.
  39. 제27항에 있어서, 상기 HfSiO 막은, 터셔리 에톡시하프늄(HTB: Hf(OC2H5)4)과 실란 가스(SiH4)를 이용하여 형성되는 것인 절연막 형성 방법.
  40. 절연막의 형성방법에 있어서,
    기판 상에 HfSiO 막을 형성하는 공정과,
    상기 HfSiO 막 상에 적어도 산소원자함유 가스를 포함하는 처리가스로 플라즈마를 생성하는 공정과,
    상기 플라즈마를 상기 HfSiO 막 표면에 조사하여 플라즈마 산화 처리하여, 상기 HfSiO 막과 상기 기판의 계면에 산화막을 형성하는 공정과,
    상기 HfSiO 막 표면을 질화처리하는 공정을 포함하는 것을 특징으로 하는 절연막 형성 방법.
  41. 제27항 또는 제40항에 있어서, 상기 HfSiO 막을 형성하기 전에, 상기 기판을 세정하는 공정을 더 포함하는 절연막 형성 방법.
  42. 절연막을 형성하는 반도체 제조장치에 있어서,
    기판을 배치하는 카세트 스테이션과,
    상기 카세트에 기판을 출입시키는 제1 아암과,
    상기 기판을 플라즈마 산화처리 또는 플라즈마 질화처리를 하는 적어도 하나 이상의 플라즈마 처리 유닛과,
    상기 기판을 가열조작을 하는 가열 유닛과,
    상기 기판 상에 고유전율 막을 형성하는 가열반응로와,
    상기 플라즈마 처리 유닛 및 가열 유닛을 배치하는 반송실과,
    상기 반송실 내에 배치되고, 상기 각 유닛과의 사이에서 상기 기판을 반송하는 제2 아암과,
    상기 처리 유닛과의 사이를 연통 또는 차단하는 로드 록을 구비하는 것을 특징으로 하는 반도체 제조 장치.
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