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KR100737920B1 - 반도체 소자 및 그 형성 방법 - Google Patents

반도체 소자 및 그 형성 방법 Download PDF

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KR100737920B1
KR100737920B1 KR1020060012276A KR20060012276A KR100737920B1 KR 100737920 B1 KR100737920 B1 KR 100737920B1 KR 1020060012276 A KR1020060012276 A KR 1020060012276A KR 20060012276 A KR20060012276 A KR 20060012276A KR 100737920 B1 KR100737920 B1 KR 100737920B1
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insulating film
film
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semiconductor
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김성봉
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삼성전자주식회사
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Abstract

에스오아이(SOI) 구조의 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법이 제공된다. 반도체 기판 상에 도전막이 형성된다. 도전막을 노출하는 개구부를 구비하는 절연막이 형성된다. 절연막의 개구부를 통해서 도전막에 전기적으로 연결되는 반도체 패턴이 절연막 상에 형성된다. 반도체 패턴에 트랜지스터가 형성된다.
SOI, 바디 콘택트, 트랜지스터, 에스램, 적층 트랜지스터

Description

반도체 소자 및 그 형성 방법{Semiconductor Device and Method for forming the same}
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 개략적으로 도시하는 단면도이다.
도 2 내지 도 4는 본 발명의 여러 실시 예들에 따른 반도체 소자를 개략적으로 보여주는 평면도들이다.
도 5 내지 도 9는 본 발명의 일 실시 예에 따른 반도체 소자를 형성하는 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 14는 본 발명의 다른 실시 예에 따른 반도체 소자를 형성하는 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 또 다른 실시 예에 따른 반도체 소자를 형성하는 방법을 설명하기 위한 단면도이다.
본 발명은 반도체 소자 및 그 형성 방법에 관련된 것으로서, 더욱 상세하게는 에스오아이 구조의 트랜지스터 및 그 형성 방법에 관련된 것이다.
반도체 소자는 벌크형 소자(bulk-type semiconductor device)와 에스오아이형 소자(SOI-type semiconductor device)로 대별될 수 있다. 벌크형 반도체 소자, 예를 들어 벌크형 트랜지스터는 단결정 실리콘 기판 같은 반도체 기판의 활성영역 상부면에 배치되는 평면형 소자이기 때문에, 높은 집적도의 반소체 소자를 형성하는 데에는 한계가 있다. 왜냐하면, 반도체 소자의 집적도가 증가할수록 모스 트랜지스터의 채널 길이가 줄어들어 단채널 효과, 높은 기생 접합 용량, 소자분리의 비효율성 등의 문제점이 발생한다. 따라서 통상적인 벌크형 소자에서는 높은 집적도를 달성하는 데에 한계가 있다.
반면, 에스오아이형 소자는 매몰 절연막 상에 배치되어 베이스 벌크 기판과 절연된 얇은 반도체층에 모스 트랜지스터가 형성된다. 특히, 높은 집적도를 달성하기 위해 기판 상에 여러 층의 트랜지스터가 적층 하는 것이 요구되는 소자, 예를 들어 에스램소자에 있어서, 위쪽에 적층 되는 트랜지스터는 통상적으로 에스오아이 트랜지스터를 나타낸다. 이 같은 에스오아이 소자는 벌크형 반도체 소자에 비해서 우수한 소자분리, 낮은 기생 접합 용량 그리고 완화된 단채널 효과를 나타낸다.
하지만, 통상적인 에스오아이 기판은 벌크 기판에 비해서 상대적으로 제조 비용이 비싸다. 또한, 에스오아이형 소자는 소자가 형성되는 반도체층이 베이스 벌크 기판과 매몰 절연막에 의해서 절연되어 플로팅되기 때문에, 예를 들어 전류 및 전압 꺾임(kink), 문턱전압 변동, 열에 의한 열화 등의 플로팅 바디 효과(floating body effect)를 나타낸다. 따라서 에스오아이 소자에서 플로팅 바디 효과를 줄이는 것이 요구된다. 또한, 에스오아이 소자에서 높은 집적도를 달성할 수 있는 방법이 요구된다.
본 발명의 실시 예들은 플로팅 바디 효과가 감소한 에스오아이 소자 및 그 형성 방법을 제공한다.
본 발명의 실시 예들은 높은 집적도를 달성할 수 있는 반도체 소자 및 그 형성 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 소자는: 반도체 기판 상에 차례로 형성된 도전막 및 절연막; 상기 절연막을 관통하는 플러그를 통해서 상기 도전막에 전기적으로 연결되도록 상기 절연막 상에 형성된 반도체 패턴; 그리고, 상기 반도체 패턴에 형성된 트랜지스터를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 에스오아이 반도체 소자는: 반도체 기판 상에 상기 반도체 기판의 표면에 대해서 수직 방향으로 적어도 1회 반복적으로 배치되고 층간절연막에 의해서 인접한 구조들이 서로 절연되며 트랜지스터를 구비하는 에스오아이 구조; 그리고, 각각의 에스오아이 구조에 형성된 트랜지스터를 포함할 수 있는 데, 상기 에스오아이 구조는 차례로 적층된 바디 콘택트를 위한 도전막 패턴, 절연막 및 상기 절연막을 관통하여 상기 도전막 패턴에 전기적으로 연결되는 반도체 패턴을 포함하고, 상기 트랜지스터는 상기 반도체 패턴에 형성될 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 소자 형성 방법은: 반도체 기판 상에 도전막 및 절연막을 형성하는 것; 상기 절연막을 패터닝하여 상기 절연막을 관통해서 상기 도전막 패턴을 노출하는 제1 개구부를 형성하는 것; 상기 제1 개구부를 통해서 상기 도전막에 전기적으로 연결되도록 상기 절연막 상에 반도체 패턴을 형성하는 것; 그리고, 상기 반도체막 패턴에 트랜지스터를 형성하는 것을 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 소자 형성 방법은: 반도체 기판의 단결정 활성영역에 제1 트랜지스터 및 층간절연막을 형성하는 것; 상기 층간절연막 상에 순차적으로 다결정 도전막 및 절연막을 형성하는 것; 상기 절연막 및 상기 층간절연막을 패터닝하여 상기 절연막 내에 상기 도전막을 노출하는 제1 개구부를, 상기 절연막 및 상기 층간절연막 내에 상기 반도체 기판의 단결정 활성영역을 노출하는 제2 개구부를 형성하는 것; 에피탁시 성장법을 사용하여 상기 제1 개구부에 상기 도전막에 전기적으로 연결되는 제1 플러그를, 상기 제2 개구부에는 단결정의 제2 플러그를 형성하는 것; 상기 제1 및 제2 플러그들 상에 그리고 상기 절연막 상에 단결정 반도체 패턴을 형성하는 것; 그리고, 상기 단결정 반도체 패턴에 제2 트랜지스터를 형성하는 것을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 소자 형성 방법은: 제1 트랜지스터가 형성된 반도체 기판 상에 상기 반도체 기판의 단결정 활성영역을 노출하는 제2 개구부를 갖는 층간절연막을 형성하는 것; 에피탁시 성장법을 사용하여 상기 제2 개구부에 단결정 플러그를 형성하는 것; 상기 단결정 플러그 및 층간절연막 상에 도전막을 형성하는 것; 상기 도전막 상에 상기 도전막을 노출하는 제1 개구부 및 상기 단결정 플러그 상에 위치하는 제3 개구부를 갖는 절연막을 형성하는 것; 상기 제1 개부부 및 상기 제3 개구부 내부 그리고 상기 절연막 상에 단결정 반도체 패턴을 형성하는 것; 그리고, 상기 단결정 반도체 패턴에 제2 트랜지스터를 형성하는 것을 포함할 수 있다.
본 발명의 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 막질, 개구부, 요소 등을 기술하기 위해서 사용되었지만, 이들 막질, 개구부, 요소 등이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한, 이들 용어들은 단지 어느 막질, 개구부, 요소 등을 다른 막질, 개구부, 요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에서 제1 개구부로 언급된 것이 다른 실시 예에서는 제2 개구부로 언급될 수도 있다. 또, 본 명세서에서 언급되는 반도체 기판, 반도체막 또는 반도체 패턴은 실리콘 기판, 실리콘-게르마늄 기판, 도핑 또는 도핑 되지 않은 실리콘 기판, 에피탁시 성장 기술에 의해 형성된 에피탁시층, 다른 반도체 구조를 포함할 수 있다.
본 발명의 실시 예들은 반도체 소자, 특히 에스오아이 소자에 관련된 것이다. 본 발명의 실시 예들에 개시된 에스오아이 소자는 다양한 소자에 사용될 수 있으나, 특히 복수 개의 트랜지스터들이 기판 상에 적층된 반도체 소자에 유용하게 적용될 수 있다. 복수 개의 트랜지스터들이 기판 상에 적층되는 예로서 에스램 소자를 들 수 있다. 풀 씨모스형 에스램 소자의 경우 6개의 트랜지스터들로 구성되는 데, 이들 트랜지스터들을 기판 상에 적층하면 집적도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 개략적으로 도시하는 단면도이다. 벌크 기판(100) 상에 에스오아이 구조(800)가 배치되어 있다. 에스오아이 구조(800)는 층간절연막(300)에 의해 벌크 기판(100)으로부터 절연된다. 즉, 층간절연막(300)은 벌크 기판(100)과 에스오아이 구조(800) 사이에 위치한다.
에스오아이 구조(800)에 예를 들어 피(p)형 제2 트랜지스터(900)가 형성되어 있다. 벌크 기판(100)에는, 즉 벌크 기판(100)의 활성영역에는 예를 들어 엔(n)형 제1 트랜지스터(200)가 형성될 수 있다. 제2 트랜지스터(900)는 에스오아이 구조(800)의 반도체 패턴(750) 상에 게이트 절연막(910)을 사이에 두고 형성된 게이트 전극(930) 그리고 게이트 전극(930) 양측의 반도체 패턴(750)에 형성된 소오스/드레인(950) 및 소오스/드레인(970)을 포함한다. 소오스/드레인(950) 및 소오스/드레인(970) 사이의 반도체막이 채널 영역(980)으로 작용을 한다. 마찬가지로 제1 트랜지스터(200)는 벌크 기판(100)의 활성영역 상에 게이트 절연막(210)을 사이에 두고 형성된 게이트 전극(230) 그리고 게이트 전극(230) 양측의 활성영역에 형성된 소오스/드레인(250) 및 소오스/드레인(270)을 포함한다. 소오스/드레인(250) 및 소오스/드레인(270) 사이의 반도체 기판의 활성영역이 채널 영역(280)으로 작용을 한다
본 발명의 일 실시 예에 따르면 에스오아이 구조(800)는 베이스 기판으로 작용하는 도전막(550), 매몰 절연막으로 작용하는 절연막(600), 그리고 활성영역으로 작용하는 반도체 패턴(750)을 포함하며, 반도체 패턴(750)과 도전막(550)은 절연막의 개구부(610)를 관통하는 플러그(730)를 통해서 서로 전기적으로 연결된다. 도전막(550)은 예를 들어 엔형 불순물로 도핑된 다결정 실리콘일 수 있으며, 반도체 패턴(750)은 단결정 실리콘일 수 있다.
벌크 기판으로 작용하는 도전막(550)에 바디 콘택트(1100)를 통해 바이어스 전압이 인가되면, 반도체 패턴(750)의 채널 영역(980)의 전위는 일정하게 고정된다.
다양한 분야의 반도체 소자를 위해서, 도 1에 예시적으로 보인 반도체 소자에서 에스오아이 구조(800) 및 이와 관련된 트랜지스터가 반도체 기판(100) 표면에 대해서 수직적으로 복수 층 적층될 수도 있다.
본 실시 예에 따르면, 바디 콘택트(1100)가 도전막(550)에 형성되기 때문에, 반도체 패턴(750)을 아주 얇게 형성할 수 있고 이로써 제2 트랜지스터(900)를 완전공핍형으로 형성할 수 있다. 한편, 반도체막에 바디 콘택트가 형성되는 경우에 바디 콘택트 영역을 위해서 반도체막을 아주 두껍게 형성해야 하는 데, 이는 완전공핍형 트랜지스터 형성을 방해한다. 또한, 반도체막에 바디 콘택트가 형성되는 경우에 바디 콘택트를 위한 추가적인 바디 콘택트 영역 및 이를 위한 분리절연막이 필요한데, 이는 높은 집적도를 달성하는 것을 방해한다.
더 나아가서, 도전막(550)과 반도체 패턴(750)은 상대방의 배치로부터 자유롭게 배치될 수 있다. 즉, 반도체 패턴(750)의 배치로부터 자유롭게 도전막(550)을 배치하거나 형성할 수 있으며, 이에 대해서는 도 2 내지 도 4를 참조하여 설명을 한다.
도 2 내지 도 4는 본 발명의 실시 예들에 따른 도 1의 에스오아이 구조 및 이와 관련된 제2 트랜지스터(900)를 개략적으로 도시하는 평면도이다.
도 2를 참조하면, 제2 트랜지스터(900)의 게이트(930)가 반도체 패턴(750) 상부에서 제1 방향으로 뻗는다. 도전막(550)은 반도체 패턴(750) 아래에서 제1 방향과 교차하는 제2 방향으로 뻗으며 절연막의 개구부(610)를 통해서 반도체 패턴(750)에 전기적으로 연결된다. 이와 다르게 도 3에 도시된 바와 같이, 도전막(550)이 게이트(930)가 뻗는 방향과 거의 평행하게 뻗을 수 있다.
동일층에서 수평적으로 여러 개의 에스오아이 구조들이 형성될 수도 있다. 이 경우 각각의 에스오아이 구조가 개별적으로 도전막을 구비하거나, 도 4에 도시된 것 같이 수평적으로 인접한 에스오아이 구조들이 하나의 도전막(550)을 공유할 수도 있다. 도전막이 개별적으로 형성되는 것에 비해서 도 4와 같이 하나로 형성되는 경우보다 높은 집적도를 달성할 수 있다. 개별적으로 도전막을 형성할 경우, 각 도전막에 바디 콘택트를 형성해야 하나, 인접한 에스오아이 구조들이 하나의 도전막(550)을 공유할 경우 바디 콘택트는 하나만 형성되어도 된다.
도 5 내지 도 10은 본 발명의 일 실시 예에 따른 반도체 소자를 형성하는 방법을 설명하기 위한 단면도들이다. 도 5를 참조하여, 반도체 기판(100) 상에 더 구 체적으로는 기판의 단결정 활성영역 상에 통상적인 방법으로 엔(n)형 제1 트랜지스터(200)를 형성한다. 반도체 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 도핑 또는 도핑 되지 않은 실리콘 기판, 에피탁시 성장 기술에 의해 형성된 에피탁시층, 다른 반도체 구조를 포함할 수 있다. 본 실시 예에서는 반도체 기판(100)이 단결정 실리콘 기판인 것을 예로 들어 설명을 한다. 제1 트랜지스터(200)의 게이트(230)는 다결정 실리콘, 텅스텐 실리사이드, 금속물질 또는 이들의 조합으로 이루어진 막질을 형성한 후 패터닝하는 것에 의해 형성될 수 있다. 제1 트랜지스터(200)의 소오스/드레인(250) 및 소오스/드레인(270)은 게이트(230)를 형성한 후 이온 주입 공정을 진행하는 것에 의해 형성될 수 있다. 게이트 절연막(210)은 열산화 공정 또는 화학적기상증착 공정에 의해 형성될 수 있다. 또, 게이트(230)의 측벽에 절연성 스페이서(290)가 형성될 수 있다. 반도체 기판(100)의 도전형이 피(p)형일 경우 소오스/드레인(250) 및 소오스/드레인(270)에 주입되는 불순물 이온은 엔(n)형이다.
제1 트랜지스터(200)를 덮으면서 기판(100)의 단결정 활성영역을 노출하는 제2 개구부(310)를 갖는 제1 층간절연막(300)을 형성한다. 제2 개구부(310)를 갖는 제1 층간절연막(300)은 절연물질을 형성한 후, 기판의 단결정 활성영역이 노출되도록 형성된 절연물질의 특정 영역을 사진식각 공정을 통해서 제거하는 것에 의해 형성될 수 있다.
제1 층간절연막(300)은 예를 들어 화학적 기상증착법, 물리적 기상증착법, 스핀-온-글래스 방식 등과 같이 잘 알려진 증착방법에 의한 단일의 절연막 또는 다 층 절연막으로 형성될 수 있다.
도 6을 참조하여, 제2 개구부(310)를 채우는 플러그(400)를 형성한다. 플러그(400) 및 제1 층간절연막(300) 상에 도전막(550)을 형성한다. 플러그(400)는 반도체 기판(100)의 단결정 실리콘을 씨앗층으로 하여 단결정 실리콘을 성장시키는 에피탁시 성장법에 의해서 형성될 수 있다. 실리콘 에피탁시 성장법은 예를 들어, 섭씨 약 800도 정도에서 SiH2Cl2, SiHCl3, SiCl4 등의 실리콘 소오스 가스를 사용할 수 있다. 도전막(550)은 예를 들어 화학적기상증착법을 사용하여 다결정 실리콘으로 형성되는 데, 반응 온도를 적절히 조절하면 비정질 또는 단결정이 될 수도 있다. 단결정 실리콘 플러그(400)의 상부면을 평탄화시키기 위해서 화학적 기계적 연마(CMP) 공정이 추가될 수 있다.
계속 해서 도 6을 참조하여, 다결정 실리콘 도전막(550) 상에 절연막(600)을 형성한다. 절연막(600)은 예를 들어 화학적기상증착법을 사용하여 실리콘산화막으로 형성된다. 또한, 절연막(600)은 다결정 실리콘 도전막(550)의 일부분을 산화시키는 것에 의해 형성될 수도 있다.
다결정 실리콘 도전막(550)을 피형 불순물로 도핑하기 위한 불순물 이온 주입 공정을 진행한다. 여기서, 적절한 이온주입 마스크를 사용하여, 다결정 실리콘 도전막(550)의 위치에 따라 엔형 또는 피형 불순물이 주입할 수 있다. 예를 들어 피형 제2 트랜지스터가 형성되는 위치에서는 엔형 불순물로 다결정 실리콘 도전막을 도핑하고, 엔형 제2 트랜지스터가 형성되는 위치에서는 피형 불순물로 다결정 실리콘 도전막을 도핑한다.
사진식각 공정을 진행하여 다결정 실리콘 도전막(550)이 원하는 모양을 갖도록 한다. 다결정 실리콘 도전막(550)에 대한 사진식각 공정은 절연막(600)을 형성한 후 또는 형성하기 전에 진행될 수 있다. 이 때, 다결정 실리콘 도전막(550)이 플러그(400)으로부터 절연되도록 사진식각 공정이 진행될 수도 있다.
도 7을 참조하여, 절연막(600)을 패터닝하여 다결정 실리콘 도전막(550)을 노출하는 제1 개구부(610) 및 단결정 실리콘 플러그(400) 위의 다결정 실리콘 도전막(550)을 노출하는 제3 개구부(630)를 형성한다. 제1 개구부(610) 및 제3 개구부(630) 내부 그리고 절연막(600) 상에 단결정 반도체막(700)을 형성한다. 다결정 실리콘 도전막(550), 절연막(600) 및 제1 개구부(610)를 통해 다결정 실리콘 도전막(550)에 연결된 단결정 반도체막(700)이 에스오아이 구조(800)를 형성한다. 단결정 반도체막(700)은 예를 들어 단결정 실리콘으로 형성될 수 있다. 구체적으로, 화학적기상증착법을 사용하여 제1 개구부(610) 및 제3 개구부(630) 내부 그리고 절연막(600) 상에 다결정 실리콘을 형성한 후 이를 단결정으로 재결정화한다. 단결정으로의 재결정화를 위해서 예를 들어 열처리 공정 또는 레이저 처리 등의 가열 공정(heating process)을 사용할 수 있다. 단결정으로의 재결정화를 위한 가열 공정에서 단결정 실리콘 플러그(400)가 단결정으로의 재결정화를 위한 씨앗층으로 작용한다. 단결정 반도체막(700)은 제1 개구부(610) 내에 형성된 부분(770)(플러그)을 통해서 도전막(550)에 전기적으로 연결된다.
도 8을 참조하여, 단결정 반도체막(700)을 패터닝하여 단결정 반도체 패턴(750)을 형성한 후 게이트 절연막(910) 및 게이트(930)를 형성한다. 게이트(930) 양측의 단결정 반도체 패턴(750)에 피(p)형의 불순물을 주입하여 소오스/드레인(950) 및 소오스/드레인(970)을 형성하여 피형 제2 트랜지스터(900)를 완성한다.
도 9를 참조하여, 제2 층간절연막(1000)을 형성한다. 제2 층간절연막(1000)은 제1 층간절연막(300)과 동일한 방법으로 형성될 수 있다. 제2 층간절연막(1000)및 절연막(600)을 관통하여 도전막(550)에 전기적으로 연결되는 바디 콘택트(1100)를 형성한다. 바디 콘택트(1100)는 제2 층간절연막(1000)및 절연막(600)을 패터닝하여 바디 콘택트를 위한 바디 콘택트 홀을 형성한 후 여기에 도전물질, 예를 들어 텅스텐 같은 금속 물질을 형성하는 것에 의해 형성될 수 있다. 바디 콘택트(1100)를 형성할 때, 제2 층간절연막(1000)을 관통하여 소오스/드레인(950) 및 소오스/드레인(970)에 각각 연결되는 소오스/드레인 콘택트(1130) 및 소오스/드레인 콘택트(1150)를 형성할 수 있다. 또한, 게이트(930)에 전기적으로 연결되는 게이트 콘택트도 형성될 수 있다.
상술한 방법에서 다결정 실리콘 도전막(550)이 단결정 실리콘 플러그(400)와 전기적으로 절연되도록 다결정 실리콘 도전막(550)에 대한 패터닝 공정이 진행될 수도 있다. 예를 들어 단결정 실리콘 반도체막(700)을 패터닝하여 반도체 패턴(750)을 형성한 후에 플러그(400)가 노출될 때까지 절연막(600) 및 도전막(550)에 대한 패터닝 공정을 진행하여 도전막 패턴을 형성할 수도 있다.
또, 상술한 방법에서, 도 2를 참조하여 설명을 한 플러그(400) 및 도전막(500)은 화학적기상증착법을 사용하여 실리콘으로 동시에 형성될 수도 있다. 이 경우 형성되는 실리콘막은 증착 온도에 따라 단결정, 비정질 또는 다결정일 수 있으며, 비정질 또는 다결정일 경우 앞서 설명을 한 단결정으로의 재결정화 공정을 진행할 수 있다. 이때 반도체 기판(100)의 활성영역이 씨앗층으로 작용을 한다. 또한, 도 2를 참조하여 설명을 한 플러그(400) 및 도전막(550)은 에피탁시 성장법을 사용하여 단결정 실리콘으로 형성될 수 있으며, 이 경우 제1 층간절연막(200) 상의 단결정 실리콘의 상부면을 평탄화시키기 위해서 화학적 기계적 연마 공정이 진행될 수 있다.
또 상술한 방법에서 단결정 실리콘 플러그(400)는 형성되지 않을 수도 있다.
도 10 내지 도 15를 참조하여 본 발명의 다른 실시 예에 따른 반도체 소자 형성 방법을 설명한다. 도 10을 참조하여, 앞서 도 5 내지 도 9를 참조하여 설명을 한 방법으로 반도체 기판(100)에 엔형 제1 트랜지스터(200)를 형성한다. 엔형 제1 트랜지스터(200)를 덮도록 반도체 기판(100) 상에 제1 층간절연막(300)을 형성한다. 제1 층간절연막(300) 상에 도전막(550)을 형성하고 제1 층간절연막(300) 및 도전막(550) 상에 절연막(600)을 형성한다. 도전막(550)은 예를 들어 엔형으로 도핑된 다결정 실리콘을 형성한 후 원하는 모양이 되도록 패터닝을 진행하는 것에 의해 형성될 수 있다. 절연막(600)은 예를 들어 화학적기상증착법을 사용하여 실리콘산화막으로 형성될 수 있다.
도 11을 참조하여, 절연막(600)을 패터닝하여 다결정 실리콘 도전막(550)을 노출하는 제1 개구부(610)를 형성한다. 또한, 도전막(550)외측의 절연막 및 제1 층간절연막을 패터닝하여 반도체 기판(100)의 단결정 활성영역을 노출하는 제2 개구 부(630)를 형성한다.
도 12를 참조하여 에피탁시 성장법을 사용하여 제1 개구부(610)를 채우는 다결정 실리콘 제1 플러그(410) 및 제2 개구부(630)를 채우는 단결정 실리콘 제2 플러그(430)를 형성한다. 에피탁시 성장법은 도 5 내지 도 9를 참조하여 설명을 한 방법과 동일한 조건을 사용할 수 있다.
절연막(600) 상에 그리고 제1 플러그(410) 및 제2 플러그(430) 상에 단결정 반도체막(700)을 형성한다. 다결정 실리콘 도전막(550), 절연막(600) 및 제1 개구부(610)를 통해 다결정 실리콘 도전막(550)에 연결된 단결정 반도체막(700)이 에스오아이 구조(800)를 형성한다. 본 실시 예의 단결정 반도체막(700)은 앞서 도 7을 참조하여 설명을 한 단결정 반도체막의 형성 방법과 동일한 방법으로 형성될 수 있다. 즉, 다결정 실리콘을 형성한 후 단결정 실리콘 제2 플러그(430)를 씨앗층으로 사용하는 재결정화 가열 공정을 진행하여 단결정 실리콘 반도체막을 형성할 수 있다.
도 13을 참조하여, 제2 플러그(430)가 노출되도록 단결정 반도체막(700)을 패터닝하여 단결정 반도체 패턴(750)을 형성한 후 피형 트랜지스터(900)를 형성한다. 트랜지스터(900)의 게이트(930) 양측벽에 스페이서(990)가 형성될 수 있다.
도 14를 참조하여, 제2 층간절연막(1000)을 형성한 후 바디 콘택트(1100), 소오스/드레인 콘택트(1130), 소오스/드레인 콘택트(1150)를 형성한다.
도 10 내지 도 14를 참조하여 설명한 방법에서 반도체 패턴(750)이 제2 플러그(430)와 연결되도록 패터닝될 수도 있다. 이는 제1 트랜지스터 및 제2 트랜지스 터가 서로 동일한 도전형으로서 서로 연결될 필요가 있는 경우에 특히 유용하다. 왜냐하면 별도의 콘택트 공정없이 제2 트랜지스터가 형성되는 반도체막에 대한 패터닝 공정을 통해서 용이하게 제1 트랜지스터 및 제2 트랜지스터가 연결될 수 있다.
또한, 제1 플러그(410), 제2 플러그(430) 및 반도체막(700)은 에피탁시 성장법을 진행하여 제1 개구부(610) 및 제2 개구부(630) 내부 그리고 제1 층간절연막(300) 상부면에 에피탁시 실리콘막을 형성하고 평탄화 공정을 진행한 후 재결정화 공정을 진행하는 것에 의해 형성될 수 있다. 이 경우 공정에 따라서는 평탄화 공정 그리고/또는 재결정화 공정을 진행하지 않을 수도 있다.
또, 도 10 내지 도 14를 참조하여 설명한 방법에서, 도 15에 도시된 바와 같이 소오스/드레인 콘택트(1110)가 제1 트랜지스터(200)의 소오스/드레인(950) 및 제2 트랜지스터(900)의 소오스/드레인(250)에 동시에 연결되도록 형성될 수 있다. 이 경우 도전막(550)이 제1 트랜지스터(200)의 소오스/드레인(250) 및 제2 트랜지스터(900)의 소오스/드레인(950)으로 확장하지 않도록 형성된다.
도 5 내지 도 9, 도 10 내지 도 14, 그리고 도 15를 참조하여 설명을 한 본 발명의 실시 예들에서 본 발명이 적용되는 반도체 소자에서 구성 소자들에 요구되는 전기적인 연결을 위해서 도전막(550)에 대한 패터닝에 따른 도전막의 형태, 반도체막(700)에 대한 패터닝에 따른 반도체 패턴의 형태, 소오스/드레인 콘택트, 게이트 콘택트 등의 공정에서의 콘택트 홀의 위치 등은 본 발명의 사상에서 벗어나지 않고 당업자 수준에서 변경될 수 있다.
본 발명에 따르면, 높은 집적도의 반도체 소자를 형성하는 것을 가능하게 한다.
본 발명에 따르면, 플로팅 바디 효과가 제거된 에스오아이 트랜지스터를 형성할 수 있다.
본 발명에 따르면, 경제적인 방법으로 에스오아이 소자를 형성할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

Claims (19)

  1. 반도체 기판 상에 도전막 및 절연막을 형성하는 것;
    상기 절연막을 패터닝하여 상기 절연막을 관통해서 상기 도전막 패턴을 노출하는 제1 개구부를 형성하는 것;
    상기 제1 개구부를 통해서 상기 도전막에 전기적으로 연결되도록 상기 절연막 상에 반도체 패턴을 형성하는 것; 그리고,
    상기 반도체 패턴에 트랜지스터를 형성하는 것을 포함하는 반도체 소자 형성 방법.
  2. 청구항 1에 있어서,
    상기 도전막을 형성하기 전에 상기 반도체 기판 상에 하부 층간절연막을 형성하는 것을 더 포함하며,
    상기 절연막을 패터닝하여 상기 제1 개구부를 형성하는 것은 상기 절연막 및 상기 하부 층간절연막을 패터닝하여 상기 절연막 및 하부 층간절연막을 관통해서 상기 반도체 기판의 단결정 활성영역을 노출하는 제2 개구부를 형성하는 것을 포함하는 반도체 소자 형성 방법.
  3. 청구항 2에 있어서,
    상기 제1 개구부를 통해서 상기 도전막에 전기적으로 연결되도록 상기 절연 막 상에 반도체 패턴을 형성하는 것은:
    상기 제1 개구부 및 상기 제2 개구부 내부 그리고 상기 절연막 상에 반도체막을 형성하는 것;
    열처리 공정을 진행하여 상기 절연막 상의 반도체막을 단결정화하는 것; 그리고,
    상기 단결정화한 반도체막을 패터닝하여 상기 반도체 패턴을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  4. 청구항 2에 있어서,
    상기 제1 개구부를 통해서 상기 도전막에 전기적으로 연결되도록 상기 절연막 상에 반도체 패턴을 형성하는 것은:
    상기 제1 개구부 및 상기 제2 개구부를 채우는 플러그를 형성하는 것;
    상기 플러그 및 상기 절연막 상에 반도체막을 형성하는 것;
    열처리 공정을 진행하여 상기 반도체막을 단결정화하는 것; 그리고,
    상기 반도체막을 패터닝하여 상기 반도체 패턴을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  5. 청구항 4에 있어서,
    상기 제1 개구부 및 상기 제2 개구부를 채우는 플러그를 형성하는 것은 에피탁시 성장법을 사용하여 상기 제2 개구부에는 단결정 실리콘을 형성하고, 상기 제1 개구부에는 다결정 실리콘을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  6. 청구항 1에 있어서,
    상기 도전막을 형성하기 전에 상기 반도체 기판 상에 하부 층간절연막을 형성하는 것;
    상기 하부 층간절연막을 패터닝하여 상기 반도체 기판의 단결정 활성영역을 노출하는 제2 개구부를 형성하는 것; 그리고
    에피탁시 성장법을 사용하여 상기 제2 개구부 내에 단결정 실리콘 플러그를 형성하는 것을 더 포함하며,
    상기 도전막은 상기 단결정 실리콘 플러그 상에 그리고 상기 하부 층간절연막 상에 형성되고,
    상기 절연막을 패터닝하여 상기 제1 개구부를 형성하는 것은 상기 절연막을 패터닝하여 상기 단결정 실리콘 플러그를 노출하는 제3 개구부를 형성하는 것을 포함하는 반도체 소자 형성 방법.
  7. 청구항 6에 있어서,
    상기 제1 개구부를 통해서 상기 도전막에 전기적으로 연결되도록 상기 절연막 상에 반도체 패턴을 형성하는 것은:
    상기 제1 개구부 내부, 상기 제3 개구부 내부 및 상기 절연막 상에 반도체막을 형성하는 것;
    열처리 공정을 진행하여 상기 반도체막을 단결정화하는 것; 그리고,
    상기 반도체막을 패터닝하여 상기 반도체 패턴을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  8. 청구항 7에 있어서,
    반도체 기판 상에 도전막 및 절연막을 형성하는 것은:
    상기 반도체 기판 상에 다결정 실리콘막을 형성하는 것;
    상기 다결정 실리콘막 상에 실리콘 산화막을 형성하는 것; 그리고,
    이온주입 공정을 진행하여 상기 다결정 실리콘막을 도핑하는 것을 포함하는 반도체 소자 형성 방법.
  9. 반도체 기판의 단결정 활성영역에 제1 트랜지스터 및 층간절연막을 형성하는 것;
    상기 층간절연막 상에 순차적으로 다결정 도전막 및 절연막을 형성하는 것;
    상기 절연막 및 상기 층간절연막을 패터닝하여 상기 절연막 내에 상기 도전막을 노출하는 제1 개구부를, 상기 절연막 및 상기 층간절연막 내에 상기 반도체 기판의 단결정 활성영역을 노출하는 제2 개구부를 형성하는 것;
    에피탁시 성장법을 사용하여 상기 제1 개구부에 상기 도전막에 전기적으로 연결되는 제1 플러그를, 상기 제2 개구부에는 단결정의 제2 플러그를 형성하는 것;
    상기 제1 및 제2 플러그들 상에 그리고 상기 절연막 상에 단결정 반도체 패 턴을 형성하는 것; 그리고,
    상기 단결정 반도체 패턴에 제2 트랜지스터를 형성하는 것을 포함하는 반도체 소자 형성 방법.
  10. 청구항 9에 있어서,
    상기 단결정 반도체막을 형성하는 것은:
    상기 제1 및 제2 플러그들 상에 그리고 상기 절연막 상에 다결정 반도체 패턴을 형성하는 것; 그리고,
    열처리 공정을 진행하여 상기 다결정 반도체 패턴을 단결정화하는 것을 포함하는 반도체 소자 형성 방법.
  11. 제1 트랜지스터가 형성된 반도체 기판 상에 상기 반도체 기판의 단결정 활성영역을 노출하는 제2 개구부를 갖는 층간절연막을 형성하는 것;
    에피탁시 성장법을 사용하여 상기 제2 개구부에 단결정 플러그를 형성하는 것;
    상기 단결정 플러그 및 층간절연막 상에 도전막을 형성하는 것;
    상기 도전막 상에 상기 도전막을 노출하는 제1 개구부 및 상기 단결정 플러그 상에 위치하는 제3 개구부를 갖는 절연막을 형성하는 것;
    상기 제1 개구부 및 상기 제3 개구부 내부 그리고 상기 절연막 상에 단결정 반도체 패턴을 형성하는 것; 그리고,
    상기 단결정 반도체 패턴에 제2 트랜지스터를 형성하는 것을 포함하는 반도체 소자 형성 방법.
  12. 청구항 11에 있어서,
    상기 단결정 반도체막을 형성하는 것은:
    상기 제1 개구부 및 제2 개구부 내부 및 상기 절연막 상에 다결정 반도체 패턴을 형성하는 것; 그리고,
    열처리 공정을 진행하여 상기 다결정 반도체 패턴을 단결정화하는 것을 포함하는 반도체 소자 형성 방법.
  13. 반도체 기판 상에 차례로 형성된 도전막 및 절연막;
    상기 절연막을 관통하는 플러그를 통해서 상기 도전막에 전기적으로 연결되도록 상기 절연막 상에 형성된 반도체 패턴; 그리고,
    상기 반도체 패턴에 형성된 트랜지스터를 포함하는 반도체 소자.
  14. 청구항 13에 있어서,
    상기 도전막 및 상기 반도체 기판 사이에 위치하는 층간절연막; 그리고,
    상기 층간절연막 및 상기 반도체 기판 사이에 위치하는 하부 트랜지스터를 더 포함하며, 상기 도전막은 상기 층간절연막 상에 위치하는 반도체 소자.
  15. 청구항 13에 있어서,
    상기 플러그 및 반도체 패턴은 복수 개로 형성되어 대응하는 반도체 패턴 및 플러그가 서로 전기적으로 연결되고, 상기 도전막은 상기 복수 개의 플러그들에 전기적으로 연결되는 반도체 소자.
  16. 청구항 14에 있어서,
    상기 반도체 패턴 외측의 층간절연막을 관통하여 상기 반도체 기판의 활성영역에 연결된 플러그를 더 포함하는 반도체 소자.
  17. 반도체 기판 상에 상기 반도체 기판의 표면에 대해서 수직 방향으로 적어도 1회 반복적으로 배치되고 층간절연막에 의해서 인접한 구조들이 서로 절연되며 트랜지스터를 구비하는 에스오아이 구조; 그리고,
    각각의 에스오아이 구조에 형성된 트랜지스터를 포함하며,
    상기 에스오아이 구조는 차례로 적층된 바디 콘택트를 위한 도전막 패턴, 절연막 및 상기 절연막을 관통하여 상기 도전막 패턴에 전기적으로 연결되는 반도체 패턴을 포함하고, 상기 트랜지스터는 상기 반도체 패턴에 형성되는 에스오아이 반도체 소자.
  18. 청구항 17에 있어서,
    최하층의 에스오아이 구조 아래의 상기 반도체 기판 상에 형성된 하부 트랜 지스터를 더 포함하는 에스오아이 반도체 소자.
  19. 청구항 17에 있어서,
    상기 에스오아이 구조는 상기 반도체 기판의 표면에 대해서 수평적으로도 복수 개 배열되며, 수평적으로 배열된 복수 개의 에스오아이 구조의 도전막 패턴들은 서로 연결된 에스오아이 반도체 소자.
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