[go: up one dir, main page]

KR100971532B1 - 구동 트랜지스터를 포함하는 반도체 소자 - Google Patents

구동 트랜지스터를 포함하는 반도체 소자 Download PDF

Info

Publication number
KR100971532B1
KR100971532B1 KR1020080049219A KR20080049219A KR100971532B1 KR 100971532 B1 KR100971532 B1 KR 100971532B1 KR 1020080049219 A KR1020080049219 A KR 1020080049219A KR 20080049219 A KR20080049219 A KR 20080049219A KR 100971532 B1 KR100971532 B1 KR 100971532B1
Authority
KR
South Korea
Prior art keywords
driving
cell
semiconductor
layer
semiconductor pattern
Prior art date
Application number
KR1020080049219A
Other languages
English (en)
Other versions
KR20090123242A (ko
Inventor
윤종인
정순문
김한수
장재훈
조후성
박준범
정재훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080049219A priority Critical patent/KR100971532B1/ko
Priority to US12/473,055 priority patent/US8258517B2/en
Publication of KR20090123242A publication Critical patent/KR20090123242A/ko
Application granted granted Critical
Publication of KR100971532B1 publication Critical patent/KR100971532B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H10D86/215—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/011—Manufacture or treatment comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10D88/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 구동 트랜지스터를 포함하는 반도체 소자를 제공한다. 이 소자는 기판 상에 차례로 적층된 절연막 및 반도체막, 및 반도체막 내에 형성되어 반도체 패턴을 정의하는 격리 트렌치를 채우는 소자분리막을 포함한다. 고전압을 제어하는 구동 트랜지스터가 반도체 패턴에 형성되고, 격리 트렌치의 바닥면은 절연막의 상부면의 일부이다.

Description

구동 트랜지스터를 포함하는 반도체 소자{A SEMICONDUCTOR DEVICE HAIVNG A DRIVING TRANSISTOR}
본 발명은 반도체 소자에 관한 것으로, 특히, 구동 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자들은 데이터를 저장하는 기억 소자 및 데이터들을 연산처리하여 소정의 명령을 수행할 수 있는 논리 소자등이 있다. 소형화, 다기능화 및 낮은 제조 단가등의 특성들로 인하여, 반도체 소자들은 현대의 정보화사회에서 중요한 매개체로 각광 받고 있다. 하지만, 반도체 산업이 고도로 발전함에 따라, 반도체 소자의 다기능화, 고속화, 고집적화, 외부환경에 대한 안정성, 보다 낮은 제조 단가 및/또는 저소비전력화등에 대한 요구가 점점 더 증가되고 있다. 그러나, 이러한 요구 특성들은 서로 트레이드오프(trade off) 관계에 있어, 상술한 요구 특성들을 충족시키는 것이 점점 어려워지고 있다.
통상적으로, 반도체 소자들은 소정의 기능을 수행하기 위한 구동 회로를 포함한다. 구동회로들은 다양한 단일 요소들로 구성될 수 있다. 반도체 소자들의 구동회로들 중에서 일부는 고전압용 구동 트랜지스터를 포함할 수 있다. 통상적으로, 고전압용 구동 트랜지스터는 높은 전압을 제어하기 때문에, 고전압용 구동 트랜지스터를 포함하는 구동회로의 평면적은 매우 넓다. 즉, 고전압용 구동 트랜지스터 및 이웃한 다른 트랜지스터들과의 간섭현상(ex, 펀치스루현상등)을 방지하기 위하여, 고전압용 구동 트랜지스터는 이웃한 다른 트랜지스터들로 부터 매우 멀리 이격될 수 있다. 따라서, 상술한 요구 특성들 충족시키는 것이 어려워질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고전압을 제어하고 고집적화에 최적화된 구동 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고전압을 제어하고 고집적화에 최적화되고 신뢰성이 우수한 구동 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 본 발명의 일 실시예에 따른 반도체 소자는 기판 상에 차례로 배치된 절연막 및 반도체막; 상기 반도체막 내에 형성되어 서로 이격된 제1 반도체 패턴 및 제2 반도체 패턴을 정의하는 격리 트렌치를 채우는 소자분리막; 상기 제1 반도체 패턴에 형성된 제1 구동 트랜지스터; 및 상기 제2 반도체 패턴에 형성된 제2 구동 트랜지스터를 포함할 수 있다. 상기 격리 트렌치의 바닥면은 상기 절연막의 상부면의 일부이고, 상기 제1 및 제2 구동 트랜지스터들 중에서 적어도 하나는 전원전압 보다 높은 고전압을 제어한다.
일 실시예에 따르면, 상기 제1 반도체 패턴은 서로 옆으로 이격된 활성부 및 픽업부와, 일단이 상기 활성부에 접촉하고 타단이 상기 픽업부에 접촉된 연결부를 포함할 수 있다. 상기 제1 구동 트랜지스터는 상기 활성부에 형성되고, 상기 연결부의 상부면은 상기 활성부 및 픽업부의 상부면 보다 낮다.
일 실시예에 따르면, 상기 제1 구동 트랜지스터는, 상기 활성부내에 서로 이격된 소오스 및 드레인; 및 상기 소오스 및 드레인 사이의 상기 활성부 상에 배치된 게이트를 포함할 수 있다. 상기 활성부, 연결부 및 픽업부는 제1 도전형의 도펀트로 도핑되고, 상기 소오스 및 드레인은 제2 도전형의 도펀트로 도핑되고, 상기 게이트 아래의 상기 활성부는 상기 연결부를 경유하여 상기 픽업부와 전기적으로 접속된다.
일 실시예에 따르면, 상기 소자는 상기 픽업부내에 형성된 픽업 도프트 영역(pickup doped region)을 더 포함할 수 있다. 상기 픽업 도프트 영역은 제1 도전형의 도펀트로 도핑되고, 상기 픽업 도프트 영역의 도펀트 농도는 상기 픽업부의 도펀트 농도 보다 높은 것이 바람직하다.
일 실시예에 따르면, 상기 소자분리막은 연장되어 상기 연결부의 상부면 상에도 배치되는 것이 바람직하다.
일 실시예에 따르면, 상기 제1 및 제2 반도체 패턴들간 이격 거리는 상기 고 전압에 의하여 상기 소자분리막이 파손되는 임계 두께(critical thickness) 보다 큰 것이 바람직하다.
일 실시예에 따르면, 상기 제1 구동 트랜지스터이 상기 고전압을 제어할 수 있다. 이때, 상기 제1 및 제2 반도체 패턴들간 이격 거리는 상기 제1 구동 트랜지스터의 채널 길이의 15% 내지 40%인 것이 바람직하다.
일 실시예에 따르면, 상기 소자는 상기 기판에 형성된 기저 소자층(base device floor)을 더 포함할 수 있다. 상기 절연막은 상기 기저 소자층을 덮는다.
본 발명의 다른 실시예에 따른 반도체 소자는 기판 상에 차례로 배치된 절연막 및 반도체막; 상기 반도체막내에 형성되어 셀 반도체 패턴 및 구동 반도체 패턴을 정의하는 격리 트렌치, 및 상기 셀 반도체 패턴내에 형성되어 셀 활성부를 정의하는 셀 트렌치를 채우는 소자분리막; 상기 셀 반도체 패턴에 형성된 적어도 하나의 기억 셀; 및 상기 구동 반도체 패턴에 형성된 구동 트랜지스터를 포함할 수 있다. 상기 셀 트렌치의 바닥면은 상기 절연막의 상부면 보다 높고, 상기 격리 트렌치의 바닥면은 상기 절연막의 상부면의 일부이다.
일 실시예에 따르면, 상기 구동 트랜지스터는 전원전압 보다 높은 고전압을 제어하는 것이 바람직하다. 상기 구동 반도체 패턴은 서로 옆으로 이격된 구동 활성부 및 구동 픽업부와, 일단이 상기 구동 활성부에 접촉되고 타단이 상기 구동 픽업부에 접촉된 연결부를 포함할 수 있다. 이때, 상기 구동 트랜지스터는 상기 구동 활성부에 형성되고, 상기 연결부의 상부면은 상기 구동 활성부 및 구동 픽업부의 상부면들 보다 낮다. 상기 소자분리막은 연장되어 상기 연결부의 상부면 상에 배치 되는 것이 바람직하다.
일 실시예에 따르면, 상기 연결부의 상부면 및 상기 셀 트렌치의 바닥면은 동일한 높이인 것이 바람직하다.
일 실시예에 따르면, 상기 기억 셀은, 상기 셀 활성부 상부를 가로지르는 제어 게이트; 상기 제어 게이트와 상기 셀 활성부 사이에 개재된 전하저장층; 상기 전하저장층과 상기 제어 게이트 사이에 개재된 터널 절연막; 및 상기 전하저장층과 상기 제어 게이트 사이에 개재된 블로킹 절연막을 포함할 수 있다. 상기 전하저장층은 전하를 저장하는 트랩들을 포함하는 절연물질 및 반도체 중에서 어느 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 셀 트렌치는 상기 셀 반도체 패턴에 셀 픽업부 및 복수의 셀 활성부들을 정의할 수 있다. 이때, 상기 각 셀 활성부들에 적어도 하나의 상기 기억 셀들이 형성되고, 복수의 상기 기억 셀들의 제어 게이트들 아래에 위치한 상기 셀 활성부들은 상기 셀 트렌치 아래에 위치한 상기 셀 반도체 패턴들의 일부분들을 경유하여 상기 블록 픽업부에 전기적으로 접속되는 것이 바람직하다.
본 발명에 따르면, 고전압을 제어하는 구동 트랜지스터가 형성되는 반도체 패턴은 절연막 상에 배치된다. 또한, 반도체 패턴을 정의하는 격리 트렌치의 바닥면은 상기 절연막의 상부면의 일부이다. 즉, 상기 격리 트렌치에 의하여 상기 반도체 패턴은 이웃하는 반도체 패턴과 완전히 격리된다. 이에 따라, 상기 반도체 패턴 및 이웃한 반도체 패턴간 이격 거리를 감소시킬 수 있다. 그 결과, 고집적화에 최 적화되고, 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다.
또한, 상기 반도체 패턴은 서로 이격된 활성부 및 픽업부와, 이들을 연결시키는 연결부를 갖는다. 이때, 상기 연결부의 상부면은 활성부 및 픽업부의 상부면들 보다 낮다. 이에 따라, 상기 활성부에 형성되는 구동 트랜지스터의 소오스 및 드레인이 픽업부와 격리됨과 더불어 게이트 아래의 활성부는 연결부를 경유하여 픽업부와 전기적으로 접속된다. 그 결과, 상기 구동 트랜지스터의 플로팅 바디 효과를 방지할 수 있다.
이에 더하여, 상기 반도체 패턴과 이격된 셀 반도체 패턴이 배치될 수 있다. 셀 반도체 패턴은 셀 트렌치에 의하여 정의된 셀 활성부를 포함한다. 이때, 셀 트렌치의 바닥면은 상기 절연막의 상부면 보다 높다. 즉, 상기 셀 트렌치의 바닥면 아래에는 상기 셀 반도체 패턴의 일부분이 배치된다. 이로써, 상기 셀 반도체 패턴에 복수의 기억 셀들이 형성될지라도 기억 셀들의 제어 게이트 아래의 활성부들은 서로 전기적으로 접속된다. 그 결과, 상기 셀 반도체 패턴에는 하나의 셀 픽업부를 통하여 복수의 기억 셀들의 게이트 아래 활성부들에게 백바이어스(back bias)를 제공할 수 있다. 이로써, 고집적화에 최적화되고 신뢰성이 우수한 반도체 소자를 구현할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용 이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 보여주는 평면도이고, 도 2a는 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 을 따라 취해진 단면도이며, 도 2b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 을 따라 취해진 단면도이다. 도 2a에서 참조부호 "20"은 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이고, 참조부호 "25"는 도 1의 Ⅱ-Ⅱ'를 따라 취해진 단면도이다. 도 2b에서 참조부호 "30"은 도 1의 Ⅲ-Ⅲ'을 따라 취해진 단면도이고, 참조부호"35"는 도 1의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 기판(50) 상에 절연막(100)이 배치된다. 상기 기판(50)은 반도체 기판일 수 있다. 상기 절연막(100) 상에 소자층(device floor)이 배치된다. 상기 소자층은 전원전압에 비하여 높은 전압(이하, 고전압이라 함)을 제어하는 적어도 하나의 구동 트랜지스터(132,134)를 포함하는 구동회로 영역(15)을 포함한다. 상기 고전압은 승압회로에 의하여 생성될 수 있다. 상기 절연막(100) 상의 소자층은 셀 어레이 영역(10)을 더 포함할 수 있다. 상기 절연막(100)은 산화물, 질화물 또는 산화질화물 중에서 적어도 하나를 포함할 수 있다.
서로 이웃한 제1 구동 반도체 패턴(105) 및 제2 구동 반도체 패턴(108)이 상기 구동회로 영역(15) 내에 배치된다. 상기 제1 및 제2 구동 반도체 패턴들(105,108)은 서로 옆으로 이격되어 배치된다. 셀 반도체 패턴(103)이 상기 셀 어레이 영역(10)내에 배치된다. 상기 제1 및 제2 구동 반도체 패턴들(105,108)과, 셀 반도체 패턴(103)은 상기 절연막(100) 상에 배치된다. 상기 제1 구동, 제2 구동 및 셀 반도체 패턴들(105,108,103)은 상기 절연막(100)의 상부면과 접촉될 수 있다. 상기 제1 구동, 제2 구동 및 셀 반도체 패턴들(105,108,103)은 격리 트렌치(120)에 의하여 서로 이격된다. 이때, 상기 격리 트렌치(120)의 바닥면은 상기 절연막(100)의 상부면의 일부이다. 즉, 상기 격리 트렌치(120)에 의하여 상기 제1 구동, 제2 구동 및 셀 반도체 패턴들(105,108,103)은 완전히 이격된다. 소자분리막(125)이 상기 격리 트렌치(120)를 채운다. 따라서, 상기 제1 구동, 제2 구동 및 셀 반도체 패턴들(105,108,103)은 상기 격리 트렌치(120)에 의하여 완전히 이격되고 상기 소자분리막(120)에 의하여 전기적으로 절연된다. 상기 소자분리막(125)은 절연 특성이 우수한 절연물질을 포함한다. 예컨대, 상기 소자분리막(125)은 산화물, 질화물 및 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 소자분리막(125)은 이외에 다른 우수한 절연 특성을 갖는 물질을 포함할 수도 있다.
상기 격리 트렌치(120)의 바닥면이 상기 절연막(100)으로 이루어짐으로써, 상기 소자분리막(125)은 상기 격리 트렌치(120) 아래의 절연막(100)과 접촉될 수 있다. 상기 제1 구동, 제2 구동 및 셀 반도체 패턴들(105,108,103)은 단결정 상태일 수 있다. 예컨대, 상기 제1 구동, 제2 구동 및 셀 반도체 패턴들(105,108,103) 은 단결정 실리콘, 단결정 게르마늄 또는 단결정 실리콘-게르마늄일 수 있다.
도 2b는 도 1의 구동회로 영역(15)을 상세하게 설명하기 위한 단면도이다. 도 1 및 도 2b를 참조하여 상기 구동회로 영역(15)에 대해 좀더 구체적으로 설명한다. 제1 구동 트랜지스터가 상기 제1 구동 반도체 패턴(105)에 배치되고, 제2 구동 트랜지스터가 상기 제2 구동 반도체 패턴(108)에 배치된다. 구체적으로, 상기 제1 구동 소오스(133s) 및 제1 구동 드레인(133d)이 상기 제1 구동 반도체 패턴(105)내에 서로 이격되어 배치되고, 상기 제1 구동 소오스(133s) 및 제1 구동 드레인(133d) 사이의 상기 제1 구동 반도체 패턴(105) 상부에 제1 구동 게이트(132)가 배치된다. 상기 제1 구동 소오스, 드레인 및 게이트(133s,133d,132)는 제1 구동 트랜지스터를 구성한다. 제2 구동 소오스(135s) 및 제2 구동 드레인(135d)이 상기 제2 구동 반도체 패턴(108) 내에 서로 이격되어 배치되고, 제2 구동 게이트(134)가 상기 제2 구동 소오스(135s) 및 제2 구동 드레인(135d) 사이의 상기 제2 구동 반도체 패턴(108) 상부에 배치된다. 상기 제2 구동 소오스, 드레인 및 게이트(135s,135d,134)는 제2 구동 트랜지스터를 구성한다. 상기 제1 구동 및 제2 구동 트랜지스터들 중에서 적어도 하나는 상기 고전압을 제어한다. 구동 게이트 절연막(112)이 상기 제1 구동 게이트(132)와 상기 제1 구동 반도체 패턴(105) 사이 및 상기 제2 구동 게이트(134)와 상기 제2 구동 반도체 패턴(108) 사이에 개재될 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 구동 트랜지스터들은 모두 상기 고전압을 제어할 수 있다. 이와는 달리, 상기 제1 구동 트랜지스터는 상기 고전압을 제어하고, 상기 제2 구동 트랜지스터는 상기 고전압 보다 낮은 전압을 제어할 수도 있다. 이 경우에, 상기 제2 구동 게이트(134)와 제2 구동 반도체 패턴(108) 사이의 구동 게이트 절연막은 상기 제1 구동 게이트(132)와 제1 구동 반도체 패턴(105) 사이의 구동 게이트 절연막 보다 얇을 수 있다. 이하, 설명의 편의를 위하여 상기 제1 및 제2 구동 트랜지스터들이 모두 상기 고전압을 제어하는 것으로 가정하여 설명한다.
상기 제1 구동 반도체 패턴(105)과 이웃한 상기 제2 구동 반도체 패턴(108)간 이격 거리(Ds)는 상기 고전압에 의하여 상기 소자분리막(125)이 파손(breakdown)되는 임계 두께(critical thickness) 보다 큰 것이 바람직하다. 이때, 상기 이격 거리(Ds)는 상기 제1 구동 트랜지스터 및 제2 구동 트랜지스터간 최단 거리에 해당할 수 있다. 예컨대, 도 2b에서, 제1 구동 드레인(133d) 및 제2 구동 소오스(135s)간 최단 거리일 수 있다.
상술한 바와 같이, 서로 이웃한 상기 제1 및 제2 구동 반도체 패턴들(105,108)은 상기 절연막(100) 상에 배치되며, 상기 격리 트렌치(120)에 의하여 완전히 이격되고, 상기 소자분리막(125)에 의해 서로 절연된다. 즉, 상기 제1 및 제2 구동 반도체 패턴들(105,108)은 상기 절연막(100) 및 소자분리막(125)에 의해 둘러싸여 있다. 이에 따라, 상기 고전압을 제어하는 제1 구동 트랜지스터 및 이웃한 제2 구동 트랜지스터는 매우 우수한 절연 특성을 갖는다. 그 결과, 상기 제1 및 제2 구동 반도체 패턴들(105,108)간 이격 거리(Ds)를 최소화하여 고도로 집적화된 반도체 소자를 구현할 수 있다.
특히, 상기 이격 거리(Ds)는 상기 고전압을 제어하는 상기 제1 구동 트랜지 스터의 채널 길이의 15% 내지 40%인 것이 바람직하다. 상기 채널 길이는 상기 제1 구동 소오스(133s) 및 제1 구동 드레인(133d)간 거리로 정의된다.
만약, 서로 이웃한 고전압용 트랜지스터들이 반도체 기판에 형성되면, 고전압용 트랜지스터들은 필드산화막 아래의 반도체 기판을 경유하여 서로 연결될 수 있다. 이 경우에, 충분한 절연 특성을 확보하기 위하여, 이웃한 고전압용 트랜지스터들은 약 고전압용 트랜지스터의 채널 길이 만큼 이격되어야 한다. 하지만, 상술한 본 발명에 따르면, 상기 제1 및 제2 구동 트랜지스터들은 상기 소자분리막(125) 및 절연막(100)에 의하여 완전히 격리되기 때문에, 상기 이격 거리(Ds)를 상기 제1 구동 트랜지스터의 채널 길이의 15% 내지 40%로 감소시킬 수 있다. 따라서, 고도로 집적화된 반도체 소자를 구현할 수 있다.
상기 제1 구동 반도체 패턴(105)은 서로 옆으로 이격된 제1 구동 활성부(106a) 및 제1 구동 픽업부(106b, first pickup portion)와, 이들(106a,106b)을 연결하는 제1 연결부(106c)를 포함한다. 이때, 상기 제1 연결부(106c)의 상부면은 상기 제1 구동 활성부(106a) 및 제1 구동 픽업부(106b)의 상부면들 보다 낮다. 상기 제1 구동 활성부(106a)의 상부면 및 상기 제1 구동 픽업부(106b)의 상부면은 동일한 높이일 수 있다. 상기 제1 연결부(106c)의 일단은 상기 제1 구동 활성부(106a)와 접촉되고, 상기 제1 연결부(106c)의 타단은 상기 제1 구동 픽업부(106b)와 접촉된다. 상기 제1 연결부(106c)의 상부면 및 상기 제1 연결부(106c)에 인접한 상기 제1 구동 활성부(106a) 및 제1 구동 픽업부(106b)의 일측면들은 제1 리세스 영역(123)을 정의한다. 상기 제1 리세스 영역(123)에 의하여 상기 제1 구 동 활성부(106a) 및 제1 구동 픽업부(106b)의 윗부분들은 서로 이격되고, 상기 제1 연결부(106c)에 의하여 상기 제1 구동 활성부(106a) 및 제1 구동 픽업부(106b)는 서로 연결된다. 상기 소자분리막(125)은 연장되어 상기 제1 리세스 영역(123)을 채우는 것이 바람직하다. 즉, 상기 제1 소자분리막(125)은 상기 제1 연결부(106c)의 상부면 상에도 배치된다.
상기 제1 구동 트랜지스터는 상기 제1 구동 활성부(106a)에 형성되는 것이 바람직하다. 구체적으로, 상기 제1 구동 소오스(133s) 및 제1 구동 드레인(133d)은 상기 제1 구동 활성부(106a)내에 형성되고, 상기 제1 구동 게이트(132)는 상기 제1 구동 소오스 및 드레인(133s,133d) 사이의 상기 제1 구동 활성부(106a) 상부에 배치된다. 상기 제1 구동 활성부(106a), 제1 연결부(106c) 및 제1 구동 픽업부(106b)는 제1 도전형의 도펀트로 도핑되고, 상기 제1 구동 소오스 및 드레인(133s,133d)은 제2 도전형의 도펀트로 도핑된다. 따라서, 상기 제1 구동 게이트(132) 아래의 제1 구동 활성부(106a)는 상기 제1 연결부(106c)를 경유하여 상기 제1 구동 픽업부(106b)와 전기적으로 접속된다. 상기 제1 구동 픽업부(106b)의 윗부분에는 제1 픽업 도프트 영역(138)이 형성될 수 있다. 상기 제1 픽업 도프트 영역(138, first pickup doped region)은 상기 제1 구동 픽업부(106b)와 동일한 타입의 도펀트인 상기 제1 도전형의 도펀트로 도핑된다. 이때, 상기 제1 픽업 도프트 영역(138)의 도펀트 농도는 상기 제1 구동 픽업부(106b)의 도펀트 농도 보다 높은 것이 바람직하다.
상술한 바와 같이, 상기 제1 구동 반도체 패턴(105)은 제1 구동 트랜지스터 가 형성되는 제1 구동 활성부(106a)와 제1 구동 트랜지스터에 백바이어스(back bias)를 제공하기 위한 제1 구동 픽업부(106b)로 구분되고, 이들(106a,106b)은 상기 제1 연결부(106c)에 의하여 전기적으로 접속된다. 이로써, 상기 제1 구동 게이트(132) 아래의 상기 제1 구동 활성부(106a)에 백바이어스를 제공할 수 있다. 그 결과, 상기 제1 구동 트랜지스터의 플로팅 바디 효과(floating body effect)를 방지할 수 있다.
만약, 상기 제1 구동 게이트(132) 아래의 제1 구동 활성부(106a)가 플로팅(floating)되면, 상기 제1 구동 트랜지스터가 반복적으로 동작함에 따라 상기 제1 구동 활성부(106a)에 누설전하들이 축적될 수 있다. 이로 인하여, 상기 제1 구동 활성부(106a)의 전위가 동요되어 상기 제1 구동 트랜지스터가 오동작될 수 있다. 하지만, 상술한 바와 같이, 본 발명에 따르면, 상기 제1 연결부(106c)에 의하여 상기 제1 구동 트랜지스터가 형성된 제1 구동 활성부(106a)는 상기 제1 구동 픽업부(106b)에 전기적으로 접속되고, 상기 제1 구동 픽업부(106b)를 통하여 상기 제1 구동 활성부(106a)에 백바이어스를 제공할 수 있다. 그 결과, 제1 구동 트랜지스터의 오동작을 방지하여 우수한 신뢰성의 반도체 소자를 구현할 수 있다.
이와 유사하게, 상기 제2 구동 반도체 패턴(108)은 서로 옆으로 이격된 제2 구동 활성부(109a) 및 제2 구동 픽업부(109b)와, 이들(109a,109b)을 연결하는 제2 연결부(109c)를 포함한다. 상기 제2 연결부(109c)의 상부면은 상기 제2 구동 활성부(109a) 및 제2 구동 픽업부(109b)의 상부면들 보다 낮다. 상기 제2 구동 활성부(109a)의 상부면 및 상기 제1 구동 픽업부(109b)의 상부면은 동일한 높이일 수 있다. 상기 제2 연결부(109c)의 상부면 및 상기 제2 연결부(109c)에 인접한 상기 제2 구동 활성부(109a) 및 제2 구동 픽업부(109b)의 일측면들은 제2 리세스 영역을 정의한다. 상기 소자분리막(125)은 연장되어 상기 제2 리세스 영역를 채운다.
상기 제2 구동 트랜지스터는 상기 제2 구동 활성부(109a)에 형성된다. 상기 제2 구동 소오스(135s) 및 제2 구동 드레인(135d)은 상기 제2 구동 활성부(109a)내에 형성되고, 상기 제2 구동 게이트(134)는 상기 제2 구동 소오스 및 드레인(135s,135d) 사이의 제2 구동 활성부(109a) 상부에 배치된다. 상기 제2 구동 활성부(109a), 제2 연결부(109c) 및 제2 구동 픽업부(109b)는 서로 동일한 타입의 도펀트로 도핑된다. 상기 제2 구동 활성부(109a), 제2 연결부(109c) 및 제2 구동 픽업부(109b)는 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에서 어느 하나로 도핑되고, 상기 제2 구동 소오스 및 드레인(135s,135d)은 다른 하나로 도핑된다. 따라서, 상기 제2 구동 게이트(134) 아래의 제2 구동 활성부(109a)는 상기 제2 연결부(109c)를 경유하여 상기 제2 구동 픽업부(109b)와 전기적으로 접속된다. 상기 제2 구동 픽업부(109b)의 윗부분에 제1 픽업 도프트 영역이 형성될 수 있다. 상기 제2 픽업 도프트 영역은 상기 제2 구동 픽업부(109b)와 동일한 타입의 도펀트로 도핑되고, 상기 제2 픽업 도프트 영역의 도펀트 농도는 상기 제2 구동 픽업부(109b)의 도펀트 농도 보다 높다.
상기 제2 구동 반도체 패턴(108)도 상기 제2 구동 활성부(109a), 제2 연결부(109c) 및 제2 구동 픽업부(109b)에 의하여, 제2 구동 트랜지스터의 플로팅 바디 효과를 방지할 수 있다. 그 결과, 우수한 신뢰성의 반도체 소자를 구현할 수 있다.
도 1에 개시된 바와 같이, 제1 구동 활성부(106a), 제1 연결부(106c) 및 제1 구동 픽업부(106b)는 제1 방향을 따라 순차적으로 배열될 수 있다. 상기 제1 방향은 도 1의 도면에서 y축 방향에 해당한다. 상기 제1 방향에 수직한(perpendicular) 제2 방향은 도 1의 x축 방향에 해당한다. 상기 제1 및 제2 방향들은 상기 기판(100)의 상부면에 평행하다. 상기 제2 방향으로, 상기 제1 연결부(106c)의 폭은 상기 제1 구동 활성부 및 픽업부(106a,106b)의 폭들 보다 작을 수 있다. 상기 제1 연결부(106c)는 평면적 관점에서 일방향을 따라 연장될 수 있다.
한편, 상기 제1 구동 반도체 패턴(105)은 평면적 관점에서 다른 형태를 가질 수도 있다. 이를 도 3 및 도 4를 참조하여 설명한다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 구동 반도체 패턴의 일 변형예를 보여주는 평면도이다.
도 3을 참조하면, 제1 구동 반도체 패턴(105')은 제1 방향을 따라 순차적으로 배열된 제1 구동 활성부(106a'), 제1 연결부(106c') 및 제1 구동 픽업부(106b')을 포함한다. 상기 제1 방향은 도 3의 x축 방향에 해당한다. 상기 제1 방향에 수직한 제2 방향으로, 상기 제1 구동 활성부(106a'), 제1 연결부(106c') 및 제1 구동 픽업부(106b')는 서로 동일한 폭들을 갖는다. 여기서, 상기 제2 방향은 도 3의 y축 방향에 해당한다. 제1 구동 게이트(132)가 상기 제1 구동 활성부(106a') 상부를 가로지른다. 물론, 상기 제1 연결부(106c')는 상기 제1 구동 활성부(106a') 및 제1 구동 픽업부(106b')의 상부면들 보다 낮다. 상기 제1 구동 반도체 패턴(105')은 평면적 형태를 제외한 다른 특성들은 도 1 및 도 2b에 개시된 제1 구동 반도체 패 턴(105)과 동일할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 소자의 구동 반도체 패턴의 다른 변형예를 보여주는 평면도이다.
도 4를 참조하면, 제1 구동 반도체 패턴(105")는 서로 이격된 제1 구동 활성부(106a") 및 제1 구동 픽업부(106b")와, 이들(106a",106b")을 연결하는 제1 연결부(106c")를 포함한다. 상기 제1 연결부(106c")는 평면적 관점에서 제1 방향을 따라 연장된 제1 부분(95a) 및 상기 제1 방향에 비평행한 제2 방향을 따라 연장된 제2 부분(95b)을 포함한다. 상기 제1 부분(95a)의 일단과 상기 제2 부분(95b)의 일단은 서로 접촉되어 있다. 본 변형예에서도, 상기 제1 연결부(106c")의 상부면은 상기 제1 구동 활성부(106a") 및 제1 구동 픽업부(106b")의 상부면들 보다 낮으며, 상기 제1 구동 반도체 패턴(105")의 평면적 형태를 제외한 다른 특성들은 도 1 및 도 2b에 개시된 제1 구동 반도체 패턴(105)과 동일할 수 있다.
제1 구동 반도체 패턴(105,105',105")은 제1 구동 게이트(132)의 위치 및 제1 픽업부(106b,106b',106b")의 위치가 최적화될 수 있는 형태로 구현될 수 있다.
계속해서, 도 1 및 도 2b를 참조하면, 상기 제1 및 제2 구동 반도체 패턴들(105,108)은 서로 동일한 형태로 도시되어 있다. 이와는 달리, 상기 제1 및 제2 구동 반도체 패턴들(105,108)은 서로 다른 형태일 수 있다. 상기 제2 구동 반도체 패턴들(108)은 도 3의 제1 구동 반도체 패턴(105') 또는 도 4의 제1 구동 반도체 패턴(105")의 형태를 가질 수도 있다.
도 2a는 도 1의 셀 어레이 영역(10)의 단면을 나타낸다. 상기 셀 어레이 영 역(10)을 도 1 및 도 2a를 참조하여 구체적으로 설명한다. 상기 셀 반도체 패턴(103)은 상기 절연막(100) 상에 배치된다. 상기 소자분리막(125)은 연장되어 상기 셀 반도체 패턴(103)내의 셀 트렌치(122)를 채운다. 상기 셀 트렌치(122)는 상기 셀 반도체 패턴(103)내에 형성되어 복수의 셀 활성부들(104a) 및 셀 픽업부(104b)를 정의한다. 상기 셀 트렌치(122)는 더미 셀 활성부(104d)를 정의할 수 있다. 이때, 상기 더미 셀 활성부(104d)의 일부분이 상기 셀 픽업부(104b)에 해당할 수 있다. 이와는 달리, 상기 셀 픽업부(104b)는 독립적인 형태로 정의될 수도 있다. 상기 셀 트렌치(122)의 바닥면은 상기 절연막(100)의 상부면 보다 높은 것이 바람직하다. 즉, 상기 셀 트렌치(122)의 바닥면은 상기 셀 반도체 패턴(103)으로 이루어지고, 상기 셀 트렌치(122)의 바닥면 아래에는 상기 셀 반도체 패턴(103)의 일부가 존재한다. 이에 따라, 상기 복수의 셀 활성부들은 상기 셀 트렌치들(122)의 바닥면들 아래의 상기 셀 반도체 패턴(103)의 일부분들에 의하여 서로 전기적으로 접속될 수 있다.
상기 복수의 셀 활성부들(104a)은 제1 방향(도 1의 y축방향)을 따라 나란히 배열될 수 있다. 상기 더미 셀 활성부(104d)도 상기 셀 활성부들(104a)과 나란히 배열될 수있다. 상기 더미 셀 활성부(104d)는 상기 셀 활성부들(104a)의 최외각에 배치될 수 있다. 이와는 달리, 상기 더미 셀 활성부(104d)는 상기 셀 활성부들(104a)의 사이에 배치될 수도 있다.
복수의 제어 게이트들(130a)이 제2 방향(도 1의 x축방향)을 따라 상기 셀 활성부들(104a) 및 더미 셀 활성부(104d)을 나란히 가로지른다. 상기 각 셀 활성 부(104a) 및 상기 각 제어 게이트(130a) 사이에 플로팅 게이트(114b)가 개재되고, 상기 플로팅 게이트(114b) 및 상기 각 셀 활성부(104a) 사이에 터널 절연막(111)이 개재되며, 상기 플로팅 게이트(114b) 및 상기 제어 게이트(130a) 사이에 블로킹 절연 패턴(127a)이 개재된다. 상기 플로팅 게이트(114b)는 전하를 저장할 수 있는 전하저장층에 해당한다. 상기 플로팅 게이트(114b)는 반도체로 형성될 수 있다. 상기 플로팅 게이트(114b)는 상기 제1 방향(도 1의 y축방향)으로 이웃한 다른 플로팅 게이트(114b) 및 상기 제2 방향(도 1의 x축방향)으로 이웃한 다른 플로팅 게이트(114b)와 서로 이격되어 있다. 상기 제어 게이트(130a)는 도전물질로 형성된다. 예컨대, 상기 제어 게이트(130a)는 도핑된 반도체, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드등에서 선택된 적어도 하나를 포함할 수 있다. 상기 터널 절연막(111)은 산화물을 포함할 수 있다. 상기 블로킹 절연 패턴(127a)은 ONO(Oxide-Nitride-Oxide), 산화물 및 상기 터널 절연막(111)에 비하여 높은 유전상수를 갖는 고유전물질(ex, 산화알루미늄 또는 산화하프늄등과 같은 절연성 금속산화물등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 블로킹 절연 패턴(127a)이 산화물만으로 형성되는 경우에, 상기 블로킹 절연 패턴(127a)은 상기 터널 절연막(111)에 보두 두꺼울 수 있다.
상기 제어 게이트(130a) 양측의 상기 셀 활성부(104a)내에 셀 소오스/드레인(131)이 형성된다. 상기 제어 게이트(130a)와 상기 셀 활성부(104a)가 교차하는 지점에 기억 셀이 형성된다. 상기 기억 셀은 플로팅 게이트(114b), 제어 게이 트(130a) 및 셀 소오스/드레인(131)을 포함한다. 상기 기억 셀은 전원 공급이 중단될지라도, 저장된 데이터를 그대로 유지하는 비휘발성 특성을 갖는다. 상기 제2 방향으로 연장된 하나의 상기 제어 게이트(130a)은 상기 제2 방향을 따라 배열된 복수의 기억 셀들에 공유된다. 상기 각 활성부(104a)에 형성된 복수의 기억 셀들은 서로 직렬로 연결되어 하나의 셀 스트링(cell string)을 구성할 수 있다. 상기 각 셀 스트링의 양단은 접지 선택 트랜지스터 및 스트링 선택 트랜지스터에 각각 전기적으로 접속될 수 있다. 이와는 다르게, 상기 셀 반도체 패턴(103)에 형성된 복수의 기억 셀들은 노어형 비휘발성 기억 셀들일 수 있다.
상기 셀 활성부(104a), 셀 픽업부(104b) 및 상기 셀 트렌치(122)의 바닥면 아래의 셀 반도체 패턴(103)의 일부분들은 서로 동일한 타입의 도펀트로 도핑된다. 이에 따라, 상기 제어 게이트(130a) 아래의 셀 활성부들(104a)은 상기 셀 트렌치(122) 아래의 셀 반도체 패턴(130)의 일부분들을 경유하여 상기 셀 픽업부(104b)와 전기적으로 접속된다. 복수의 기억 셀들의 채널 영역들이 정의되는 복수의 셀 활성부들(104a)은 하나의 상기 셀 픽업부(104b)에 전기적으로 접속된다. 상기 셀 픽업부(104b)의 윗부분에는 셀 픽업 도프트 영역(137)이 배치될 수 있다. 상기 셀 픽업 도프트 영역(137)은 상기 셀 픽업부(104b)와 동일한 타입의 도펀트로 도핑되며, 상기 셀 픽업 도프트 영역(137)의 도펀트 농도는 상기 셀 픽업부(104b)의 도펀트 농도 보다 높은 것이 바람직하다.
계속해서, 도 1, 도 2a 및 도 2b를 참조하면, 상기 셀 트렌치(122)의 바닥면은 상기 제1 및 제2 연결부들(106c,109c)의 상부면들과 동일한 높이이다. 층간 절 연막(140)이 상기 기판(50) 전면 상에 배치된다. 상기 제1 구동 게이트(132)는 차례로 적층된 제1 하부 게이트(115a') 및 제1 상부 게이트(130b)를 포함할 수 있다. 상기 제1 하부 및 제1 상부 게이트들(115a',130b)은 서로 접속된다. 상기 제1 하부 및 제1 상부 게이트들(115a',130b) 사이에 제1 게이트간 패턴(127b)이 개재될 수 있다. 이때, 상기 제1 상부 게이트(130b)는 상기 제1 게이트간 패턴(127b)을 관통하는 제1 개구부(128a)를 채워 상기 제1 하부 게이트(115a')와 접속될 수 있다. 이와 마찬가지로, 상기 제2 구동 게이트(134)는 차례로 적층된 제2 하부 게이트(115b') 및 제2 상부 게이트(130c)를 포함할 수 있다. 상기 제2 하부 및 제2 상부 게이트들(115b',130c)은 서로 접속된다. 상기 제2 하부 및 제2 상부 게이트들(115b',130c) 사이에 제2 게이트간 패턴(127c)이 개재될 수 있다. 상기 제2 상부 게이트(130c)는 상기 제2 게이트간 패턴(127c)을 관통하는 제2 개구부(128b)를 채워 상기 제2 하부 게이트(115b')와 접속될 수 있다. 상기 제1 및 제2 하부 게이트들(115a',115b')은 상기 플로팅 게이트(114b)와 동일한 물질로 형성될 수 있다. 상기 제1 및 제2 상부 게이트들(130b,130c)는 상기 제어 게이트(130a)와 동일한 물질로 형성될 수 있다. 상기 제1 및 제2 게이트간 패턴(127b,127c)은 상기 블로킹 절연 패턴(127a)과 동일한 물질로 형성될 수 있다.
상기 층간 절연막(140)은 상기 제1 및 제2 구동 트랜지스터들 및 상기 셀 반도체 패턴(103)의 복수의 기억 셀들을 덮는다. 셀 픽업 플러그(141)가 상기 층간 절연막(140)을 관통하여 상기 셀 픽업부(104b)에 전기적으로 접속된다. 제1 구동 픽업 플러그(146a) 및 제2 구동 픽업 플러그(146b)가 상기 층간 절연막(140)을 관 통하여 상기 제1 구동 픽업부(106b) 및 제2 구동 픽업부(109b)에 각각 전기적으로 접속된다. 상기 셀 픽업 플러그(141)는 상기 셀 픽업 도프트 영역(137)을 경유하여 상기 셀 픽업부(104b)에 전기적으로 접속될 수 있다. 이와 마찬가지로, 상기 제1 구동 픽업 플러그(146a)는 상기 픽업 도프트 영역(138)을 경유하여 상기 제1 구동 픽업부(106b)와 전기적으로 접속될 수 있다. 또한, 상기 제2 구동 픽업 플러그(146b)도 상기 제2 구동 픽업부(109b)의 윗부분에 형성된 고농도의 도프트 영역을 경유하여 상기 제2 구동 픽업부(109b)에 전기적으로 접속될 수 있다. 상기 층간 절연막(140) 상에 상기 플러그들(141,142s,142d,144s,144d,146a,146b)과 각각 접속되는 배선들이 배치될 수 있다.
상기 제1 및 제2 구동 트랜지스터들에 의해 제어되는 상기 고전압은 상기 기억 셀들의 프로그램 동작 및/또는 소거 동작에 사용되는 전압일 수 있다. 상기 전원전압은 상기 기억 셀들을 판독하는 동작에 사용되는 전압일 수 있다.
계속해서, 도 1, 도 2a 및 도 2b를 참조하면, 상기 기판(50)에 기저 소자층(90, base device floor)이 형성될 수 있다. 상기 기저 소자층(90)은 셀 어레이를 포함할 수 있다. 상기 기저 소자층(90)의 셀 어레이는 기저 제어 게이트(68), 기저 전하저장층(64), 기저 터널 절연막(62), 기저 블로킹 절연 패턴(66) 및 기저 셀 소오스/드레인(70)을 포함한다. 소자분리 패턴(60)이 상기 기판(50)에 형성되어 복수의 기저 활성부들을 정의한다. 상기 각 기저 활성부들은 소자분리 패턴(60)에 의해 둘러싸인 상기 기판(50)의 일부분이다. 상기 기저 제어 게이트(68)는 상기 기저 활성부들을 가로지른다. 상기 기저 전하저장층(64)는 상기 기저 제어 게이 트(68)와 상기 각 기저 활성부 사이에 개재되고, 상기 기저 터널 절연막(62)은 상기 기저 전하저장층(64) 및 상기 각 기저 활성부 사이에 개재되고, 상기 기저 블로킹 절연 패턴(66)은 상기 기저 제어 게이트(68) 및 상기 기저 전하저장층(64) 사이에 개재된다. 상기 기저 셀 소오스/드레인(70)은 상기 기저 제어 게이트(68) 양측의 상기 기저 활성부내에 형성될 수 있다.
상기 절연막(100)은 상기 기저 소자층(90)을 덮는다. 상기 기저 소자층(90)의 셀 어레이는 상기 절연막(100) 상의 소자층내 셀 어레이 영역(10) 뿐만 아니라 구동회로 영역(15) 아래에도 배치될 수 있다. 즉, 상기 기저 소자층(90)의 셀 어레이와 상기 절연막(100) 상의 소자층내 셀 어레이 영역(10)은 수직(vertical)으로 정렬되지 않을 수 있다. 반도체 소자의 최적 특성을 위하여, 상기 기저 소자층(90)의 셀 어레이를 포함하는 여러 영역들은 상기 절연막(100) 상의 소자층내 영역들(10,15)과 적절한 관계로 배치될 수 있다.
상술한 반도체 소자에 따르면, 상기 격리 트렌치(120)를 채우는 소자분리막(125) 및 상기 절연막(100)에 의하여 상기 고전압을 제어하는 제1 구동 트랜지스터가 형성된 상기 제1 구동 반도체 패턴(105)은 이웃한 상기 제2 구동 반도체 패턴(108)으로부터 완전히 분리된다. 그 결과, 상기 제1 및 제2 구동 반도체 패턴들(105,108)간 이격 거리를 감소시켜 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
또한, 상기 제1 구동 반도체 패턴(105)은 상기 제1 구동 활성부(106a), 제1 연결부(106c) 및 제1 구동 픽업부(106b)를 포함한다. 상기 제1 연결부(106c)의 상 부면이 상기 제1 구동 활성부(106a) 및 제1 구동 픽업부(106b)의 상부면 보다 낮다. 이로써, 상기 제1 구동 트랜지스터가 배치되는 상기 제1 구동 활성부(106a)의 윗부분과 제1 구동 활성부(106a)에 백바이어스를 인가하기 위한 제1 구동 픽업부의 윗부분이 이격되고, 상기 제1 구동 활성부(106a)의 아랫부분 및 상기 제1 구동 픽업부(106b)의 아랫부분은 상기 제1 연결부(106c)에 의해 서로 전기적으로 접속된다. 그 결과, 상기 제1 구동 픽업부(106b)을 통하여 상기 제1 구동 트랜지스터의 채널 영역이 정의되는 제1 구동 활성부(106a)에 백바이어스를 제공하여 플로팅 바디 효과를 방지할 수 있다.
또한, 상기 셀 픽업부(104b)와, 상기 고전압 보다 낮은 전압이 인가되는 셀 소오스/드레인(131)이 형성되는 셀 활성부들(104a)은 상기 셀 트렌치(122) 아래의 상기 셀 반도체 패턴(103)의 일부분들에 의하여 서로 전기적으로 접속된다. 이로써, 하나의 셀 픽업부(104b)를 통하여 복수의 기억 셀들에 백바이어스를 제공할 수 있다. 그 결과, 고집적화에 최적화됨과 더불어 신뢰성이 우수한 반도체 소자를 구현할 수 있다.
상기 셀 픽업부(104b)를 통하여 백바이어스가 제공되는 복수의 기억 셀들은 상기 셀 반도체 패턴(103)에 형성된 전체 기억 셀들의 일부들일 수 있다. 즉, 하나의 상기 셀 반도체 패턴(103)에 복수의 상기 셀 픽업부들(104b)이 정의될 수 있다. 하지만, 이 경우에, 상기 셀 반도체 패턴(103)에 정의된 셀 픽업부들(104b)의 수는 상기 셀 반도체 패턴(103)에 형성된 기억 셀들의 수 보다 적다.
상기 기저 소자층(90) 및 상기 절연막(100) 상의 소자층은 상기 기판(50) 상 에 차례로 적층된다. 또한, 상기 기저 소자층(90)과 상기 절연막(100) 상의 소자층 사이에 적어도 하나의 다른 소자층이 개재될 수 있다. 이에 더하여, 상기 절연막(100) 상의 상기 소자층 상에 적어도 하나의 상부 소자층들이 적층될 수도 있다. 상술한 바와 같이, 상기 기저 소자층(90)은 셀 어레이를 포함하는 기억 소자층에 해당할 수 있다. 이와는 달리, 상기 기저 소자층(90)은 논리회로를 포함하는 논리 소자층일 수도 있다. 또한, 상기 기저 소자층(90) 및 절연막(100) 상의 상기 소자층 사이에 개재된 다른 소자층도 기억 소자층 또는 논리 소자층일 수 있다. 이에 더하여, 상기 상부 소자층도 기억 소자층 또는 논리 소자층일 수 있다.
또한, 상기 절연막(100) 상의 소자층은 상기 셀 어레이 영역(10)을 포함하는 기억 소자층에 해당한다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 절연막(100) 상의 소자층은 논리 회로 및 상기 구동회로 영역(15)을 포함하는 논리 소자층에 해당할 수도 있다. 이 경우에, 상기 기저 소자층(90)은 상술한 바와 같이, 기억 소자층이거나 또는 다른 논리 소자층일 수 있다. 이에 더하여, 상기 절연막(100) 상의 소자층 상부에 적층되는 적어도 하나의 상부 소자층도 기억 소자층 또는 또 다른 논리 소자층일 수 있다. 따라서, 본 발명에 따른 반도체 소자는 논리 소자층 및 기억 소자층 중에서 선택된 적어도 하나가 복수층으로 적층된 형태의 기억 소자, 논리 소자 및 하이브리드 소자 중에서 어느 하나일 수 있다.
다음으로, 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 5a 내지 도 9a는 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설 명하기 위하여 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 을 따라 취해진 단면도들이고, 도 5b 내지 도 9b는 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 을 따라 취해진 단면도들이다.
도 5a 및 도 5b를 참조하면, 기판(50)에 기저 소자층(90)을 형성한다. 상기 기저 소자층(90)은 논리 소자층 또는 기억 소자층으로 형성될 수 있다. 예컨대, 상기 기저 소자층(90)을 기억 소자층으로 형성되는 경우에, 상기 기판(50)에 기저 활성부들을 정의하는 소자분리 패턴(60)을 형성하고, 상기 기저 활성부 상에 차례로 적층된 기저 터널 절연막(62), 기저 전하저장층(64), 기저 블로킹 절연 패턴(66) 및 기저 제어 게이트(68)을 형성한다. 상기 기저 전하저장층(64)은 반도체로 이루어진 플로팅 게이트로 형성될 수 있다. 상기 기저 터널 절연막(52) 및 기저 전하저장층(64)은 상기 소자분리 패턴(60)에 자기정렬적으로 형성될 수 있다.
상기 기저 소자층(90)을 갖는 기판(50) 상에 절연막(100)을 형성하고, 상기 절연막(100) 상에 반도체막(102)을 형성한다. 상기 반도체막(102)은 단결정 상태로 형성하는 것이 바람직하다. 상기 반도체막(102)은 기판 접합법, 에피택시얼 성장법 또는 고상 결정화법등으로 형성될 수 있다.
상기 기판 접합법을 설명한다. 분리층 및 표면 단결정 반도체층을 포함하는 반도체 기판을 준비하고, 상기 표면 단결정 반도체층을 상기 절연막(100)의 상부면과 접합시킨다. 이어서, 상기 분리층을 기준으로 상기 접합된 구조물로부터 상기 반도체 기판을 분리시킨다. 이때, 상기 표면 단결정 반도체층은 상기 절연막(100) 상에 잔존된다. 상기 잔존된 표면 단결정 반도체층은 상기 반도체막(102)에 해당한 다.
상기 에피택시얼 성장법은 다음과 같다. 상기 절연막(100)을 관통하여 상기 기판(50)을 노출시키는 홀을 형성하고, 상기 홀에 노출된 기판(50)에 에피택시얼 성장 공정을 수행하여 에피택시얼층을 형성한다. 이때, 에피택시얼층은 상기 홀을 채우고 상기 홀 외부의 상기 절연막(100)의 상부면을 전면을 덮혀질때까지 성장시킨다.
상기 고상 결정화법은 다음과 같다. 상기 절연막(100)을 내에 단결정 상태의 반도체 패턴을 형성한다. 상기 반도체 패턴은 상기 기판(50)을 시드(seed)로 하여 에피택시얼 성장 공정으로 형성될 수 있다. 상기 반도체 패턴을 갖는 절연막(100) 전면 상에 비정질 상태의 반도체막을 형성한다. 상기 비정질 상태의 반도체막은 상기 단결정 상태의 반도체 패턴과 접촉된다. 이어서, 어닐링 공정을 수행한다. 상기 어닐링 공정시에, 상기 비정질 상태의 반도체막은 접촉된 단결정 상태의 반도체 패턴에 의하여 단결정 상태로 변환될 수 있다.
셀 어레이 영역(10)의 반도체막(102) 상에 터널 절연막(111)을 형성하고, 구동회로 영역(15)의 반도체막(102) 상에 구동 게이트 절연막(112)을 형성한다. 상기 구동 게이트 절연막(112)은 상기 터널 절연막(111)에 비하여 두껍게 형성될 수 있다. 구체적으로, 상기 반도체막(102)의 전면 상에 상기 구동 게이트 절연막(112)을 형성하고, 상기 셀 어레이 영역(10)내 구동 게이트 절연막(112)을 제거하여 상기 셀 어레이 영역(10)의 반도체막(102)의 상부면을 노출시킨다. 이때, 상기 구동회로 영역(15)의 구동 게이트 절연막(112)은 잔존시킨다. 이어서, 노출된 반도체막(102) 의 표면에 상기 터널 절연막(111)을 형성한다.
이어서, 상기 기판(50) 전면 상에 플로팅 게이트막(114) 및 하드마스크막(116)을 차례로 형성한다. 상기 플로팅 게이트막(114)은 반도체로 형성될 수 있다. 상기 하드마스크막(116)은 상기 플로팅 게이트막(115), 터널 절연막(111), 구동 게이트 절연막(112) 및 반도체막(102)에 대하여 식각선택비를 갖는 물질을 포함한다. 예컨대, 상기 하드마스크막(116)은 질화막 또는 산화막/질화막의 이중막을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 하드마스크막(116)을 패터닝하여 셀 하드마스크 패턴(117), 제1 구동 하드마스크 패턴(118) 및 제2 구동 하드마스크 패턴(119)을 형성한다. 상기 하드마스크 패턴들(117,118,119)을 식각마스크로 사용하여 상기 플로팅 게이트막(114), 터널 절연막(111), 구동 게이트 절연막(112) 및 반도체막(102)을 연속적으로 식각하여 격리 트렌치(120)를 형성한다. 상기 격리 트렌치(120)는 상기 절연막(100)을 노출시킨다. 상기 격리 트렌치(120)는 셀 반도체 패턴(103), 제1 구동 반도체 패턴(105) 및 제2 구동 반도체 패턴(108)을 정의한다. 상기 격리 트렌치(120)에 의하여 상기 셀, 제1 구동, 및 제2 구동 반도체 패턴들(103,105,108)은 완전히 분리된다. 상기 셀, 제1 구동 및 제2 구동 하드마스크 패턴들(117,118,119)은 상기 셀, 제1 구동 및 제2 구동 반도체 패턴들(103,105,108) 상에 각각 배치된다.
도 7a 및 도 7b를 참조하면, 상기 셀, 제1 구동 및 제2 구동 하드마스크 패턴들(117,118,119)을 패터닝하여 셀 트렌치 개구부, 제1 리세스 개구부 및 제2 리 세스 개구부를 형성한다. 상기 셀 트렌치 개구부는 상기 셀 반도체 패턴(103) 상부의 반도체막(111)의 소정영역을 노출시키고, 상기 제1 및 제2 리세스 개구부들은 상기 제1 및 제2 구동 반도체 패턴들(105,108)의 소정영역들을 각각 노출시킨다. 도면들에서, 참조부호 "117a"는 상기 셀 트렌치 개구부를 갖는 셀 하드마스크 패턴을 나타내고, 참조부호 "118a"는 상기 제1 리세스 개구부를 갖는 제1 구동 하드마스크 패턴을 나타내며, 참조부호 "119a"는 상기 제2 리세스 개구부를 갖는 제2 구동 하드마스크 패턴을 나타낸다.
상기 셀, 제1 구동 및 제2 구동 하드마스크 패턴들(117a,118a,119a)을 식각마스크로 사용하여 상기 플로팅 게이트막(114), 터널 절연막(111), 구동 게이트 절연막(112) 및 반도체 패턴들(103,105,108)을 연속적으로 식각한다. 이로써, 상기 셀 반도체 패턴(103)내의 셀 트렌치(122), 상기 제1 구동 반도체 패턴(105)내의 제1 리세스 영역(123) 및 상기 제2 구동 반도체 패턴(108)내의 제2 리세스 영역이 형성된다. 상기 셀 트렌치(122), 제1 리세스 영역(123) 및 제2 리세스 영역의 바닥면들은 상기 절연막(100)의 상부면(즉, 상기 반도체 패턴들(103,105,108)의 바닥면들) 보다 높다. 상기 셀 트렌치(122), 제1 리세스 영역(123) 및 제2 리세스 영역이 형성될때, 상기 셀, 제1 구동 및 제2 구동 하드마스크 패턴들(117a,118a,119a) 아래에 각각 예비 플로팅 게이트(114a), 예비 제1 하부 게이트(115a) 및 제2 하부 게이트(115b)이 형성된다. 상기 예비 플로팅, 예비 제1 하부 및 예비 제2 하부 게이트들(114a,115a,115b)은 상술한 2번의 식각 공정들 후에 잔존하는 상기 플로팅 게이트막(114)의 일부분들이다.
상술한 바와 같이, 상기 셀 트렌치(122)는 상기 셀 반도체 패턴(103)내에 셀 활성부들(104a), 셀 픽업부(104b)와, 도 1의 더미 셀 활성부(104d)를 정의한다. 상기 제1 리세스 영역(123)에 의하여 상기 제1 구동 반도체 패턴(105)은 제1 구동 활성부(106a), 제1 연결부(106c) 및 제1 구동 픽업부(106b)로 구분되고, 상기 제2 리세스 영역에 의하여 상기 제2 구동 반도체 패턴(108)은 제2 구동 활성부(109a), 제2 연결부(109c) 및 제2 구동 픽업부(109b)로 구분된다. 상기 하드마스크 패턴들(117a,118a,119a)을 정의하는 감광막 패턴을 제거하지 않은 상태에서, 상기 셀, 제1 구동 및 제2 구동 하드마스크 패턴들(117a,118a,119a)을 이용한 상기 식각 공정을 수행할 수 있다. 이 경우에, 상기 감광막 패턴은 상기 격리 트렌치(120)를 채워 상기 격리 트렌치(120)에 노출된 절연막(100)을 보호할 수 있다. 상기 감광막 패턴은 상기 셀 트렌치(122), 제1 리세스 영역(123) 및 제2 리세스 영역을 형성한 후에 제거할 수 있다.
도 6a, 도 6b, 도 7a 및 도 7b를 참조하는 방법에서, 격리 트렌치(120)를 먼저 형성한 후에 셀 트렌치(122), 제1 리세스 영역(123) 및 제2 리세스 영역을 형성하였다. 이와는 반대로, 상기 셀 트렌치(122), 제1 리세스 영역(123) 및 제2 리세스 영역을 형성한 후에, 상기 격리 트렌치(120)를 형성할 수도 있다.
도 8a 및 도 8b를 참조하면, 상기 기판(50) 전면 상에 상기 격리 트렌치(120), 셀 트렌치(122), 제1 리세스 영역(123) 및 제2 리세스 영역을 채우는 소자분리 절연막을 형성하고, 상기 소자분리 절연막을 상기 하드마스크 패턴들(117a,118a,119a)이 노출될때까지 평탄화시키어 소자분리막(125)을 형성한다. 이 어서, 상기 하드마스크 패턴들(117a,118a,119a)을 제거하여 상기 예비 플로팅, 예비 제1 하부 및 예비 제2 하부 게이트들(114a,115a,115b)을 노출시킨다.
도 9a 및 도 9b를 참조하면, 상기 소자분리막(125)을 상기 예비 플로팅 게이트(114a)의 측면이 노출될때까지 리세스할 수 있다. 이는, 후속에 형성되는 플로팅 게이트와 제어 게이트간의 중첩면적을 증가시켜 커플링비를 증가시키기 위함이다.
이어서, 상기 기판(50) 전면 상에 블로킹 절연막(127)을 콘포말(conformal)하게 형성한다. 상기 블로킹 절연막(127)을 패터닝하여 상기 예비 제1 하부 게이트(115a) 및 예비 제2 하부 게이트(115b)를 각각 노출시키는 제1 개구부(128a) 및 제2 개구부(128b)를 형성한다. 이어서, 상기 기판(50) 전면 상에 제어 게이트 도전막(130)을 형성한다. 상기 제어 게이트 도전막(130)은 상기 제1 및 제2 개구부들(128a,128b)을 채워 상기 예비 제1 하부 게이트(115a) 및 예비 제2 하부 게이트(115b)와 접속된다.
상기 셀 어레이 영역(10)의 제어 게이트 도전막(130), 블로킹 절연막(127) 및 예비 플로팅 게이트(114a)을 연속적으로 패터닝하여 도 1 및 도 2a의 플로팅 게이트(114b), 블로킹 절연 패턴(127a) 및 제어 게이트(130a)를 형성한다. 이때, 상기 셀 픽업부(104b) 상의 예비 플로팅 게이트(114a)는 제거된다. 상기 구동회로 영역(15)의 제어 게이트 도전막(130), 블로킹 절연막(127), 예비 제1 하부 게이트(115a) 및 예비 제2 하부 게이트(115b)를 패터닝하여 도 1 및 도 2b의 제1 구동 게이트(132) 및 제2 구동 게이트(134)를 형성한다. 이때, 상기 제1 구동 픽업부(106b) 및 제2 구동 픽업부(109b) 상에 위치한 예비 제1 하부 게이트(115a) 및 예비 제2 상부 게이트(115b)는 제거된다. 상기 제어 게이트(130a), 제1 구동 게이트(132) 및 제2 구동 게이트(134)는 동시에 형성될 수 있다.
상기 제어 게이트(130a)를 마스크로 사용하여 제1 도펀트 이온 주입 공정을 수행하여 도 2a의 셀 소오스/드레인(131)을 형성한다. 상기 제1 구동 게이트(132)를 마스크로 사용하여 제2 도펀트 이온 주입 공정을 수행하여 도 2b의 제1 소오스(133s) 및 제1 드레인(133d)을 형성한다. 상기 제2 구동 게이트(134)를 마스크로 사용하여 상기 제3 도펀트 주입 공정을 수행하여 도 2b의 제2 소오스(135s) 및 제2 드레인(135d)를 형성한다. 제4 도펀트 이온 주입 공정을 선택적으로 수행하여 도 2a의 셀 픽업 도프트 영역(137)을 형성한다. 제5 도펀트 이온 주입 공정을 선택적으로 수행하여 도 2b의 제1 픽업 도프트 영역(138)을 형성한다.
이어서, 도 1, 도 2b 및 도 2c의 층간 절연막(140)과, 플러그들(141,142s,142d,144s,144d,146a,146b)를 형성하여, 도 1, 도 2b 및 도 2c의 반도체 소자를 구현할 수 있다.
한편, 상술한 반도체 소자에서, 상기 셀 어레이 영역(10)의 기억 셀은 플로팅 게이트의 타입의 전하저장층을 포함한다. 이와는 다르게, 상기 셀 어레이 영역(10)의 기억 셀은 다른 타입의 전하저장층을 가질 수도 있다. 이를 도면들을 참조하여 설명한다. 본 변형예에서, 상술한 반도체 소자의 구성요소들과 동일한 구성요소들은 동일한 참조부호를 사용하며, 이에 대한 설명은 생략한다.
도 10a는 본 발명의 실시예에 따른 반도체 소자의 변형예를 설명하기 위하여 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 을 따라 취해진 단면도이고, 도 10b는 본 발명의 실시예 에 따른 반도체 소자의 변형예를 설명하기 위하여 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 을 따라 취해진 단면도이다.
도 10a 및 도 10b를 참조하면, 기판(50)에 상에 절연막(100)이 배치된다. 상기 기판(50)에 기저 소자층(90a)이 배치되고, 상기 절연막(100)이 상기 기저 소자층(90a)을 덮는다. 상기 기저 소자층(90a)은 셀 어레이를 포함하는 기억 소자층일 수 있다. 이때, 상기 기저 소자층(90a)의 기억 셀은 기저 활성부 상에 차례로 적층된 기저 터널 절연막(62), 기저 트랩 절연막(64a), 기저 블로킹 절연 패턴(127a) 및 기저 제어 게이트(68a)를 포함한다. 상기 기저 트랩 절연막(64a)은 전하를 저장하는 트랩들(traps)을 포함하는 절연물질로 형성될 수 있다. 예컨대, 상기 기저 트랩 절연막(64a)은 질화물 및 서로 이격된 복수의 나노 도트들(nano dots)을 포함하는 절연물 중에서 적어도 하나를 포함할 수 있다. 전하들은 트랩들내에 저장됨으로써, 상기 기저 트랩 절연막(64a)은 상기 제어 게이트(68a)의 길이방향을 따라 이웃한 다른 기억 셀들의 기저 트랩 절연막(64a)과 서로 연결될 수 있다. 상기 기저 제어 게이트(68a)는 차례로 적층된 제1 층(67a) 및 제2 층(67b)을 포함할 수 있다. 상기 제1 층(67a)은 일함수가 적어도 4eV 이상인 도전물질을 포함할 수 있다. 상기 제2 층(67b)은 낮은 비저항을 도전물질을 포함할 수 있다.
절연막(100) 상에 소자층이 배치된다. 상기 절연막(100) 상의 소자층은 구동회로 영역(15) 및 셀 어레이 영역(10)을 포함할 수 있다. 상기 셀 어레이 영역(10)의 절연막(100) 상에 셀 반도체 패턴(103)이 배치된다. 상기 셀 반도체 패턴(103)에 복수의 기억 셀들이 배치된다. 상기 기억 셀들은 셀 활성부(104a) 상에 차례로 적층된 터널 절연막(111), 트랩 절연 패턴(200a), 블로킹 절연 패턴 및 제어 게이트(206)를 포함한다.
상기 트랩 절연 패턴(200a)은 전하를 저장하는 트랩들을 포함하는 절연 물질을 포함한다. 예컨대, 상기 트랩 절연 패턴(200a)은 질화물 또는 복수의 나노 도트들을 포함하는 절연물 중에서 어느 하나를 포함할 수 있다. 상기 트랩 절연 패턴(200a)은 상기 제어 게이트(206)의 길이방향을 따라 이웃한 다른 기억 셀들의 트랩 절연 패턴(200a)과 서로 연결될 수 있다. 상기 제어 게이트(206)는 차례로 적층된 제1 층(202a) 및 제2 층(204a)을 포함할 수 있다. 상기 제1 층(202a)은 적어도 일함수가 4eV 이상인 도전물질을 포함할 수 있다. 이에 더하여, 상기 제1 층(202a)은 상기 블로킹 절연 패턴(127a)과의 내반응성이 우수한 도전물질을 포함할 수 있다. 상기 제2 층(204a)은 비저항이 낮은 금속을 포함할 수 있다. 이로써, 상기 제어 게이트(206)의 저항을 낮추어 고속으로 동작하는 반도체 소자를 구현할 수 있다.
구동회로 영역의 절연막(100) 상에 배치된 제1 구동 반도체 패턴(103) 상에 제1 구동 게이트(132a)가 배치된다. 특히, 상기 제1 구동 게이트(132a)는 상기 제1 구동 반도체 패턴(103)의 제1 구동 활성부(106a) 상에 배치된다. 제2 구동 게이트(134a)가 절연막(100) 상에 배치된 제2 구동 반도체 패턴(103), 특히, 제2 구동 반도체 패턴(103)의 제2 구동 활성부 상에 배치된다. 상기 제1 및 제2 구동 게이트들(132a,134a)은 상기 제어 게이트(206)의 제2 층(204a)과 동일한 물질로 형성될 수 있다.
도 11a 내지 도 13a는 도 10a 및 도 10b에 개시된 변형예의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 을 따라 취해진 단면도들이고, 도 11b 내지 도 13b는 도 10a 및 도 10b에 개시된 변형예의 형성 방법설명하기 위하여 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 을 따라 취해진 단면도들이다.
도 11a 및 도 11b를 참조하면, 기판(50) 상에 기저 소자층(90a)을 형성하고, 상기 기저 소자층(90a) 상에 절연막(100)을 형성한다. 상기 절연막(100) 상에 반도체막(102) 및 하드마스크막(116)을 차례로 형성한다.
도 12a 및 도 12b를 참조하면, 상기 하드마스크막(116) 및 반도체막(102)을 연속적으로 제1 패터닝하여 셀, 제1 구동 및 제2 구동 반도체 패턴들(103,105,108)을 정의하는 격리 트렌치(120)를 형성한다. 상기 격리 트렌치(120)는 상기 절연막(100)을 노출시킨다. 따라서, 상기 반도체 패턴들(103,105,108)은 서로 완전히 분리된다. 상기 제1 패터닝된 하드마스크막(116) 및 반도체막(102)을 연속적으로 제2 패터닝하여 상기 셀 반도체 패턴(103)내의 셀 트렌치(120), 상기 제1 구동 반도체 패턴(105)의 제1 리세스 영역(123) 및 상기 제2 구동 반도체 패턴(108)의 제1 리세스 영역을 형성한다. 상기 셀 트렌치(122), 제1 리세스 영역(123) 및 제2 리세스 영역을 형성한 후에, 상기 격리 트렌치(120)를 형성할 수도 있다.
상기 제1 및 제2 패터닝 공정들을 수행한 후에, 셀 활성부들(104a) 및 셀 픽업부(104b) 상에 셀 하드마스크 패턴(117a)이 잔존하고, 제1 구동 반도체 패턴(105)의 제1 구동 활성부(106a) 및 제1 구동 픽업부(106b) 상에 제1 구동 하드마스크 패턴(118a)이 잔존하고, 상기 제2 구동 반도체 패턴(108)의 제2 구동 활성부 및 제2 구동 픽업부 상에 제2 구동 하드마스크 패턴(119a)이 잔존한다.
도 13a 및 도 13b를 참조하면, 상기 셀 트렌치(122), 제1 리세스 영역(123), 제2 리세스 영역 및 격리 트렌치(120)를 채우는 소자분리 절연막을 기판(50) 전면 상에 형성하고, 상기 소자분리 절연막이 상기 하드마스크 패턴들(117a,118a,119a)이 노출될때까지 평탄화시키어 소자분리막(125)을 형성한다. 상기 하드마스크 패턴들(117a,118a,119b)을 제거하여 셀 활성부들(104a), 셀 픽업부(104b), 제1 구동 활성부 및 픽업부(106a,106b), 및 제2 구동 활성부 및 픽업부를 노출시킨다.
이어서, 상기 기판(50) 전면 상에 터널 절연막(111)을 형성하고, 터널 절연막(111)을 갖는 기판(50) 전면 상에 트랩 절연막(200), 블로킹 절연막(127) 및 제1 도전막(202)을 차례로 형성한다. 상기 구동회로 영역의 제1 도전막(202), 블로킹 절연막(127), 트랩 절연막(200) 및 터널 절연막(111)을 제거하여 상기 제1 구동 활성부 및 픽업부(106a,106b)와, 제2 구동 활성부 및 픽업부를 노출시킨다.
이어서, 노출된 제1 구동 활성부 및 픽업부(106a,106b)와 제2 구동 활성부 및 픽업부 상에 구동 게이트 절연막(112)을 형성한다. 이어서, 기판(50) 전면 상에 제2 도전막(204)을 형성한다.
이어서, 상기 셀 어레이 영역의 제2 도전막(204), 제1 도전막(202), 블로킹 절연막(127), 트랩 절연막(200)을 연속적으로 패터닝하여 차례로 적층된 도 10a의 트랩 절연 패턴(200a), 블로킹 절연 패턴(127a) 및 제어 게이트(206)를 형성한다. 이때, 상기 셀 픽업부(104b) 상의 제1 및 제2 도전막들(202,204)이 모두 제거된다. 상기 제1 구동 반도체 패턴(105) 상의 제2 도전막(204)을 패터닝하여 도 10b의 제1 구동 게이트(132a)를 형성한다. 상기 제2 구동 반도체 패턴(108) 상의 제2 도전막(204)을 패터닝하여 도 10b의 제2 구동 게이트(134a)를 형성한다. 상기 제어 게이트(206), 제1 구동 게이트(132a) 및 제2 구동 게이트(134a)는 동시에 형성될 수 있다. 상기 제어 게이트(206)를 형성할때, 상기 블로킹 절연막(127)을 식각 정지층으로 사용할 수 있다. 이 경우에, 상기 블로킹 절연막(127) 및 트랩 절연막(200)은 상기 제어 게이트(206)의 길이방향의 이웃한 기억 셀들 뿐만 아니라 상기 길이 방향에 수직한(perpendicular) 방향의 이웃한 기억 셀들의 트랩 절연막과도 연결될 수 있다. 이 후의 공정은 도 2a 및 도 2b의 반도체 소자의 형성 방법과 동일하게 수행할 수 있다. 이로써, 도 10a 및 도 10b의 반도체 소자를 구현할 수 있다.
도 14는 본 발명의 실시예에 따른 전자 시스템을 나타내는 블럭도이다.
도 14를 참조하면, 전자 시스템(300)은 제어기(310), 입출력 장치(320) 및 기억 장치(330)를 포함할 수 있다. 상기 제어기(310), 입출력 장치(320) 및 기억 장치(330)는 버스(350, bus)를 통하여 서로 결합 되어 있다. 상기 버스(350)는 데이터들이 이동하는 통로에 해당한다. 상기 제어기(310)는 도 1, 도 2a, 도 2b, 도 10a 및 도 10b를 참조하여 설명한 반도체 소자들 중에서 논리 소자층을 갖는 반도체 소자를 포함할 수 있다.
상기 입출력 장치(320)는 키패드, 키보드 및 표시 장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(330)는 데이터 및/또는 상기 제어기(310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(330)는 도 1, 도 2a, 도 2b, 도 10a 및 도 10b를 참조하여 설명한 반도체 소자들 중에서 기억 소자층을 갖는 반도체 소자를 포함할 수 있다. 상기 전자 시스템(300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(340)를 더 포함할 수 있다. 상기 인터페이스(340)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(340)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
상기 전자 시스템(300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 상기 전자 시스템(300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
다음으로, 본 발명의 일 실시예에 따른 메모리 카드를 도면을 참조하여 설명한다.
도 15는 본 발명의 실시예에 메모리 카드를 나타내는 블럭도이다.
도 15를 참조하면, 메모리 카드(400)는 비휘발성 기억 장치(410) 및 메모리 제어기(420)를 포함한다. 상기 비휘발성 기억 장치(410)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(410)는 도 1, 도 2a, 도 2b, 도 10a 및 도 10b를 참조하여 설명한 반도체 소자들 중에서 기억 소자층을 포함하는 반도체 소자를 포함하는 것이 바람직하다. 상기 메모리 제어기(420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(410)를 제어한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 보여주는 평면도.
도 2a는 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 을 따라 취해진 단면도.
도 2b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 을 따라 취해진 단면도.
도 3은 본 발명의 실시예에 따른 반도체 소자의 구동 반도체 패턴의 일 변형예를 보여주는 평면도.
도 4는 본 발명의 실시예에 따른 반도체 소자의 구동 반도체 패턴의 다른 변형예를 보여주는 평면도.
도 5a 내지 도 9a는 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 을 따라 취해진 단면도들.
도 5b 내지 도 9b는 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 을 따라 취해진 단면도들.
도 10a는 본 발명의 실시예에 따른 반도체 소자의 변형예를 설명하기 위하여 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 을 따라 취해진 단면도.
도 10b는 본 발명의 실시예에 따른 반도체 소자의 변형예를 설명하기 위하여 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 을 따라 취해진 단면도.
도 11a 내지 도 13a는 도 10a 및 도 10b에 개시된 변형예의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 을 따라 취해진 단면도들.
도 11b 내지 도 13b는 도 10a 및 도 10b에 개시된 변형예의 형성 방법설명하기 위하여 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 을 따라 취해진 단면도들.
도 14는 본 발명의 실시예에 따른 전자 시스템을 나타내는 블럭도.
도 15는 본 발명의 실시예에 메모리 카드를 나타내는 블럭도.

Claims (24)

  1. 기판 상에 차례로 배치된 절연막 및 반도체막;
    상기 반도체막 내에 형성되어 서로 이격된 제1 반도체 패턴 및 제2 반도체 패턴을 정의하는 격리 트렌치를 채우는 소자분리막;
    상기 제1 반도체 패턴에 형성된 제1 구동 트랜지스터; 및
    상기 제2 반도체 패턴에 형성된 제2 구동 트랜지스터를 포함하되, 상기 격리 트렌치의 바닥면은 상기 절연막의 상부면의 일부이고, 상기 제1 및 제2 구동 트랜지스터들 중에서 적어도 하나는 전원전압 보다 높은 고전압을 제어하고, 상기 제1 및 제2 반도체 패턴들간 이격 거리는 상기 고전압에 의하여 상기 소자분리막이 파손되는 임계 두께(critical thickness) 보다 큰 반도체 소자.
  2. 기판 상에 차례로 배치된 절연막 및 반도체막;
    상기 반도체막 내에 형성되어 서로 이격된 제1 반도체 패턴 및 제2 반도체 패턴을 정의하는 격리 트렌치를 채우는 소자분리막;
    상기 제1 반도체 패턴에 형성된 제1 구동 트랜지스터; 및
    상기 제2 반도체 패턴에 형성된 제2 구동 트랜지스터를 포함하되, 상기 격리 트렌치의 바닥면은 상기 절연막의 상부면의 일부이고, 상기 제1 및 제2 구동 트랜지스터들 중에서 적어도 하나는 전원전압 보다 높은 고전압을 제어하고,
    상기 제1 반도체 패턴은 서로 옆으로 이격된 활성부 및 픽업부와, 일단이 상기 활성부에 접촉하고 타단이 상기 픽업부에 접촉된 연결부를 포함하되,
    상기 제1 구동 트랜지스터는 상기 활성부에 형성되고, 상기 연결부의 상부면은 상기 활성부 및 픽업부의 상부면 보다 낮은 반도체 소자.
  3. 청구항 2항에 있어서,
    상기 제1 구동 트랜지스터는,
    상기 활성부내에 서로 이격된 소오스 및 드레인; 및
    상기 소오스 및 드레인 사이의 상기 활성부 상에 배치된 게이트를 포함하되,
    상기 활성부, 연결부 및 픽업부는 제1 도전형의 도펀트로 도핑되고, 상기 소오스 및 드레인은 제2 도전형의 도펀트로 도핑되고, 상기 게이트 아래의 상기 활성부는 상기 연결부를 경유하여 상기 픽업부와 전기적으로 접속된 반도체 소자.
  4. 청구항 3항에 있어서,
    상기 픽업부내에 형성된 픽업 도프트 영역(pickup doped region)을 더 포함하되, 상기 픽업 도프트 영역은 제1 도전형의 도펀트로 도핑되고, 상기 픽업 도프트 영역의 도펀트 농도는 상기 픽업부의 도펀트 농도 보다 높은 반도체 소자.
  5. 청구항 2항에 있어서,
    상기 활성부, 연결부 및 픽업부는 제1 방향을 따라 순차적으로 배열되는 반도체 소자.
  6. 청구항 5항에 있어서,
    상기 제1 방향에 수직한(perpendicular) 제2 방향으로, 상기 활성부, 연결부 및 픽업부는 서로 동일한 폭들을 갖는 반도체 소자.
  7. 청구항 5항에 있어서,
    상기 연결부의 상기 제1 방향에 수직한 제2 방향으로의 폭은 상기 활성부 및 연결부의 상기 제2 방향으로의 폭들 보다 작은 반도체 소자.
  8. 청구항 2항에 있어서,
    평면적 관점에서(in plan view), 상기 연결부는 제1 방향으로 연장된 제1 부분 및 상기 제1 방향에 비평행한(non-parallel) 제2 방향으로 연장된 제2 부분을 포함하는 반도체 소자.
  9. 청구항 2항에 있어서,
    상기 소자분리막은 연장되어 상기 연결부의 상부면 상에도 배치되는 반도체 소자.
  10. 삭제
  11. 청구항 1항에 있어서,
    상기 제1 구동 트랜지스터는 상기 고전압을 제어하고,
    상기 제1 및 제2 반도체 패턴들간 이격 거리는 상기 제1 구동 트랜지스터의 채널 길이의 15% 내지 40%인 반도체 소자.
  12. 청구항 1항에 있어서,
    상기 기판에 형성된 기저 소자층(base device floor)을 더 포함하되, 상기 절연막은 상기 기저 소자층을 덮는 반도체 소자.
  13. 기판 상에 차례로 배치된 절연막 및 반도체막;
    상기 반도체막내에 형성되어 셀 반도체 패턴 및 구동 반도체 패턴을 정의하는 격리 트렌치, 및 상기 셀 반도체 패턴내에 형성되어 셀 활성부를 정의하는 셀 트렌치를 채우는 소자분리막;
    상기 셀 반도체 패턴에 형성된 적어도 하나의 기억 셀; 및
    상기 구동 반도체 패턴에 형성된 구동 트랜지스터를 포함하되, 상기 셀 트렌치의 바닥면은 상기 절연막의 상부면 보다 높고, 상기 격리 트렌치의 바닥면은 상기 절연막의 상부면의 일부인 반도체 소자.
  14. 청구항 13항에 있어서,
    상기 구동 트랜지스터는 전원전압 보다 높은 고전압을 제어하는 반도체 소자.
  15. 청구항 14항에 있어서,
    상기 구동 반도체 패턴은 서로 옆으로 이격된 구동 활성부 및 구동 픽업부와, 일단이 상기 구동 활성부에 접촉되고 타단이 상기 구동 픽업부에 접촉된 연결 부를 포함하되, 상기 구동 트랜지스터는 상기 구동 활성부에 형성되고, 상기 연결부의 상부면은 상기 구동 활성부 및 구동 픽업부의 상부면들 보다 낮은 반도체 소자.
  16. 청구항 15항에 있어서,
    상기 구동 트랜지스터는,
    상기 구동 활성부내에 서로 이격된 구동 소오스 및 구동 드레인; 및
    상기 구동 소오스 및 구동 드레인 사이의 상기 구동 활성부 상부에 배치된 구동 게이트를 포함하되,
    상기 구동 활성부, 연결부 및 구동 픽업부는 제1 도전형의 도펀트로 도핑되고, 상기 구동 소오스 및 구동 드레인은 제2 도전형의 도펀트로 도핑되고, 상기 구동 게이트 아래의 상기 구동 활성부는 상기 연결부를 경유하여 상기 구동 픽업부에 전기적으로 접속된 반도체 소자.
  17. 청구항 16항에 있어서,
    상기 구동 픽업부내에 배치된 픽업 도프트 영역을 더 포함하되, 상기 픽업 도프트 영역은 제1 도전형의 도펀트로 도핑되고, 상기 픽업 도프트 영역의 도펀트 농도는 상기 픽업부의 도펀트 농도에 비하여 높은 반도체 소자.
  18. 청구항 15항에 있어서,
    상기 연결부의 상부면 및 상기 셀 트렌치의 바닥면은 동일한 높이인 반도체 소자.
  19. 청구항 15항에 있어서,
    상기 소자분리막은 연장되어 상기 연결부의 상부면 상에 배치된 반도체 소자.
  20. 청구항 13항 내지 청구항 15항 중 어느 한 항에 있어서,
    상기 격리 트렌치에 의해 정의되고 상기 구동 반도체 패턴 옆에 이격된 제2 구동 반도체 패턴; 및
    상기 제2 구동 반도체 패턴에 형성된 제2 구동 트랜지스터를 더 포함하되,
    상기 구동 반도체 패턴 및 제2 구동 반도체 패턴간 이격 거리는 상기 구동 트랜지스터의 채널 길이의 15% 내지 40%인 반도체 소자.
  21. 청구항 13항 내지 청구항 15항 중 어느 한 항에 있어서,
    상기 기억 셀은,
    상기 셀 활성부 상부를 가로지르는 제어 게이트;
    상기 제어 게이트와 상기 셀 활성부 사이에 개재된 전하저장층;
    상기 전하저장층과 상기 제어 게이트 사이에 개재된 터널 절연막; 및
    상기 전하저장층과 상기 제어 게이트 사이에 개재된 블로킹 절연막을 포함하는 반도체 소자.
  22. 청구항 21항에 있어서,
    상기 전하저장층은 전하를 저장하는 트랩들을 포함하는 절연물질 및 반도체 중에서 어느 하나를 포함하는 반도체 소자.
  23. 청구항 21항에 있어서,
    상기 셀 트렌치는 상기 셀 반도체 패턴에 셀 픽업부 및 복수의 셀 활성부들을 정의하고,
    상기 각 셀 활성부들에 적어도 하나의 상기 기억 셀들이 형성되고,
    복수의 상기 기억 셀들의 제어 게이트들 아래에 위치한 상기 셀 활성부들은 상기 셀 트렌치 아래에 위치한 상기 셀 반도체 패턴들의 일부분들을 경유하여 상기 셀 픽업부에 전기적으로 접속된 반도체 소자.
  24. 청구항 13항 내지 청구항 15항 중 어느 한 항에 있어서,
    상기 기판에 형성된 기저 소자층을 더 포함하되, 상기 절연막은 상기 기저 소자층을 덮는 반도체 소자.
KR1020080049219A 2008-05-27 2008-05-27 구동 트랜지스터를 포함하는 반도체 소자 KR100971532B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080049219A KR100971532B1 (ko) 2008-05-27 2008-05-27 구동 트랜지스터를 포함하는 반도체 소자
US12/473,055 US8258517B2 (en) 2008-05-27 2009-05-27 Semiconductor device having driving transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080049219A KR100971532B1 (ko) 2008-05-27 2008-05-27 구동 트랜지스터를 포함하는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20090123242A KR20090123242A (ko) 2009-12-02
KR100971532B1 true KR100971532B1 (ko) 2010-07-21

Family

ID=41378685

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080049219A KR100971532B1 (ko) 2008-05-27 2008-05-27 구동 트랜지스터를 포함하는 반도체 소자

Country Status (2)

Country Link
US (1) US8258517B2 (ko)
KR (1) KR100971532B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110066546A (ko) 2009-12-11 2011-06-17 삼성전자주식회사 방송정보에 기초한 위젯 제공방법 및 이를 적용한 방송수신장치
US8395941B2 (en) * 2010-05-17 2013-03-12 Micron Technology, Inc. Multi-semiconductor material vertical memory strings, strings of memory cells having individually biasable channel regions, memory arrays incorporating such strings, and methods of accessing and forming the same
KR20130015429A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 에치-백 공정을 이용한 패턴 형성 방법
KR20130019242A (ko) * 2011-08-16 2013-02-26 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR20130089076A (ko) * 2012-02-01 2013-08-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9224746B2 (en) * 2013-05-21 2015-12-29 Sandisk Technologies Inc. Inverted-T word line and formation for non-volatile storage
US9343369B2 (en) * 2014-05-19 2016-05-17 Qualcomm Incorporated Three dimensional (3D) integrated circuits (ICs) (3DICs) and related systems
US9281305B1 (en) * 2014-12-05 2016-03-08 National Applied Research Laboratories Transistor device structure
CN118475126A (zh) * 2018-07-27 2024-08-09 长江存储科技有限责任公司 存储器结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001025235A (ja) * 1999-07-07 2001-01-26 Mitsubishi Electric Corp 駆動装置および電力変換装置
KR20040038379A (ko) * 2002-10-31 2004-05-08 한국전자통신연구원 실리콘게르마늄 이종접합바이폴라소자가 내장된 지능형전력소자 및 그 제조 방법
US7271074B2 (en) * 2002-10-08 2007-09-18 X-Fab Semiconductor Foundries Ag Trench insulation in substrate disks comprising logic semiconductors and power semiconductors
KR20080084291A (ko) * 2007-03-15 2008-09-19 주식회사 하이닉스반도체 Ｓｏｉ 소자 및 그의 제조방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5731217A (en) * 1996-10-08 1998-03-24 Advanced Micro Devices, Inc. Multi-level transistor fabrication method with a filled upper transistor substrate and interconnection thereto
US5949092A (en) * 1997-08-01 1999-09-07 Advanced Micro Devices, Inc. Ultra-high-density pass gate using dual stacked transistors having a gate structure with planarized upper surface in relation to interlayer insulator
US6407949B1 (en) * 1999-12-17 2002-06-18 Qualcomm, Incorporated Mobile communication device having integrated embedded flash and SRAM memory
JP2001274264A (ja) * 2000-03-24 2001-10-05 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4823408B2 (ja) * 2000-06-08 2011-11-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2002368141A (ja) 2001-06-06 2002-12-20 Sony Corp 不揮発性半導体メモリ装置
US6882010B2 (en) * 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
KR100689830B1 (ko) 2005-05-09 2007-03-08 삼성전자주식회사 반도체 집적 회로들 및 그 제조방법들
US7315466B2 (en) * 2004-08-04 2008-01-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method for arranging and manufacturing the same
KR100634459B1 (ko) * 2005-08-12 2006-10-16 삼성전자주식회사 다층 트랜지스터 구조를 가지는 반도체 장치 및 그제조방법
KR100673019B1 (ko) * 2005-12-12 2007-01-24 삼성전자주식회사 적층 구조를 가지는 낸드형 비휘발성 메모리 장치, 그 형성방법 및 동작 방법
KR100737920B1 (ko) * 2006-02-08 2007-07-10 삼성전자주식회사 반도체 소자 및 그 형성 방법
JP5010192B2 (ja) * 2006-06-22 2012-08-29 株式会社東芝 不揮発性半導体記憶装置
KR100850508B1 (ko) * 2006-08-04 2008-08-05 삼성전자주식회사 3차원적으로 배열된 메모리 셀 트랜지스터들을 구비하는낸드 플래시 메모리 장치
KR100895853B1 (ko) 2006-09-14 2009-05-06 삼성전자주식회사 적층 메모리 소자 및 그 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001025235A (ja) * 1999-07-07 2001-01-26 Mitsubishi Electric Corp 駆動装置および電力変換装置
US7271074B2 (en) * 2002-10-08 2007-09-18 X-Fab Semiconductor Foundries Ag Trench insulation in substrate disks comprising logic semiconductors and power semiconductors
KR20040038379A (ko) * 2002-10-31 2004-05-08 한국전자통신연구원 실리콘게르마늄 이종접합바이폴라소자가 내장된 지능형전력소자 및 그 제조 방법
KR20080084291A (ko) * 2007-03-15 2008-09-19 주식회사 하이닉스반도체 Ｓｏｉ 소자 및 그의 제조방법

Also Published As

Publication number Publication date
KR20090123242A (ko) 2009-12-02
US8258517B2 (en) 2012-09-04
US20090294821A1 (en) 2009-12-03

Similar Documents

Publication Publication Date Title
KR100971532B1 (ko) 구동 트랜지스터를 포함하는 반도체 소자
KR101487966B1 (ko) 3차원 반도체 메모리 장치
KR101991943B1 (ko) 반도체 소자 및 그 제조 방법
KR101404669B1 (ko) 비휘발성 메모리 장치 및 그 형성 방법
KR101395060B1 (ko) 라인 패턴들을 포함하는 반도체 소자
US8154075B2 (en) Nonvolatile semiconductor memory device and method for manufacturing the same
KR101300820B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
KR101328552B1 (ko) 비휘발성 기억 소자 및 그 형성 방법
KR100812239B1 (ko) 반도체 소자 및 그 제조 방법
KR20080024969A (ko) 반도체 메모리 장치 및 그 형성 방법
JP2006054292A (ja) 半導体装置およびその製造方法
US20070145469A1 (en) Split gate type non-volatile memory device
KR101044486B1 (ko) 반도체 소자의 레지스터 및 그 제조방법
KR100855579B1 (ko) 반도체 메모리 장치 및 그 형성 방법
KR20100034565A (ko) 반도체 소자 및 그 제조방법
KR20130039062A (ko) 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
KR101857729B1 (ko) 반도체 장치
KR20100041231A (ko) 비휘발성 메모리 소자 및 그 형성방법
US8836074B2 (en) Semiconductor memory device
JP2006310562A (ja) 半導体記憶装置およびその製造方法
US8502298B2 (en) Semiconductor device and method of manufacturing the same
US20110186922A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US8772852B2 (en) Nonvolatile memory devices including common source
KR20100007254A (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR100645197B1 (ko) Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20080527

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20100201

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20100415

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20100714

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20100715

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20130701

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20140630

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20150630

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20160630

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20170630

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20170630

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20180629

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20180629

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20190628

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20190628

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20200630

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20210628

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20220622

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20230621

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20240626

Start annual number: 15

End annual number: 15