KR100721300B1

KR100721300B1 - 톨러런트 입력 회로

Info

Publication number: KR100721300B1
Application number: KR1020050094479A
Authority: KR
Inventors: 도요키 스즈키; 미츠아키 도미다; 마사히로 이와모토; 오사무 유노
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-03-29
Filing date: 2005-10-07
Publication date: 2007-05-28
Anticipated expiration: 2025-10-07
Also published as: CN1841931A; CN1841931B; US7501852B2; EP1708365B1; JP4188933B2; KR20060105411A; US20060220686A1; JP2006279569A; EP1708365A1

Abstract

본 발명은 입력 회로의 임계치를 조정하지 않고, 제조 변동에 상관없이 안정적으로 동작하는 톨러런트 입력 회로를 제공하는 것을 목적으로 한다.

입력 패드(1)와 입력 회로(2) 사이에 N 채널 MOS 트랜지스터로 구성된 강압 소자(Tr3)를 개재시키고, 강압 소자(Tr3)의 게이트에 입력 회로의 전원(VDD)를 공급하며, 입력 패드(1)에 입력되는 고전압 신호를 전원(VDD) 전압 이하로 강압하여 입력 회로(2)에 공급하는 톨러런트 입력 회로로서, 입력 패드(1)에 고전압 신호가 입력되었을 때, 강압 소자(Tr3)의 백 게이트 전압을 상승시키는 백 게이트 전압 제어 회로를 구비하였다.

톨러런트, 입력 회로, 임계치, 강압 소자

Description

톨러런트 입력 회로{TOLERANT INPUT CIRCUIT}

도 1은 제1 실시예를 도시하는 회로도.

도 2는 강압 소자의 백 게이트 전압과 입력 버퍼 회로의 입력 전압 관계를 도시하는 설명도.

도 3은 제2 실시예를 도시하는 회로도.

도 4는 제3 실시예를 도시하는 회로도.

도 5는 제4 실시예를 도시하는 회로도.

도 6은 전압 제어 회로를 도시하는 회로도.

도 7은 전압 제어 회로를 탑재한 출력 버퍼 회로를 도시하는 회로도.

도 8은 종래예를 도시하는 회로도.

<도면의 주요부분에 대한 부호의 설명>

1: 입력 패드

2: 입력 회로(입력 버퍼 회로)

3: 전압 제어 회로

4: 백 게이트 전압 제어 회로

Tr3: 강압 소자(N 채널 MOS 트랜지스터)

VDD: 전원.

본 발명은 입력 단자에 전원 전압보다 높은 전압 신호가 입력되는 톨러런트 입력 회로(tolerant input circuit)에 관한 것이다.

톨러런트 입력 회로에서는 입력 패드에 입력되는 전압 신호에 의한 입력 버퍼 회로의 파괴를 방지하기 위해, 입력 패드와 입력 버퍼 회로의 입력 단자 사이에 강압 소자가 삽입되어 있다. 이러한 톨러런트 입력 회로에서는 최근 전원 전압의 저전압화에 의해, 강압 소자의 동작에 기초하여 입력 버퍼 회로의 입력 전압이 너무 낮아져서, 동작 불량을 일으킬 가능성이 있다. 그래서, 입력 버퍼 회로의 입력 전압을 억제하면서 필요한 입력 전압 레벨을 확보하여야 한다.

도 8은 톨러런트 입력 회로의 종래예를 도시한다. 입력 패드(1)는 N 채널 MOS 트랜지스터(Tr1)를 통하여 입력 버퍼 회로(2)의 입력 단자에 접속된다. 트랜지스터(Tr1)의 게이트에는 전원(VDD)이 공급되어 항상 온 상태로 유지된다.

입력 버퍼 회로(2)의 입력 단자는 N 채널 MOS 트랜지스터(Tr2)를 통해 전원(VDD)에 접속되고, 동 트랜지스터(Tr2)의 게이트는 입력 버퍼 회로의 입력 단자에 접속된다.

이러한 톨러런트 입력 회로에서는 입력 패드(1)에 전원(VDD)보다 고전압이 되는 H 레벨의 입력 신호가 입력되면, 트랜지스터(Tr1)의 동작에 의해 입력 버퍼 회로(2)의 입력 전압(Va)은 VDD-Vth1[Vth1은 트랜지스터(Tr1)의 임계치]가 된다. 따라서, 트랜지스터(Tr1)는 입력 전압(Va)을 VDD-Vth1 이하로 규제하는 강압 소자로서 동작한다.

이러한 동작에 의해, 입력 패드(1)의 입력 전압이 전원(VDD)보다 높은 전압이 되더라도, 입력 버퍼 회로(2)의 입력 전압(Va)이 상기 입력 버퍼 회로(2)의 입력 내압을 만족시키는 전압까지 강압된다.

또한, 트랜지스터(Tr1)가 온 상태로 유지될 때, 입력 전압(Va)이 전원(VDD)보다 상승하는 경우가 있지만, 입력 전압(Va)이 트랜지스터(Tr2)의 임계치(Vth2)에 대응하는 양 이상만큼 전원(VDD)보다 높아지면, 트랜지스터(Tr2)가 다이오드로서 동작한다. 따라서, 입력 전압(Va)은 VDD-Vth2 이하로 규제된다.

이러한 톨러런트 입력 회로에서는 제조 프로세스의 변동 또는 주위 온도의 변동에 의해 트랜지스터(Tr1)의 임계치가 변동된다. 최근 전원 전압의 저전압화에 의해, 전원(VDD)으로서 예컨대 2.5 V가 공급되고, 입력 패드(1)에 입력되는 H 레벨의 신호가 3 V가 되는 경우에는, 트랜지스터(Tr1)의 임계치의 변동에 의해 입력 버퍼 회로(2)의 입력 전압(Va)이 필요 이상으로 강압되는 경우가 있다.

이러한 경우에는 도 2에 도시한 바와 같이, 입력 버퍼 회로(2)의 입력 신호(Vah1)가 입력 버퍼 회로(2)의 임계치(Vx)보다 낮아지고, H 레벨의 입력 신호로서 인식할 수 없어 동작 불량을 발생한다.

특허 문헌 1에는 강압 소자의 출력 전압에 기초하여 동작하는 인버터 회로가 풀업 트랜지스터를 구동시키고, 입력 버퍼 회로로서 역할하는 슈미트 인버터 회로의 입력 전압을 확보하는 구성이 개시되어 있다.

특허 문헌 2에는 CMOS 인버터 회로의 한 쪽 트랜지스터의 백 게이트 전압을 제어하여 트랜지스터의 임계치를 조작하고, 출력 신호의 듀티를 조정하는 구성이 개시되어 있다.

[특허 문헌 1] 특허 공개 2004-304475호 공보

[특허 문헌 2] 특허 공개 2000-228622호 공보

도 8에 도시하는 입력 회로에서 입력 전압(Va)이 필요 이상으로 강압되더라도, 입력 버퍼 회로(2)에서의 오동작을 방지하기 위해서는, 입력 버퍼 회로(2)의 임계치를 내리면 좋다. 그러나, 입력 버퍼 회로(2)의 임계치를 내리면, 입력 전압(Va)의 변화에 대한 입력 버퍼 회로(2)의 출력 신호의 수직 상승 속도 또는 하강 속도에서 편차가 발생한다.

즉, H 레벨의 입력 신호에 대응하는 입력 전압(Va)이 입력 버퍼 회로(2)의 임계치를 약간 상회하는 정도이면, 입력 버퍼 회로(2)의 출력 신호의 수직 상승 속도는 하강 속도에 비하여 늦어지고, 입력 신호의 전파 지연 시간에 차가 발생하여 입력 신호와 출력 신호의 듀티에 차가 발생한다.

또한, 입력 버퍼 회로(2)가 슈미트 회로인 경우에는, H 레벨의 임계치를 내리면, 히스테리시스가 축소되기 때문에, 오동작의 원인이 된다.

특허 문헌 1에 기재된 톨러런트 입력 회로에서는, 인버터 회로 및 풀업 트랜지스터의 제조 변동에 의한, 슈미트 인버터 회로의 입력 전압의 풀업 동작의 지연을 방지할 수 없다고 하는 문제점이 있다. 또한, 인버터 회로 및 풀업 트랜지스터 를 탑재하기 위해서, 회로 규모가 증대한다고 하는 문제점이 있다.

특허 문헌 2에는 인버터 회로의 임계치를 조정하지 않고, 제조 변동에 의한 인버터 회로의 입력 전압의 저하를 보상하는 사상(思想)은 개시되어 있지 않다.

본 발명의 목적은 입력 회로의 임계치를 조정하지 않고, 제조 변동에 상관없이 안정적으로 동작하는 톨러런트 입력 회로를 제공하는 것에 있다.

상기 목적은 입력 패드와 입력 회로 사이에 N 채널 MOS 트랜지스터로 구성된 강압 소자를 개재시키고, 상기 강압 소자의 게이트에 상기 입력 회로의 전원을 공급하며, 상기 입력 패드에 입력되는 고전압 신호를 상기 전원 전압 이하로 강압하여 상기 입력 회로에 공급하는 톨러런트 입력 회로로서, 상기 입력 패드에 상기 고전압 신호가 입력되었을 때, 상기 강압 소자의 백 게이트 전압을 상승시키는 백 게이트 전압 제어 회로를 구비한 톨러런트 입력 회로에 의해 달성된다.

[실시예]

(제1 실시예)

도 1은 본 발명을 구체화한 톨러런트 입력 회로의 제1 실시예를 도시한다. 동 도면에 있어서, 트랜지스터(Tr2) 및 입력 버퍼 회로(2)는 도 8에 도시하는 종래예와 마찬가지이다.

강압 소자로서 동작하는 트랜지스터(Tr3)는 N 채널 MOS 트랜지스터로 구성되고, 입력 패드(1)와 입력 버퍼 회로(2)의 입력 단자 사이에 개재되며, 그 게이트에 전원(VDD)이 공급된다.

상기 트랜지스터(Tr3)의 백 게이트와 상기 입력 패드(1) 사이에 N 채널 MOS 트랜지스터(Tr4)가 접속되고, 그 트랜지스터(Tr4)의 게이트에는 전원(VDD)이 공급되어 있다.

상기 트랜지스터(Tr4)는 항상 온 상태로 유지되고, 입력 패드(1)에 전원(VDD)보다 높은 전압 신호가 입력되면, 트랜지스터(Tr3)의 백 게이트 전압은 VDD-Vth4[Vth4는 트랜지스터(Tr4)의 임계치]가 된다. 또한, 트랜지스터(Tr4)의 백 게이트에는 기판 전위인 그라운드(GND) 전위가 공급된다.

이와 같이 구성된 톨러런트 입력 회로에서는 입력 패드(1)에 입력되는 입력 신호가 L 레벨(예컨대 0 V)이 되면, 트랜지스터(Tr3)는 항상 온 상태로 유지되어 있기 때문에, 입력 버퍼 회로(2)의 입력 전압(Va)은 L 레벨이 된다. 이 때, 트랜지스터(Tr4)도 온 상태로 유지되어 트랜지스터(Tr3)의 백 게이트 전압(Vg3)은 L 레벨이 된다.

따라서, 입력 패드(1)에 입력되는 신호가 L 레벨일 때는 상기 종래예와 마찬가지로 동작한다.

한편, 입력 패드(1)에 입력되는 입력 신호가 전원(VDD)보다 높은 전압의 H 레벨이 되면, 입력 버퍼 회로(2)의 입력 전압(Va)은 VDD-Vth3이 된다. 이 때, 트랜지스터(Tr3)의 백 게이트 전압(Vg3)은 전원 VDD - Vth4으로 상승하기 때문에, 트랜지스터(Tr3)의 임계치(Vth3)가 저하한다.

이 결과, 입력 버퍼 회로(2)의 입력 전압(Va)은 상기 종래예에 대하여 상승하게 된다.

즉, 도 2에 도시한 바와 같이, 입력 버퍼 회로(2)의 입력 신호(Vah2)가 H 레벨이 될 때, 트랜지스터(Tr3)의 임계치(Vth3)를 저하시켜 입력 신호(Vah2)의 전압을 상승시키는 것이 가능해지고, 입력 버퍼 회로(2)의 임계치(Vx)에 대하여 충분한 마진(M)이 확보된다.

상기와 같은 톨러런트 입력 회로에서는 이하에서 기술하는 작용 효과를 얻을 수 있다.

(1) 입력 패드(1)에 전원(VDD)보다 고전압 신호가 입력될 때, 입력 버퍼 회로(2)의 입력 전압(Va)을 VDD-Vth3까지 강압할 수 있기 때문에, 입력 버퍼 회로(2)의 내압을 확보할 수 있다.

(2) 입력 패드(1)에 전원(VDD)보다 고전압 신호가 입력될 때, 강압 소자로서 동작하는 트랜지스터(Tr3)의 임계치(Vth3)를 저하시킬 수 있기 때문에, 입력 버퍼 회로(2)의 임계치(Vx)와 입력 신호(Va)의 마진(M)을 확보할 수 있다. 따라서, 입력 버퍼 회로의 오동작을 방지할 수 있다.

(3) 종래예에 대하여 트랜지스터(Tr4)를 추가할 뿐이기 때문에, 회로 규모를 크게 증대시키지 않는다.

(4) 트랜지스터(Tr3)의 임계치(Vth3)를 저하시킬 수 있기 때문에, 제조 변동 등에 의해 트랜지스터(Tr3)의 임계치(Vth3)가 변동되더라도, 그 영향을 억제할 수 있다.

(제2 실시예)

도 3은 제2 실시예를 도시한다. 이 실시예는 상기 제1 실시예의 트랜지스터 (Tr3)에 백 게이트 전압(Vg3)을 공급하기 위해, 복수의 N 채널 MOS 트랜지스터를 사용한 것이다.

즉, N 채널 MOS 트랜지스터(Tr5)의 드레인은 입력 패드(1)에 접속되고, 소스는 다음 단의 백 게이트에 접속된다. N 채널 MOS 트랜지스터(Tr6)의 드레인은 입력 패드(1)에 접속되고, 소스는 다음 단의 트랜지스터(Tr6)의 백 게이트에 접속된다.

또한, N 채널 MOS 트랜지스터(Tr7)의 드레인은 입력 패드(1)에 접속되고, 소스는 상기 트랜지스터(Tr3)의 백 게이트에 접속된다. 상기 트랜지스터(Tr5 내지 Tr7)의 게이트에는 전원(VDD)이 공급된다. 그 외의 구성은, 상기 제1 실시예와 마찬가지이다.

이러한 구성에 의해, 트랜지스터(Tr6, Tr7, Tr3)의 백 게이트 전압(Vg6, Vg7, Vg3은 순차적으로 상승하기 때문에, 트랜지스터(Tr6, Tr7, Tr3)의 임계치는 순차적으로 저하한다.

그러면, 상기 제1 실시예에 비하여 트랜지스터(Tr3)의 임계치를 더 저하시킬 수 있다. 따라서, 입력 패드(1)에 H 레벨의 신호가 입력될 때, 입력 버퍼 회로(2)의 입력 전압(Va)을 전원(VDD) 이하로 강압할 수 있는 동시에, 입력 버퍼 회로(2)의 임계치에 대한 마진을 제1 실시예에 비해 더 확대할 수 있다.

(제3 실시예)

도 4는 제3 실시예를 도시한다. 이 실시예는 상기 제1 실시예의 트랜지스터(Tr3)의 백 게이트를 동 트랜지스터(Tr3)의 소스, 즉 입력 버퍼 회로(2)의 입력 단자에 접속한 것이며, 그 외의 구성은 제1 실시예와 마찬가지이다.

이러한 구성에서는, 입력 패드(1)에 H 레벨의 신호가 입력되면, 입력 버퍼 회로(2)의 입력 전압(Va)이 VDD-Vth3까지 강압되지만, 그 입력 전압(Va)이 트랜지스터(Tr3)의 백 게이트에 공급되기 때문에, 트랜지스터(Tr3)의 임계치(Vth3)가 저하한다.

따라서, 상기 제1 실시예와 같은 작용 효과를 얻을 수 있는 동시에, 트랜지스터(Tr3)의 백 게이트 전압을 공급하기 위한 새로운 소자를 마련할 필요가 없기 때문에, 회로 규모의 증대를 방지할 수 있다.

(제4 실시예)

도 5는 제4 실시예를 도시한다. 이 실시예는 강압 소자인 트랜지스터(Tr3)의 게이트 전압을 전압 제어 회로(3)로 제어하고, 동 트랜지스터(Tr3)의 백 게이트 전압을 상기 제1 내지 제3 실시예 중 어느 한 구성의 백 게이트 전압 제어 회로(4)로 제어하도록 한 것이다.

상기 전압 제어 회로(3)의 구체적 구성을 도 6에 따라서 설명한다. P 채널 MOS 트랜지스터(Tr8)의 소스에는 전원(VDD)이 공급되고, 게이트는 상기 입력 패드(1)에 접속된다. 상기 트랜지스터(Tr8)의 드레인은 P 채널 MOS 트랜지스터(Tr9)의 드레인에 접속된다.

상기 트랜지스터(Tr9)의 게이트에는 전원(VDD)이 공급되고, 소스는 상기 입력 패드(1)에 접속된다. 그리고, 상기 트랜지스터(Tr8, Tr9)의 드레인으로부터 출력 신호(OUT)가 출력되는 동시에, 그 출력 신호가 동 트랜지스터(Tr8, Tr9)의 백 게이트에 공급된다.

이와 같이 구성된 전압 제어 회로(3)에서는 입력 패드(1)에 입력되는 신호가 L 레벨(그라운드(GND) 레벨)이면, 트랜지스터(Tr8)가 온 되고, 트랜지스터(Tr9)가 오프 된다. 그러면, 출력 신호(0UT)는 전원(VDD) 레벨이 된다.

한편, 입력 패드(1)에 입력되는 신호가 전원(VDD)보다 트랜지스터(Tr9)의 임계치 전압 이상만큼 높은 전압으로 H 레벨이 되면, 트랜지스터(Tr8)가 오프 되고, 트랜지스터(Tr9)가 온 된다. 그러면 출력 신호(OUT)는 입력 패드(1)에 입력되는 전압이 된다.

상기 트랜지스터(Tr3)의 게이트에는 상기 전압 제어 회로(3)의 출력 신호(OUT)가 입력된다. 그러면, 입력 패드(1)의 입력 전압이 L 레벨이면, 트랜지스터(Tr3)의 게이트에 전원(VDD)이 공급되기 때문에, 상기 제1 실시예와 마찬가지이다.

한편, 입력 패드(1)의 입력 전압이 H 레벨이 되면, 트랜지스터(Tr3)의 게이트에 전원(VDD)보다 높은 입력 패드(1)의 입력 전압이 입력된다. 따라서, 입력 버퍼 회로(2)의 입력 전압(Va)은 입력 패드(1)의 입력 전압으로부터 트랜지스터(Tr3)의 임계치만큼 저하한 전압까지 상승한다. 이 때, 트랜지스터(Tr3)의 임계치가 백 게이트 전압의 제어에 의해 저하되기 때문에, 입력 버퍼 회로(2)의 입력 전압(Va)이 더 상승한다.

따라서, 이 실시예에서는 상기 각 실시예에 비해, 입력 버퍼 회로(2)의 임계치에 대한 입력 신호(Va)의 마진을 더 증대시킬 수 있다.

상기 전압 제어 회로(3)는 출력 버퍼 회로를 구성하는 P 채널 MOS 트랜지스터의 백 게이트 전압을 제어하는 회로로서 탑재되어 있는 것이다. 즉, 도 7에 도시 한 바와 같이, 출력 버퍼 회로를 구성하는 P 채널 MOS 트랜지스터(Tr10)의 백 게이트에 상기 전압 제어 회로(3)의 출력 신호(OUT)가 입력된다. 상기 입/출력 패드(5)에 입력되는 신호가 전원(VDD)보다 고전압이 될 때, 상기 전압 제어 회로(3)의 출력 신호(OUT)는 입/출력(5) 패드에 입력되는 전압이 된다. 따라서, P 채널 MOS 트랜지스터(Tr10)의 백 게이트를 통해서 입/출력 패드(5)로부터 전원(VDD)으로의 불필요한 유입 전류를 막는다.

상기 입/출력 패드(5)에 상기 톨러런트 입력 회로가 접속될 때, 전압 제어 회로(3)의 출력 신호를 상기 트랜지스터(Tr3)의 게이트에 공급함으로써, 출력 버퍼 회로의 백 게이트 제어용 전압 제어 회로를 상기 전압 제어 회로(3)로서 공용으로 할 수 있다.

상기 실시예는 이하의 형태로 실시하더라도 좋다.

ㆍ히스테리시스 특성을 구비한 입력 버퍼 회로(2)를 사용하면, 상기 각 실시예에 의해 입력 버퍼 회로(2)의 히스테리시스 특성을 변경하지 않고 동작시킬 수 있다.

본 발명에 의하면 입력 회로의 임계치를 조정하지 않고, 제조 변동에 상관없이 안정적으로 동작하는 톨러런트 입력 회로를 제공할 수 있다.

Claims

입력 패드와 입력 회로 사이에 제1 N 채널 MOS 트랜지스터로써 이루어지는 강압 소자를 개재시키고, 상기 강압 소자의 게이트에 상기 입력 회로의 전원을 공급하며, 상기 입력 패드에 입력되는 고전압 신호를 상기 전원 전압 이하로 강압하여 상기 입력 회로에 공급하는 톨러런트 입력 회로로서,

상기 입력 패드에 상기 고전압 신호가 입력되었을 때, 상기 강압 소자의 백 게이트 전압을 상승시키는 백 게이트 전압 제어 회로를 포함하고, 상기 백 게이트 전압 제어 회로는 상기 입력 패드와 상기 강압 소자의 백 게이트 사이에, 그라운드(GND)에 접속된 백 게이트를 갖는 동시에 상기 전원이 게이트에 공급되는 제2 N 채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 톨러런트 입력 회로.
삭제
제1항에 있어서, 상기 백 게이트 전압 제어 회로는, 상기 전원이 게이트에 공급되는 1개 이상의 N 채널 MOS 트랜지스터를 더 포함하고, 상기 1개 이상의 N 채널 MOS 트랜지스터 각각의 드레인을 상기 입력 패드에 접속시키고, 상기 1개 이상의 N 채널 MOS 트랜지스터 각각의 소스를 순차적으로 다음 단의 N 채널 MOS 트랜지스터의 백 게이트에 접속시키며, 상기 1개 이상의 N 채널 MOS 트랜지스터 중 시작 단의 N 채널 MOS 트랜지스터의 백 게이트를 상기 제2 N 채널 MOS 트랜지스터의 소스에 접속시키고, 마지막 단의 N 채널 MOS 트랜지스터의 소스를 상기 강압 소자의 백 게이트에 접속시킨 것을 특징으로 하는 톨러런트 입력 회로.
제1항에 있어서, 상기 백 게이트 전압 제어 회로는 상기 강압 소자의 소스와 백 게이트를 접속하여 구성한 것을 특징으로 하는 톨러런트 입력 회로.
제1항, 제3항, 제4항 중 어느 한 항에 있어서, 상기 입력 패드에 상기 전원 전압 이상의 고전압 신호가 입력될 때, 상기 고전압 신호를 상기 강압 소자의 게이트에 공급하는 전압 제어 회로를 구비한 것을 특징으로 하는 톨러런트 입력 회로.
제5항에 있어서, 상기 전압 제어 회로는, 출력 버퍼 회로를 구성하는 P 채널 MOS 트랜지스터의 백 게이트 전압을 제어하는 전압 제어 회로로서 공용되는 것을 특징으로 하는 톨러런트 입력 회로.
제1항, 제3항, 제4항 중 어느 한 항에 있어서, 상기 입력 회로의 입력 단자와 상기 전원 사이에, 다이오드 접속한 N 채널 MOS 트랜지스터를 설치한 것을 특징으로 하는 톨러런트 입력 회로.