JP2002280892A

JP2002280892A - 半導体集積回路

Info

Publication number: JP2002280892A
Application number: JP2001074412A
Authority: JP
Inventors: Isato Tanaka; 勇人田中
Original assignee: Hitachi Ltd; Hitachi Tohbu Semiconductor Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc
Priority date: 2001-03-15
Filing date: 2001-03-15
Publication date: 2002-09-27

Abstract

(57)【要約】【課題】低耐圧の素子により形成された集積回路であ
っても、確実な出力トレラント機能を有する半導体集積
回路を提供することにある。【解決手段】第１電源電位ＶＣＣが供給される電源供
給ノードＮＶにソースが接続された出力ＭＯＳＦＥＴ
Ｍ１と、第１電源電位ＶＣＣの供給が断たれたときにオ
ン状態になって出力ＭＯＳＦＥＴＭ１のゲート・ドレ
イン間を導通させる出力トレラント用の第１のＭＯＳＦ
ＥＴＭ３と、上記第１電源電位ＶＣＣの供給が断たれ
且つ出力端子Ｙに電圧Ｖｙが印加されたときにオフ状態
になって出力ＭＯＳＦＥＴＭ１のバックゲートと電源
供給ノードＮＶとの接続を断つ出力トレラント用の第２
のＭＯＳＦＥＴＭ４とが含まれる出力回路を備えた半
導体集積回路において、第１電源電位ＶＣＣの供給が断
たれたときに出力ＭＯＳＦＥＴＭ１のバックゲート・
ゲート間を導通させるＭＯＳＦＥＴＭ１０を設けてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば出力トレ
ラント機能を有する半導体集積回路の出力回路に適用し
て有用な技術に関し、更には低電圧駆動で小型の超高速
ロジックＩＣなどに利用して特に有用な技術に関する。

【０００２】

【従来の技術】例えば携帯電話機やノート型コンピュー
タなどの携帯型電子機器では、消費電力の低減を図るた
めに幾つもの電力モードを備え、それらの各電力モード
に従って内部回路への電源供給を必要な部分にだけ行
い、不必要な部分には行わないと云った、パーシャル・
パワー・ダウンと呼ばれる処理が行われることがある。
そして、このような処理により、電源供給の断たれたＩ
Ｃ（集積回路）の出力側で電源供給がなされ、電源供給
の断たれたＩＣの出力端子に外部回路から電圧が印加さ
れると云った事態が発生することがある。

【０００３】従来、このような事態に対処すべく、電源
供給が断たれた状態で出力端子に電圧が印加された場合
でも、該端子からの電流の漏れ込みを防止する出力トレ
ラントと呼ばれる機能を備えたＩＣが開発されている。
また、出力トレラント機能は、出力端子から電源側への
電流パスを遮断するので異なる電源電圧が混在するシス
テムにおいて異なる信号レベル間のインターフェースと
しても使用されている。

【０００４】図３は、出力トレラント機能を有する従来
の出力回路の一例を示す回路図である。同図において、
Ｍ１とＭ２はプッシュ・プル型の出力段を形成するＰチ
ャネル形とＮチャネル形の出力ＭＯＳＦＥＴ（以下、出
力ＰＭＯＳと出力ＮＭＯＳと呼ぶ）、Ｍ３は電源電位Ｖ
ＣＣの供給が断たれたときにオン状態になって出力ＰＭ
ＯＳＭ１のドレイン・ゲート間を導通させる出力トレ
ラント用の第１のＰＭＯＳ、Ｍ４は電源電位ＶＣＣの供
給時に出力ＰＭＯＳＭ１のバックゲート・ソース間を
接続し電源電位ＶＣＣが非供給で出力端子Ｙに電圧印加
がなされたときに出力ＰＭＯＳＭ１のバックゲート・
ソース間の接続を断つ出力トレラント用の第２のＰＭＯ
Ｓ、Ｍ７とＭ８は電源電位ＶＣＣが非供給のときに出力
ＰＭＯＳＭ１から内部回路側への電流パスを遮断するト
ランスファースイッチ用ＮＭＯＳとＰＭＯＳ、Ｍ５とＭ
６は上記出力トレラント用の第２のＰＭＯＳＭ４とト
ランスファースイッチ用ＰＭＯＳＭ８のゲート入力を
生成するスイッチＰＭＯＳとＮＭＯＳである。

【０００５】上記の回路構成により、電源電位ＶＣＣの
供給時においては、ＶＣＣ供給ノードＮＶにゲートが接
続されたＰＭＯＳＭ３はオフ状態に、ＶＣＣ供給ノー
ドにゲートが接続されたＮＭＯＳＭ６はオン状態にな
り、さらに、それにより第２ＰＭＯＳＭ４のゲートは
グランドに接続されるので第２ＰＭＯＳＭ４がオン状
態となって、出力ＰＭＯＳＭ１のバックゲートに電源
電位ＶＣＣが印加される。さらに、入力トランスファー
スイッチ用のＮＭＯＳＭ７とＰＭＯＳＭ８がオン状
態になり内部回路からの信号が供給されるので、通常の
出力動作が可能となる。

【０００６】一方、電源電位ＶＣＣの供給が断たれたと
きには、出力トレラント用の第１のＰＭＯＳＭ３がオ
ン状態になることで出力ＰＭＯＳＭ１のゲート・ドレ
イン間が導通され、出力端子Ｙに外部から逆流電圧Ｖｙ
の印加があった場合に、この電圧Ｖｙが出力ＰＭＯＳ
Ｍ１のゲートにも印加される。それにより出力ＰＭＯＳ
Ｍ１がオフ状態にされて、出力端子Ｙから電源電位Ｖ
ＣＣの供給ノードＮＶ側へのリーク電流が遮断されるよ
うになっている。

【０００７】また、ＶＣＣ非供給のとき出力トレラント
用の第２のＰＭＯＳＭ４はゲートが０Ｖになってオフ
状態にされ、これにより出力ＰＭＯＳＭ１や他のＰＭ
ＯＳＭ３，Ｍ４，Ｍ８のバックゲートが電源供給ノード
ＮＶから切り離されるので、バックゲートから電源供給
ノードＮＶへのリーク電流の経路も遮断される。さら
に、トランスファースイッチ用のＮＭＯＳＭ７とＰＭ
ＯＳＭ８も遮断状態になるので内部回路側へのリーク
電流も遮断される。そして、これらにより電源非供給時
における出力端子Ｙからの電流の漏れ込みが防止される
ようになっている。

【０００８】

【発明が解決しようとする課題】近年、上記のような出
力トレラント機能を有したロジック回路においては、例
えば従来の０．５μの半導体製造プロセスからより微細
な０．３５μプロセスへの移行によって、さらなるチッ
プ面積の縮小や、回路動作の高速化、並びに低電圧化が
図られている。

【０００９】しかしながら、上記のようなプロセスの微
細化を進めると、上記従来の出力トレラント機能付きの
出力回路では、出力端子Ｙから電源側或いはグランド側
へのリーク電流が発生する場合があることが判った。

【００１０】本発明者が、このリーク電流について検討
したところ、次のような原因が明らかになった。すなわ
ち、電源供給が断たれた状態で出力端子Ｙに例えば３．
５Ｖ〜４．６Ｖ程度の逆流電圧Ｖｙが印加された場合、
オン状態にあるＰＭＯＳＭ３のソースとバックゲート
間のＰＮ接合を通じてバックゲートに電流が流れ、バッ
クゲートの電位が、逆流電圧ＶｙよりＰＮ接合の順方向
耐圧ＶＦ（例えば０．５Ｖ〜０．６Ｖ）低い電位（Ｖｙ
−ＶＦ）になる。

【００１１】このとき、出力ＰＭＯＳＭ１には、その
ゲートとドレインに逆流電圧Ｖｙが、バックゲートにそ
れより低い電位（Ｖｙ−ＶＦ）が、ソースに電源供給ノ
ードＮＶの０Ｖがそれぞれ印加されることになるが、微
細化プロセスにより出力ＰＭＯＳのＰＮ接合面での逆方
向耐圧が低くなっているため、バックゲート−ソース間
電圧（Ｖｙ−ＶＦ）によりバックゲートからソース側へ
リーク電流が流れてしまう。これが出力端子Ｙから電源
側に流れるリーク電流の主な経路になると考えられる。

【００１２】また、出力ＰＭＯＳＭ３と同様に、トラ
ンスファースイッチ用のＰＭＯＳＭ８もゲートとドレイ
ンが逆流電圧Ｖｙに、バックゲートがそれより低い電位
（Ｖｙ−ＶＦ）になるため、バックゲートからソース側
に降伏電流が流れ、ソース電圧をバックゲートの電圧よ
りＰＮ接合の逆方向耐圧ＶＢだけ低い電圧にする。そし
て、このノードＮ１１の電位が上がり出力ＮＭＯＳＭ
２のしきい値電圧Ｖｔｈ（例えば０．５Ｖ〜０．８Ｖ）
を超えた場合には出力ＮＭＯＳＭ２がオン状態になっ
てしまい、出力端子Ｙからグランド側へリーク電流が流
れてしまうと考えられる。

【００１３】この発明の目的は、低電圧で高速に動作す
る０．３５μプロセスなどの微細化プロセスにより形成
された集積回路であっても、電源非供給時に出力端子に
大きな電圧が印加されても電源側やグランド側へリーク
電流の生じない確実な出力トレラント機能を有する半導
体集積回路を提供することにある。

【００１４】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１６】すなわち、高電位又は低電位の第１電源電
位が供給される電源供給ノードにソースが、出力信号の
出力ノードにドレインが、内部回路から信号が供給され
るノードにゲートが接続された出力ＭＯＳＦＥＴと、該
出力ＭＯＳＦＥＴとバックゲートが共通にされ且つ第１
電源電位の供給が断たれたときにオン状態になって上記
出力ＭＯＳＦＥＴのゲート・ドレイン間を導通させる出
力トレラント用の第１のＭＯＳＦＥＴと、上記第１電源
電位の供給が断たれ且つ出力ノードに電圧が印加された
ときにオフ状態になって上記出力ＭＯＳＦＥＴのバック
ゲートと上記電源供給ノードとの接続を断つ出力トレラ
ント用の第２のＭＯＳＦＥＴとが含まれる出力回路を備
えた半導体集積回路において、第１電源電位の供給が断
たれたときに上記出力ＭＯＳＦＥＴのバックゲート・ゲ
ート間を導通させるスイッチ手段を備えたものである。

【００１７】このような手段によれば、電源供給が断た
れ出力端子側から逆流電圧が印加されたときに、スイッ
チ手段がオンして出力ＭＯＳＦＥＴのドレイン、ゲー
ト、およびバックゲートに出力端子側からの逆流電圧が
それぞれ印加され、ゲートとバックゲートとをほぼ同電
位とする。そのため、ゲート−バックゲート間に電位差
が生じなくなり、バックゲート・ソース間の電圧が高く
なっても、バックゲートからソース側へのリーク電流を
遮断することが出来る。従って、出力端子側から電源側
へのリーク電流を抑えることが出来る。

【００１８】なお、出力ＭＯＳＦＥＴのバックゲート・
ゲート間を導通させるのは、第１電源電位の供給が断た
れている全期間でなくてもよく、例えば、第１電源電位
の供給が断たれ且つ出力ノードに電圧が印加された期間
のみ導通させるようにしてもよい。

【００１９】具体的には、上記出力ＭＯＳＦＥＴの前段
に出力ＭＯＳＦＥＴのゲートから内部回路への電流パス
を遮断するＣＭＯＳインバータが設けられ、上記スイッ
チ手段は、上記ＣＭＯＳインバータのうち第１電源電位
側に接続された第３のＭＯＳＦＥＴのソースおよびバッ
クゲートが上記出力ＭＯＳＦＥＴのバックゲートに接続
され、該第３のＭＯＳＦＥＴがオン状態になった場合に
上記出力ＭＯＳＦＥＴのゲートとバックゲートとが導通
されるように構成すると良い。

【００２０】このような構成によれば、出力ＭＯＳＦＥ
Ｔのバックゲート・ゲート間を導通させるスイッチ手段
として、新たに素子を設けずに、内部回路と出力ＭＯＳ
ＦＥＴとを遮断するインバータの構成素子を兼用させ、
配線の変更のみで実現できるので、チップ面積の低減や
製造コストの低減を図ることが出来る。

【００２１】望ましくは、上記ＣＭＯＳインバータのう
ち上記第１電源電位の対極である第２電源電位側に接続
される第４のＭＯＳＦＥＴのソースと上記第２電源電位
の供給ノードとの間にソース・ドレインが接続されると
ともに、ゲートが第１電源電位の供給ノードに、バック
ゲートが第２電源電位の供給ノードにそれぞれ接続され
た出力トレラント用の第５のＭＯＳＦＥＴを設けると良
い。

【００２２】電源非供給時において、ＣＭＯＳインバー
タのうち一方の第３のＭＯＳＦＥＴを上記スイッチ手段
として用いるため、同ＣＭＯＳインバータのうち他方の
第４のＭＯＳＦＥＴのドレインにも出力端子側からの逆
流電圧が印加されることになるが、内部回路につながる
ＣＭＯＳインバータの入力端子側の電圧は、電源非供給
時に基本的に０Ｖであるものの、入力端子側から電圧印
加など何らかの理由で電圧が上下することもありえる。
そして、ＣＭＯＳインバータの入力端子側の電圧が上下
すると第４のＭＯＳＦＥＴがオン状態になってドレイン
から第２電源電位側にリーク電流が発生してしまう恐れ
がある。しかし、上記第５のＭＯＳＦＥＴによりこのリ
ーク電流を遮断することが出来る。

【００２３】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００２４】図１と図２は、本発明の実施例である半導
体集積回路の出力回路を示す回路図である。図１は電源
供給時の状態を、図２は電源供給が断たれたときの状態
をそれぞれ示す。

【００２５】この実施例の半導体集積回路は、特に制限
されるものでないが、ＮＡＮＤ回路やＯＲ回路などのユ
ニロジックのＩＣであり、例えば０．３５μプロセスの
ような微細化プロセスにより高速に動作するように設計
されたものである。また、電源電圧は例えば１．２Ｖ〜
３．６Ｖなど低電圧に対応し、入出力トレラント機能に
より異なる電源電圧が混在するシステムにおいて異なる
信号レベル間のインターフェースとして使用可能なもの
である。

【００２６】半導体集積回路の出力回路には、図１や図
２に示されるように、出力ＰＭＯＳＭ１および出力ＮＭ
ＯＳＭ２からなるプッシュプル型の出力段と、出力ト
レラント用の回路を構成する素子Ｍ３〜Ｍ１６とが設け
られている。

【００２７】出力トレラント用の回路は、出力ＰＭＯＳ
Ｍ１のゲート・ドレイン間の接続又は切断の切り替え
を行う第１のＰＭＯＳＭ３と、出力ＰＭＯＳＭ１や
上記第１ＰＭＯＳＭ３などの出力端子Ｙにドレインや
ソースが接続されているＰＭＯＳのバックゲートと第１
電源電位としての電源電圧ＶＣＣの供給ノードＮＶとの
接続又は切断の切り替えを行う第２のＰＭＯＳＭ４
と、この第２のＰＭＯＳＭ４の切り替えタイミングを生
成するための第３のＰＭＯＳＭ５および第４のＮＭＯ
ＳＭ６と、出力ＰＭＯＳＭ１のゲートから内部回路
への電流パスを遮断するＰＭＯＳＭ１０およびＮＭＯ
ＳＭ１１からなる第１インバータＩＮＶ１と、この第
１インバータＩＮＶ１から第２電源電位としてのグラン
ド側へのリーク電流を遮断する第５のＮＭＯＳＭ１２
と、出力ＮＭＯＳＭ２のゲートから内部回路への電流
パスを遮断するＰＭＯＳＭ１３およびＮＭＯＳＭ１
４からなる第２インバータＩＮＶ２と、信号反転用のＰ
ＭＯＳＭ１５およびＮＭＯＳＭ１６からなる第３イ
ンバータＩＮＶ３等から構成される。

【００２８】第１および第３のＰＭＯＳＭ３，Ｍ５
と、第４および第５のＮＭＯＳＭ６，Ｍ１２は、ゲー
トが電源供給ノードＮＶに接続されており、電源供給時
と非供給時とでオン状態かオフ状態にそれぞれ切り替え
られる。また、第２のＰＭＯＳＭ４は、第３ＰＭＯＳ
Ｍ５と第４ＮＭＯＳＭ６の状態により、電源供給時に
はオン状態に、非供給時には出力端子Ｙの逆流電圧Ｖｙ
の大きさによりオン状態かオフ状態に切り替えられるよ
うになっている。

【００２９】電源供給時においては、図１に示すよう
に、第１と第３のＰＭＯＳＭ３，Ｍ５はオフ状態に、
第４と第５のＮＭＯＳＭ６，Ｍ１２と第２のＰＭＯＳ
Ｍ４とはオン状態に、そして、第２ＰＭＯＳＭ４が
オン状態になるため、出力ＰＭＯＳＭ１のバックゲー
トや第１インバータＩＮＶ１のＰＭＯＳＭ１０のソー
ス・グランドにはそれぞれ電源電位ＶＣＣが印加され
る。また、第１インバータＩＮＶ１のＮＭＯＳＭ１１
のソースはグランド電位に接続される。

【００３０】次に、電源電圧ＶＣＣの供給が断たれて、
電源供給ノードＮＶがグランド電位に接地された状態に
ついて、図２を参照しながら説明する。

【００３１】電源電圧ＶＣＣが断たれた状態において
は、第１と第３のＰＭＯＳＭ３，Ｍ５はオン状態に、
第４と第５のＮＭＯＳＭ６，Ｍ１２はオフ状態にな
る。一方、第２のＰＭＯＳＭ４は、出力端子Ｙからの
逆流電圧Ｖｙが印加され、それか第２のＰＭＯＳＭ４
のしきい値電圧Ｖｔｈより大きくなればオフ状態となる
ため、出力ＰＭＯＳＭ１のゲートとドレインには出力
端子Ｙからの逆流電圧Ｖｙが印加されたとき、出力ＭＯ
ＳＭ１のバックゲートと電源供給ノードＮＶとの電流
パスは遮断された状態になる。

【００３２】また、電源供給が無い状態では、第１イン
バータＩＮＶ１の入力ノードＮ１の電圧は通常「０Ｖ」
になるので、第１インバータＩＮＶ１を構成するＰＭＯ
ＳＭ１０はオン状態になる。それによりこのＰＭＯＳ
Ｍ１０のソース・ドレインを介して出力ＰＭＯＳＭ１
のゲートとバックゲートとが導通される。

【００３３】従って、電源供給が無い状態で出力端子Ｙ
に逆流電圧Ｖｙが印加された場合には、この電圧Ｖｙが
出力ＰＭＯＳＭ１のゲートおよびバックゲートにそれ
ぞれ印加され、これらゲート−バックゲート間の電位差
がほぼ無くなるので、出力ＰＭＯＳＭ１のソース−基
板間耐圧が小さくても、バックゲートからソースへのリ
ーク電流をほぼ「０」にすることが出来る。また、この
とき、出力ＰＭＯＳＭ１や出力トレラント用のＰＭＯＳ
Ｍ３〜Ｍ５のバックゲートは、ＰＭＯＳＭ４によって
電源供給ノードＮＶから切り離されるので、ここからの
リーク電流もほぼ「０」になる。すなわち出力端子Ｙか
ら電源供給ノードＮＶへのリーク電流のパスが全て遮断
される。

【００３４】また、出力ＮＭＯＳＭ２のゲートには、
第２のインバータＩＮＶ２の出力ノードＮ２が接続され
るが、このノードＮ２の前段には電源供給されていない
２段のインバータＩＮＶ２，ＩＮＶ３が接続されている
ので、その出力ノードＮ２の電圧はほぼ「０Ｖ」になる
ことが保証され、出力ＮＭＯＳＭ２は常に十分にオフ
状態になる。それゆえ出力ＮＭＯＳＭ２を介したグラ
ンドＧＮＤへのリーク電流をほぼ「０」にすることが出
来る。

【００３５】また、第１インバータＩＮＶ１の入力ノー
ドＮ１には電源供給されていない１つのインバータＩＮ
Ｖ３を介して内部回路が接続されているため、この入力
ノードＮ１の電圧は必ずしも「０Ｖ」になることが保証
されず、電圧不定として扱う必要がある。それゆえ、第
１インバータＩＮＶ１のＮＭＯＳＭ１１はオン状態に
なる場合も想定される。そして、出力端子Ｙに逆流電圧
Ｖｙが印加された場合にはこの逆流電圧Ｖｙが上記ＮＭ
ＯＳＭ１１のドレインに印加されるので、このときＮ
ＭＯＳＭ１１がオン状態になっていると、該ＮＭＯＳ
Ｍ１１のソース側へ逆流電圧Ｖｙが印加されるが、出
力トレラント用の第５のＮＭＯＳＭ１２がオフ状態に
されているので、このような場合でもグランド側へのリ
ーク電流は生じない。すなわち出力端子Ｙからグランド
ＧＮＤへのリーク電流のパスが全て遮断される。

【００３６】以上のように、この実施例の出力回路によ
れば、電源供給が停止された状態で出力端子から逆流電
圧Ｖｙが印加された場合でも、出力ＰＭＯＳＭ１のゲ
ートとバックゲートにそれぞれ逆流電圧Ｖｙが印加さ
れ、これらゲート−バックゲート間に電位差が生じない
ので、図３に示すような従来の出力トレラント回路で
は、ソース−基板間耐圧の小さなＭＯＳを使用している
と出力ＰＭＯＳから電源側へリーク電流が発生していた
のに対して、このリーク電流を確実に抑えることが出来
る。

【００３７】また、電源の非供給時に出力ＰＭＯＳＭ
１のバックゲートに逆流電圧Ｖｙを印加させる構成とし
て、出力ＰＭＯＳＭ１のゲートから内部回路への電流
パスを遮断するためのＰＭＯＳＭ１０を流用し、その
ソースを出力ＰＭＯＳＭ１のバックゲートに接続させ
ることで実現しているので、専用に新たな素子を設ける
場合に較べてチップ面積の縮小、製造コストの削減を図
ることが出来る。

【００３８】また、実施例の回路では、第１インバータ
ＩＮＶ１のドレイン・ソースを介して出力ＰＭＯＳＭ
１のバックゲートに逆流電圧Ｖｙが印加されるため、第
１インバータＩＮＶ１からグランド側へのリーク電流も
考慮する必要があるが、出力トレラント用の第５のＮＭ
ＯＳＭ１２によりこのリーク電流も遮断することが出
来る。

【００３９】これらにより、ソース−基板間耐圧の小さ
なＭＯＳを使用した場合でも、出力端子Ｙから電源側お
よび出力端子Ｙからグランド側へのリーク電流を全て遮
断することが出来る。

【００４０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００４１】例えば、電源の非供給時において、出力Ｐ
ＭＯＳのバックゲートとドレイン（又はゲート）を接続
させる手段は、例えば、ゲートが電源供給ノードＮＶ
に、ソース・ドレインが出力ＰＭＯＳＭ１のドレイン
（又はゲート）とバックゲートとの間に接続されたＰＭ
ＯＳにより構成するなど、様々な構成が可能である。

【００４２】また、実施例では、電源非供給時に出力回
路から内部回路への電流パスを遮断する構成としてイン
バータＩＮＶ１〜ＩＮＶ３を用いているが、この構成に
トランスファースイッチＭＯＳなどを適用することも可
能である。また、電源電圧が負電位である場合には、Ｎ
ＭＯＳＦＥＴとＰＭＯＳＦＥＴとの配置を対称的に入れ
替えて対応することも出来る。

【００４３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である０．３
５μプロセスのような微細プロセスにより形成されるユ
ニロジックＩＣの出力回路について説明したがこの発明
はそれに限定されるものでなく、出力トレラント機能を
要する種々の半導体集積回路に広く利用することができ
る。

【００４４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４５】すなわち、本発明に従うと、微細化プロセ
スにより低電圧で高速に動作が可能なＭＯＳＦＥＴを用
いても、確実な出力トレラント機能が得られるという効
果がある。

【図面の簡単な説明】

【図１】本発明の実施例である半導体集積回路の出力回
路の電源供給時の状態を説明する回路図である。

【図２】図１の出力回路において電源供給が断たれたと
きの状態を説明する回路図である。

【図３】従来の出力トレラント機能を有する半導体集積
回路の出力回路において電源非供給時のリーク電流の発
生を説明する回路図である。

【符号の説明】

Ｍ１出力ＰＭＯＳＭ２出力ＮＭＯＳＭ３出力トレラント用の第１のＰＭＯＳＭ４第２のＰＭＯＳＭ５第３のＰＭＯＳＭ６第４のＮＭＯＳＩＮＶ１〜ＩＮＶ３出力トレラント用の第１〜第３の
インバータＹ出力端子Ｖｙ逆流電圧ＶＦＰＮ接合の順方向耐圧ＮＶ電源供給ノード

Claims

【特許請求の範囲】

【請求項１】高電位又は低電位の第１電源電位が供給
される電源供給ノードにソースが、出力信号の出力ノー
ドにドレインが、内部回路から信号が供給されるノード
にゲートが接続された出力ＭＯＳＦＥＴと、該出力ＭＯ
ＳＦＥＴとバックゲートが共通にされ且つ第１電源電位
の供給が断たれたときにオン状態になって上記出力ＭＯ
ＳＦＥＴのゲート・ドレイン間を導通させる出力トレラ
ント用の第１のＭＯＳＦＥＴと、上記第１電源電位の供
給が断たれ且つ出力ノードに電圧が印加されたときにオ
フ状態になって上記出力ＭＯＳＦＥＴのバックゲートと
上記電源供給ノードとの接続を断つ出力トレラント用の
第２のＭＯＳＦＥＴとが含まれる出力回路を備えた半導
体集積回路において、第１電源電位の供給が断たれたときに上記出力ＭＯＳＦ
ＥＴのバックゲート・ゲート間を導通させるスイッチ手
段を備えたことを特徴とする半導体集積回路。
【請求項２】上記出力ＭＯＳＦＥＴの前段に出力ＭＯ
ＳＦＥＴのゲートから内部回路への電流パスを遮断する
ＣＭＯＳインバータが設けられ、上記スイッチ手段は、上記ＣＭＯＳインバータのうち第
１電源電位側に接続された第３のＭＯＳＦＥＴのソース
およびバックゲートを上記出力ＭＯＳＦＥＴのバックゲ
ートに接続して構成され、該第３のＭＯＳＦＥＴがオン
状態になった場合に上記出力ＭＯＳＦＥＴのゲートとバ
ックゲートとが導通されるように構成されていることを
特徴とする請求項１記載の半導体集積回路。
【請求項３】上記ＣＭＯＳインバータのうち上記第１
電源電位の対極である第２電源電位側に接続される第４
のＭＯＳＦＥＴのソースと上記第２電源電位の供給ノー
ドとの間にソース・ドレインが接続されるとともに、ゲ
ートが第１電源電位の供給ノードに、バックゲートが第
２電源電位の供給ノードにそれぞれ接続された出力トレ
ラント用の第５のＭＯＳＦＥＴが設けられていることを
特徴とする請求項２記載の半導体集積回路。
【請求項４】上記第１電源電位は電源電圧の正極側の
電位であり、その対極側の電位はグランド電位であると
ともに、上記出力ＭＯＳＦＥＴおよび第１と第２のＭＯ
ＳＦＥＴはＰチャネル形ＭＯＳＦＥＴであることを特徴
とする請求項１〜３の何れかに記載の半導体集積回路。
【請求項５】第１電源電位とグランド電位との間に設
けられたＰチャネル形出力ＭＯＳＦＥＴおよびＮチャネ
ル形出力ＭＯＳＦＥＴとからなるプッシュプル型の出力
段と、ソース・ドレインが上記Ｐチャネル出力ＭＯＳＦＥＴの
ゲート・ドレイン間にゲートが第１電源電圧供給ノード
にバックゲートが上記Ｐチャネル出力ＭＯＳＦＥＴのバ
ックゲートにそれぞれ接続された出力トレラント用の第
１のＭＯＳＦＥＴと、ソース・ドレインが第１電源電位の供給ノードと上記Ｐ
チャネル出力ＭＯＳＦＥＴのバックゲートとの間にバッ
クゲートが上記Ｐチャネル出力ＭＯＳＦＥＴのバックゲ
ートにそれぞれ接続された出力トレラント用の第２のＭ
ＯＳＦＥＴと、ソース・ドレインが上記第２のＭＯＳＦＥＴのゲートと
グランド電位との間にゲートが第１電源電圧供給ノード
に接続されたＮチャネル形のスイッチＭＯＳＦＥＴと、ソース・ドレインが上記第２のＭＯＳＦＥＴのゲートと
上記出力段の出力ノードとの間にゲートが第１電源電圧
供給ノードにそれぞれ接続されたＰチャネル形のスイッ
チＭＯＳＦＥＴと、内部回路側から信号を受けて上記Ｐチャネル形出力ＭＯ
ＳＦＥＴのゲートに信号を供給する第１のＣＭＯＳイン
バータ、および、同内部回路側から信号を受けて上記Ｎ
チャネル形出力ＭＯＳＦＥＴのゲートに信号を供給する
第２のＣＭＯＳインバータと、上記第１のＣＭＯＳインバータのうちグランド側に接続
されるＮチャネル形ＭＯＳＦＥＴのソースとグランド電
位との間にソース・ドレインが接続されるとともに、ゲ
ートが第１電源電位の供給ノードに、バックゲートがグ
ランド電位にそれぞれ接続された出力トレラント用の第
５のＭＯＳＦＥＴとを備え、上記第１ＣＭＯＳインバータのうち第１電源電位側に接
続されるＰチャネル形ＭＯＳＦＥＴのソースおよびバッ
クゲートが、上記Ｐチャネル形出力ＭＯＳＦＥＴのバッ
クゲートに接続され、且つ、上記第２のＭＯＳＦＥＴの
ソース・ドレインを介して第１電源電位の供給ノードに
接続されるように構成されている出力回路を備えた半導
体集積回路。