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KR100714857B1 - 절연 게이트형 반도체장치 - Google Patents

절연 게이트형 반도체장치 Download PDF

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KR100714857B1
KR100714857B1 KR1020050038078A KR20050038078A KR100714857B1 KR 100714857 B1 KR100714857 B1 KR 100714857B1 KR 1020050038078 A KR1020050038078 A KR 1020050038078A KR 20050038078 A KR20050038078 A KR 20050038078A KR 100714857 B1 KR100714857 B1 KR 100714857B1
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South Korea
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region
layer
channel
trench
gate
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요시후미 토모마쓰
히데키 타카하시
치히로 타도코로
Original Assignee
미쓰비시덴키 가부시키가이샤
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Publication date
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)

Abstract

CSTBT에 있어서 게이트 용량이나 단락 전류를 제어할 수 있고, 한계값 전압의 변동을 억제한 절연 게이트형 반도체장치를 제공 하는 것을 그 과제로 한다. 이를 해결하기 위한 수단으로 P베이스 영역(104)과 반도체 기재(103) 사이에 형성되고, 반도체 기재(103)보다 불순물 농도가 높은 캐리어 축적층(113)을 구비한 CSTBT로서, 게이트 전극(110) 주연부의 P베이스 영역(104)부가 채널로서 기능하고, 캐리어 축적층(113)에 있어서, 채널 바로 아래의 캐리어 축적층 영역(113a)의 불순물 농도를 ND1, 채널 바로 아래 이외의 캐리어 축적층 영역(113b)의 불순물 농도를 ND2로 했을 때, ND1 < ND2가 되는 구성으로 했다.
P베이스 영역, 반도체 기재, 캐리어 축적층, 게이트 전극

Description

절연 게이트형 반도체장치{INSULATED GATE SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예 1에 관한 CSTBT의 일 예를 모식적으로 도시한 단면도,
도 2는 본 발명의 실시예 2에 관한 CSTBT의 일 예를 모식적으로 도시한 단면도,
도 3은 본 발명의 실시예 2에 관한 CSTBT의 제조 공정을 설명하기 위한 개략적인 단면도,
도 4는 본 발명의 실시예 2에 관한 CSTBT의 제조 공정을 설명하기 위한 개략적인 단면도,
도 5는 본 발명의 실시예 2에 관한 CSTBT의 제조 공정을 설명하기 위한 개략적인 단면도,
도 6은 본 발명의 실시예 2에 관한 CSTBT의 제조 공정을 설명하기 위한 개략적인 단면도,
도 7은 본 발명의 실시예 2에 관한 CSTBT의 제조 공정을 설명하기 위한 개략적인 단면도,
도 8은 도 7에 도시하는 CSTBT에 대해서, 단면 위치I-I에서의 농도 프로파일 의 시뮬레이션 결과를 도시하는 그래프,
도 9는 도 7에 도시하는 CSTBT에 대해서, 단면 위치II-II에서의 농도 프로파일의 시뮬레이션 결과를 도시하는 그래프,
도 10은 도 7에 도시하는 CSTBT에 대해서, 단면 위치III-III에서의 농도 프로파일의 시뮬레이션 결과를 도시하는 그래프,
도 11은 본 발명의 실시예 3에 관한 CSTBT의 일 예를 모식적 도시한 단면도,
도 12는 본 발명의 실시예 4에 관한 CSTBT의 일 예를 모식적 도시한 단면도,
도 13은 종래의 TIGBT의 구조의 일 예를 도시하는 단면도,
도 14는 종래의 CSTBT를 모식적으로 도시한 단면도,
도 15는 종래의 TIGBT와 CSTBT에 있어서의 트렌치 간격과 내압 변화의 관계를 도시하는 그래프,
도 16은 종래의 TIGBT와 CSTBT에 있어서의 트렌치 간격과 온 전압값의 관계를 도시하는 그래프,
도 17은 종래의 개량 CSTBT를 모식적으로 도시한 단면도,
도 18은 종래의 CS층 농도와 한계값 전압의 면내 변동의 관계를 도시하는 그래프,
도 19는 종래의 CSTBT의 제조 공정을 설명하기 위한 개략적인 단면도,
도 20은 종래의 CSTBT의 제조 공정을 설명하기 위한 개략적인 단면도,
도 21은 종래의 CSTBT의 제조 공정을 설명하기 위한 개략적인 단면도,
도 22는 종래의 CSTBT의 제조 공정을 설명하기 위한 개략적인 단면도,
도 23은 종래의 CSTBT의 제조 공정을 설명하기 위한 개략적인 단면도,
도 24는 도 23에 도시하는 단면 위치I-I에 있어서의 시뮬레이션에서 농도 프로파일 결과를 도시하는 그래프,
도 25는 도 23에 도시하는 단면 위치II-II에 있어서의 시뮬레이션에서 농도 프로파일 결과를 도시하는 그래프이다.
※도면의 주요부분에 대한 부호의 설명※
101: P+기판 102: N+버퍼층
103: N-반도체층 104: P베이스 영역
105: N+에미터 영역 107: 트렌치 홈
108: 게이트 절연막 109: 층간 절연막
110: 게이트 전극 111: 에미터 전극
112: 콜렉터 전극 113: 캐리어 축적 영역
114: 레지스트
본 발명은 절연 게이트형 반도체장치에 관한 것으로서, 특히, 절연 게이트를 갖는 바이폴러 트랜지스터 및 파워 MOSFET 등에 있어서, 예를 들면 부하 단락 시에 스위칭했을 때 발생하는 게이트·에미터간의 전압 상승을 억제하는 것으로 과잉된 단락 전류를 억제한 절연 게이트형 반도체장치에 관한 것이다.
일반적으로 모터 등을 구동하는 파워 일렉트로닉스에서는, 스위칭소자로서, 정격 전압이 300V이상의 영역에서는, 그 특성으로부터 예를 들면 절연 게이트 바이폴러 트랜지스터(Insulated Gate Bipolar Transistor:이후 「IGBT」라고 약기함)의 전력용 반도체 소자가 주로 이용되고 있다. 그 중에서도, 트렌치 게이트를 갖는 절연 게이트형 반도체장치, 즉 게이트 전극이 반도체 기재의 한 주표면에 형성된 홈(트렌치) 안에 매립된 구조를 갖는 절연 게이트형 반도체장치는, 미세화가 용이하여, 집적도를 높일 수 있는 이점이 있어서 주목을 모으고 있다. 또한 IGBT칩은 최근 수 백 암페어 정격의 칩까지 라인 업되고 있어, 파워 모듈의 소형화를 가능하게 하고 있다.
도 13은 종래의 트렌치 게이트형 IGBT(Trench gate Bipolar Transistor:이후 「TIGBT」라고 약기함)의 구조의 일 예를 모식적으로 도시하는 단면도이며, 이 TIGBT구성과 동작에 대해서 도 13을 참조해서 이하에 설명한다.
동 도면에 도시하는 구성에 있어서, P콜렉터층인 P+기판(101)위에 N+버퍼층(102)이 형성되고, P+기판(101)의 이면에는 콜렉터 전극(112)이 형성되고 있다. N+버퍼층(102)위에 N-반도체(베이스)층(103)이 형성되고, 또한 TIGBT의 셀 영역에서는 N-반도체층(103)의 표면 상에, P형의 불순물을 확산함으로써 P베이스 영역(104)이 선택적으로 형성되어 있다. 이 P베이스 영역(104)의 표면 상의 일부 또는 전체 면에는, 고농도의 N형의 불순물을 선택적으로 확산함으로써 N+에미터 영역(105)이 형성되고 있다.
도 13의 구성에서는, 복수의 트렌치 홈(107)이 N+에미터 영역(105)과 직교하도록 형성되어 있다. 각 트렌치 홈은 N+에미터 영역(105)의 높이 위치로부터 N-반도체층(103)내에 달하는 깊이까지 형성되고, 각 트렌치 홈(107)의 내부에는 MOS트랜지스터의 트렌치 게이트 전극(110)이 절연성의 게이트 산화막(108)을 통해 매립되고 있다. 게이트 전극(110)의 주연부에서, N+에미터 영역(105)과 N-반도체층(103) 사이에 개재하는 P베이스 영역(104)이 채널 영역으로서 기능한다. 게이트 전극(110)의 윗면은 층간 절연막(109)으로 피막되고, 또한 에미터 전극(111)이 형성되고 있다.
도 14는, TIGBT의 특성을 개선하기 위해 본원 발명자들이 발안한 캐리어 축적형TIGBT(Carrier Stored Trench-gate Bipolar Transistor:이후「CSTBT」라고 약기함)의 구조를 모식적으로 도시하는 단면도이다. 이 CSTBT에서는, P베이스 영역(104)과 N-반도체(베이스)층(103) 사이에 캐리어 축적용의 캐리어 축적 영역(113)인 N-반도체층(이후「CS층」이라고 약기함)이 형성되고 있다.
다음에 도 13 및 도 14를 참조하여 종래의 IGBT의 동작에 대하여 설명한다. 에미터 전극(111)과 콜렉터 전극(112) 사이에 소정의 정(+) 콜렉터 전압VcE을 인가한 상태에서 에미터 전극(111)과 게이트 전극(110) 사이에 소정의 정(+)의 게이트 전압VGE을 인가하여 게이트를 온 상태로 한다. 이 때 P베이스 영역(104)의 채널 영역이 P형으로부터 N형으로 반전하여 채널이 형성되고, 이 채널을 통해 에미터 전극(111)으로부터, 전자가 N반도체층(103)에 주입된다. 이 주입된 전자에 의해 P+기판(콜렉터)(101)와 N-반도체층(103)사이가 순 바이어스 상태가 되고, P+기판(101)으로부터 정공(正孔)(홀)이 주입된다. 이에 따라 N-반도체층(103)의 저항이 대폭적으로 하강하고, IGBT의 온 저항이 대폭 하강하며, 전류 용량은 증대한다. P+기판(101)으로부터 정공(홀)이 주입됨으로써 N-반도체층(103)의 저항을 하강 시키고 있다.
다음에 IGBT의 온 상태로부터 오프 상태로 턴오프 할 경우의 동작에 대하여 설명한다. 도 13 및 도 14의 구조에 있어서, 에미터 전극(111)과 게이트 전극(110) 사이에 온 상태에서 인가된 게이트 전압VGE을 제로 또는 부(負)(역 바이어스)로함으로써, N형으로 반전한 채널 영역이 P형 영역에 되돌아오고, 에미터 전극(111)으로부터의 N-반도체층(103)에 대한 전자의 주입이 멈춘다. 전자 주입의 정지에 의해 P+기판(101)으로부터의 정공(홀)의 주입도 멈추게 된다. 그 후에 N-반도체층(103) (및 N+버퍼층(102))에 축적되어 있었던 전자와 정공(홀)은 각각 콜렉터 전 극(112)과 에미터 전극(111)으로 회수되어 가거나 또는 서로 재결합하여 소멸한다.
도 13에 도시하는 TIGBT의 경우에는, 평면 게이트형의 IGBT에 비해 표면도 MOS트랜지스터를 약 1/10정도로 미세화할 수 있으므로, 특성의 향상을 꾀할 수 있다. 또한 평면형의 IGBT에서는 표면에서 P베이스층에 끼워진 영역에 전류 경로가 형성되고, 이 부분에서의 전압 강하가 컸지만, 상기 TIGBT에서는, 게이트(110)가 P베이스층(104)을 뚫고 형성되므로, 전류 경로에는 P베이스층에 끼워진 영역이 없어져, 특성의 향상을 꾀할 수 있다.
도 14에 도시하는 CSTBT의 경우에서는, P베이스 영역(104)의 밑면에 캐리어 축적용의 CS층(113)이 형성되어 있다. 이에 따라 P+기판(101)으로부터의 정공(홀)이 에미터 전극(111)으로 통과하는 것을 방지하고, 이 CS층(113)에 정공(홀)이 축적되어 TIGBT의 경우보다 더욱 온 전압을 저하시킬 수 있다.
그러나, 도 13에 도시하는 TIGBT의 경우, 셀 사이즈가 평면 게이트의 경우에 비해 1/10정도로 축소되고 있기 때문에, 온 전압이 매우 낮아진다는 이점이 있는 반면, 게이트 용량 및 단락 전류가 증대한다는 문제가 있다. 이 문제를 해결하기 위해서는, 트렌치 게이트를 형성하는 피치를 크게 하여 셀 사이즈를 크게 하는 것을 생각할 수 있지만, 셀 사이즈를 크게 하면, TIGBT에서는 온 전압의 상승을 초래하게 된다.
한편, 도 14에 도시하는 CSTBT의 경우에는, 셀 사이즈를 크게 하면, 온 전압의 상승은 억제할 수 있지만, 내압의 저하를 초래한다는 문제가 생긴다. 특히, 내압의 저하는 스위칭소자로서 치명적이므로, 간단히 셀 사이즈를 크게 하는 것 만으 로는 상기 문제는 해결되지 않는다.
도 15 및 도 16은, TIGBT와 CSTBT에 있어서의 P베이스 간격(트렌치 간격)을 벌린 경우의 내압 변화(도 15)와 온 전압변화(도 16)의 의존성을 디바이스 시뮬레이션을 이용하여 계산한 결과를 도시한다. 여기에서는, 종래의 TIGBT, CSTBT는 P베이스 간격을 3μm로서 설계하고, 트렌치 간격(P베이스 간격)을 11μm까지 변화시켰을 때의 결과를 도시하고 있다. 트렌치 간격이 11μm인 경우에는, 셀 사이즈는 종래의 3배가 되고, 게이트 용량은 1/3이 된다.
도시한 시뮬레이션 계산 결과로부터, TIGBT(●표시로 나타냄)에서는, 트렌치 간격을 벌려도 내압은 그다지 변화되지 않지만(도 15), 온 전압은 급격히 증대한다(도 16). 한편, CSTBT(△표시로 나타냄)에서는, 트렌치 간격을 벌려도 온 전압은 그다지 변화되지 않지만(도 16), 내압은 급격히 저하하여(도 15), 트렌치 간격이 5μm인 경우는 내압은 200V미만, 6μm에서는 100V이하가 되고, 그 이상으로 벌리면 내압은 거의 0V에 가까운 값이 되었다. 이와 같이, 게이트 용량 및 단락 전류를 저하시키기 위해 트렌치 간격을 벌리면(즉 셀 사이즈를 확대한다), 온 전압의 상승(TIGBT의 경우) 또는 내압의 저하(CSTBT의 경우)를 초래하게 되는 것을 나타내고 있다.
그래서, 종래의 개량형으로서, 도 17에 도시하는 CSTBT와 같이, 예를 들면 트렌치 게이트를 형성하는 피치는 바꾸지 않고, 트렌치 홈내에 형성된 게이트 전극(110)과 에미터 전극(111)을 접속하는 구성 부분의 개량형이 본원 발명자들에 의해 제안되고 있다(예를 들면 특허문헌 1참조). 즉 도 17의 구성에서는 에미터 전극과 제 2게이트 전극부(110b) 윗면이 접속되고 있다.
상기 구성에 있어서, 에미터 전극과 접속된 제 2게이트 전극부(110b)의 셀은, 게이트 전압VGE이 0V이고, 게이트로서 기능하지 않는 더미 게이트 영역인 것을 의미하며, 도 13 및 도 14에 도시하는 종래의 TIGBT 및 CSTBT와 동일한 셀 사이즈에서도 내압의 저하를 초래하지 않는 다는 이점이 있다.
도 18은 상기 종래의 CS층 농도(상대값)와 한계값 전압(VGEth)의 면내 변동(상대값)의 관계를 도시하는 그래프이다.
상기 구성에 있어서, 예를 들면 스트라이프 모양으로 형성된 트렌치 게이트 영역에 있어서, 3개의 트렌치 게이트에 대하여 2개를 에미터 전극과 접속하는 것으로 게이트 용량 및 단락 전류를 1/3로 억제 할 수 있게 된다. 이것은, 게이트 용량 및 단락 전류를 비교적 자유롭게 선택할 수 있는 것을 의미하고 있다. 이와 같이, 전술한 디바이스 시뮬레이션의 결과에서도, TIGBT에서는 온 전압의 상승이 있지만, CSTBT에서는 온 전압의 상승이 작기 때문에, CSTBT는 매우 유망한 디바이스라고 할 수 있다.
도 19 내지 도 23은 종래의 CSTBT의 제조 공정에 있어서, CS층 형성으로부터 트렌치 게이트 형성까지의 제조 플로우를 도시한 개략도이다. 이하에, CSTBT의 제조 공정에 대해서 도 19 내지 도 23을 이용하여 설명한다.
우선, 도 19와 같이 CS층 형성을 위한 이온 주입 공정에서는, 예를 들면 인을 선택적으로 이온 주입한다. 다음에 도 20과 같이 열 확산에 의해 CS층(113)을 형성한다. 또한, 도 21과 같이 예를 들면 붕소를 이온 주입하고, 열 확산을 실시 하는 것으로 P베이스층(104)을 형성한다. 다음에 도 22와 같이 예를 들면 비소를 선택적으로 이온 주입하고, 열 확산을 실시하는 것으로 N+에미터 영역(105)을 형성한다. 또한, 도 23과 같이, 트렌치 홈(107)을 형성한 후, 절연 게이트 산화막(108)을 통해, 예를 들면 폴리 실리콘으로 게이트 전극(110)을 트렌치 홈내에 형성하여 게이트 영역으로 한다.
도 24 및 도 25는, 상기 공정에 의해 얻어진 CSTBT에 대해, 도 23에 도시하는 단면부I-I, II-II에 있어서의 시뮬레이션에서 농도 프로파일을 계산한 결과를 각각 도시하는 그래프이다. 동 도면에 도시한 것과 같이 채널 영역의 P베이스층의 불순물 농도와 비교하여 셀 중앙부 영역의 P베이스층의 불순물 농도가 다르며, CS층(113)의 불순물 농도도 셀 중앙부 영역에서 낮아지는 것을 알 수 있다.
(특허문헌 1) 일본국 특허공개2003-224278호
그러나, CSTBT에 있어서는, CS층을 부가하고 있는 것이 구조상의 특징 포인트가 되지만, 도 18에 도시하는 CS층 농도(상대값)와 한계값 전압(VGEth)의 면내 변동(상대값)의 관계에서 알 수 있는 것과 같이, CS층을 추가 형성하는 것으로 한계값 전압(VGEth)의 변동이 커진다는 문제가 있다.
한편, TIGBT에서는 600V클래스의 정격 전압에서는 N-반도체층(103)은 불순물 농도가 1.OE14cm-3정도이고, P베이스 영역(104)은 불순물 농도가 1.OE17cm-3정도에서 의 오더이며, 이 N-반도체층(103)에 P베이스 영역(104)을 예를 들면 이온 주입과 열 확산에 의해 형성하므로, N-반도체층의 농도 변동이 발생해도 P베이스 영역의 농도 변동에는 거의 영향을 미치지 않는다.
CSTBT의 경우는, 불순물 농도가 예를 들면 1.OE17cm-3정도 오더의 비교적 고농도의 CS층에, 불순물 농도가 1.OE17cm-3정도 오더의 P베이스 영역을 형성하므로, CS층의 농도 변동에 의해 P베이스 영역의 농도 변동이 발생하게 된다.
그 때문에 TIGBT와 비교하면, CSTBT에서는 한계값 전압(VGEth)의 변동이 커진다는 문제가 있으며, 이 변동을 개선하기 위해, 제조 설비관리를 종래보다도 강화할 필요가 있다. 이와 같이, CSTBT에서는 여러 가지 관점으로부터 큰 이점이 있는 반면, 한계값 전압(VGEth)의 변동을 억제 하는 것이 중요한 과제가 된다.
본 발명은 상기 과제를 해결하기 위한 것으로서, CSTBT에 있어서 게이트 용량이나 단락 전류를 제어할 수 있고, 한계값 전압(VGEth)의 변동을 억제한 절연 게이트형 반도체장치를 제공하는 것을 목적으로 한다.
또한 종래의 CSTBT에서는, 채널 바로 아래의 CS층은, 게이트 전압 인가 시에 전화 축적에 의해, N-층이었던 것이 N+층이 되지만, 채널 바로 아래 이외의 영역은 가능한 한 고농도의 CS층으로 하는 것이 이상적이지만, 도 19 내지도 23은 종래의 CSTBT종래의 제조 방법에서는 이것을 실현 하는 것이 곤란했다. 즉, 온 전압 감소의 방해가 되었다. 본 발명에서는 이 문제도 동시에 해결하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 관한 절연 게이트형 반도체장치는, 제 1도전형의 반도체 기재와, 상기 제 1도전형의 반도체 기재 하부 주표면에 형성된 제 2도전형의 콜렉터 영역과, 상기 콜렉터 영역과 접속된 콜렉터 전극과, 상기 제 1도전형의 반도체 기재의 상부 주표면에 선택적으로 형성된 제 2도전형의 베이스 영역과, 상기 베이스 영역과 상기 반도체 기재 사이에 형성되어 상기 반도체 기재보다 불순물 농도가 높은 제 1도전형의 캐리어 축적층과, 상기 베이스 영역 내에 선택적으로 형성된 제 1도전형의 에미터 영역을 구비하고, 또한, 상기 베이스 영역 내에 선택적으로 형성되어, 상기 제 1도전형의 반도체 기재까지 도달하는 깊이를 갖는 트렌치 홈과, 상기 트렌치 홈의 내부에 절연막을 통해 매설된 게이트 전극과, 상기 베이스 영역과 상기 에미터 영역이 공통으로 접속된 에미터 전극을 구비한 절연 게이트형 반도체장치에 있어서, 상기 게이트 전극 주연부의 상기 베이스 영역부가 채널로서 기능하고, 상기 캐리어 축적층에 있어서, 상기 채널 바로 아래의 캐리어 축적층 영역의 불순물 농도를 ND1, 채널 바로 아래 이외의 캐리어 축적층 영역의 불순물 농도를 ND2로 했을 때, ND1 < ND2가 되는 것을 특징으로 한다.
상기 구성에 있어서, 바람직하게는, 상기 채널 바로 아래의 캐리어 축적층 영역의 불순물 농도ND1와 채널 바로 아래 이외의 캐리어 축적층 영역의 불순물 농도ND2는,
ND1 < 7E16cm-3, ND2 < 3E17cm-3, ND2/ND1> 5
이라도 좋다.
또한 바람직하게는, 상기 트렌치 홈은 제 1트렌치 홈과 제 2트렌치 홈을 갖고, 상기 제 1트렌치 홈의 내부에 절연막을 통해 제 1게이트 전극이 매설되며, 상기 제 2트렌치 홈의 내부에 절연막을 통해 제 2게이트 전극이 매설되고, 상기 제 1게이트 전극 주연부의 상기 베이스 영역만 채널로서 작용하며, 상기 제 2게이트 전극 주연부의 상기 베이스 영역부는 채널로서 작용하지 않는 구성으로 해도 좋다.
이하, 첨부 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 또, 각 도면에 있어서 공통되는 요소에는 동일한 부호를 붙여, 중복되는 설명에 대해서는 생략하고 있다. 이하, 도 1 내지 도 12를 이용하여 본 발명의 실시예에 대해, CSTBT를 대표 예로서 설명한다. 단, 본 발명은 CSTBT에 한정되는 것은 아니며, 다른 IGBT 및 MOS트랜지스터에도 적용 가능하다.
(실시예 1)
도 1은 본 발명의 실시예 1에 관한 CSTBT의 일 예를 모식적으로 도시한 단면도이다. 본 실시예 1에 관한 CSTBT에서는, CS층(113)에 있어서 채널 영역 바로 아래의 CS층 영역을 제 1CS층 영역(113a)으로 하고, 그 이외의 CS층 영역을 제 2CS층 영역(113b)으로서 구성하며, 제 1CS층 영역(113a)의 불순물 농도를 하강 시킴으로써, 한계값 전압(VGEth)의 변동을 억제하는 것이다. 또한 채널 바로 아래 이외의 제 2CS층 영역(113b)을 고농도로 하는 것으로 캐리어 축적의 효과를 유지하고, 온 전압을 저하시키는 것을 가능하게 하는 것이다.
도 1을 참조하여, 이하에 그 구조에 대하여 설명한다. 도시한 구성에 있어서, 콜렉터 영역인 P+기판(101)의 상면에 N+버퍼층(102)이 형성되고, P+기판(101)의 이면에는 콜렉터 전극(112)이 형성된다. N+버퍼층(102)의 상면에 N-반도체(베이스)층(103)이 형성되고, 또한 셀 영역에서는, N-반도체층(103)의 표면상에는, N-반도체층(103)보다 불순물 농도가 높은 캐리어 축적용의 N-반도체층인 캐리어 축적 영역(CS층)(113)이 형성되고 있다. 캐리어 축적 영역(113)의 상면에는, P형의 불순물을 확산함으로써 P베이스 영역(104)이 선택적으로 형성되고 있다. 이 P베이스 영역(104)의 표면상의 일부에는 고농도의 N형 불순물을 선택적으로 확산함으로써 N+에미터 영역(105)이 적층되고 있다.
상기 구성에 있어서, P베이스 영역(104)과 N-반도체층(103)과의 사이에 캐리어 축적용의 N- 층(CS층)(113)을 개재하도록 하여, 복수의 트렌치 홈(107)이 N+에미터 영역(105)의 길이 방향과 직교하는 방향으로 형성되며, 일정한 간격(피치)을 갖고 서로 평행하게 배열한 구성이다. P 베이스층(104)의 표면 부분에 있어서, 트렌치 홈(107)의 외측의 측벽 상부에 인접하도록 N+에미터 영역(105)이 선택적으로 형성되고 있다.
각 트렌치 홈(107)은 N+에미터 영역(105)의 높이 위치로부터 N-반도체층 (103) 내에 이르는 깊이 까지 형성되고, 이 트렌치 홈(107)의 내부에는 MOS트랜지스터의 트렌치 게이트 전극(110)이 매립되고 있다. 즉 트렌치 홈 내에는 게이트 절연막(108)을 통해 그 내부에 폴리 실리콘 등의 게이트 전극(110)이 매설되어 있다. P베이스 영역(104)에 있어서, 게이트 절연막(108)을 통해 게이트 전극(110)과 대향하는 주연부에 위치하고, N+에미터 영역(105)과 캐리어 축적 영역(CS층)(113) 사이에 개재하는 P베이스 영역(104)의 부분이 채널 영역으로서 기능한다.
각 게이트 전극(110)의 상면 전체 및 N+에미터 영역(105) 표면의 일부 영역 위에는 마스크 패턴 설정에 의해 층간 절연막(109)을 적절히 형성하여 피막하고, P베이스 영역(104) 및 N+에미터 영역(105) 표면의 일부 영역(층간 절연막(109)으로 피막되지 않은 영역)위와 층간 절연막(109)의 표면 영역 위를 피복하도록 에미터 전극(111)이 형성된다. 이와 같이하여, 에미터 전극(111)은, 베이스 영역(104)과 에미터 영역(105)에 접속되고, 에미터 전극(111)과 콜렉터 전극(112)이 한 쌍의 주전극으로서 기능한다.
도 1에 도시하는 CSTBT의 경우는, 평면 게이트형의 IGBT에 비해 표면도 MOS를 약 1/10정도로 미세화할 수 있으므로 특성의 향상을 꾀할 수 있다. 또한 평면형의 IGBT에서는 표면에서 P베이스층에 끼워진 영역에 형성된 전류 경로를 전류가 흘러, 이 부분에서의 전압 강하가 컸지만, 본 실시예의 CSTBT에서는, 게이트 전극(110)이 P베이스층(104) 및 캐리어 축적 영역(CS층)(113)을 뚫어서 형성되므로, 전류 경로에는 P베이스층에 끼워진 영역이 없어지고 특성의 향상을 꾀할 수 있다.
또한 P베이스 영역(104)의 밑면에 캐리어 축적용의 N-층인 캐리어 축적 영역(CS층)(113)이 형성되고 있음에 따라, P+기판(101)에서의 정공(홀)이 에미터 전극으로 통과하는 것을 방지하고, P 베이스 영역(104)의 밑면측에 위치하는 캐리어 축적 영역(CS층)(113)에 정공(홀)이 축적되며, 캐리어 축적 영역을 갖지 않는 TIGBT의 경우보다 더욱 온 전압을 저하시킬 수 있다.
또, 종래 기술의 설명에서 이용한 도 15 및 도 16에 도시하는 디바이스 시뮬레이션의 결과로부터도, TIGBT에서는 온 전압의 상승을 초래하지만, CSTBT에서는 온 전압의 상승이 작기 때문에, CSTBT 쪽이 전력용 반도체 소자로서 바람직하다.
상기 구성에 있어서, 본 실시예에서는, 캐리어 축적층(CS층)에 있어서의 채널 바로 아래의 제 1CS층 영역(113a)의 불순물 농도를 ND1, 채널 바로 아래 이외의 제 2CS층 영역(113b)의 불순물 농도를 ND2로 했을 때, ND1 < ND2으로 하고 있다. 구체적으로는, ND1 < 5E16cm-3, ND2 <1E17cm-3, ND2/ND1>5로 하고 바람직하게는, ND1 < 7E16cm-3, ND2< 3E17cm-3, ND2/ND1>5이 되도록 구성하고 있다. 상기 관계식은, CS층을 형성할 때, 유닛 셀내에 선택적으로 CS층을 형성하는 것으로 달성할 수 있다. 상기 구성에 의해 온 전압의 증가를 억제하고, 한계값 전압(VGEth)의 변동을 대폭 개선 할 수 있다.
(실시예 2)
도 2는 본 발명의 실시예 2에 관한 CSTBT의 일 예를 모식적 도시한 단면도이 며, 도 3 내지 도 7은 본 실시예 2에 관한 CSTBT의 제조 공정에 있어서, CS층 형성에서 트렌치 게이트 형성까지의 제조 플로우를 도시하는 개략도이다. 본 실시예 2에 관한 CSTBT에서는, CS층(113)에 있어서 채널 영역 바로 아래에서 트렌치홈 측벽 근방의 CS층 영역을 제 1CS층 영역(113a)으로 하고, 그 이외의 CS층 영역을 제 2CS층 영역(113b)으로 했을 때, 제 1CS층 영역(113a)의 층 두께를 제 2CS층 영역(113b)의 층 두께보다도 얇게 구성하고 있다. 상기 구성에 의해 제 1CS층 영역(113a)의 불순물 농도를 하강 시킴으로써, 한계값 전압(VGEth)의 변동을 억제하는 것이다.
또한 채널 바로 아래 이외의 제 2CS층 영역(113b)을 제 1CS층 영역(113a)의 불순물 농도보다도 고농도로 하는 것으로 캐리어 축적의 효과를 유지하고, 온 전압을 저하시키는 것이 가능하게 된다. 따라서, 한계값 전압(VGEth)의 변동을 효과적으로 개선 할 수 있다.
이하에, 본 발명의 실시예 2에 관한 CSTBT의 제조 공정에 대해서 도 3 내지 도 7을 이용하여 설명한다. 우선, 도 3과 같이 CS층 형성을 위한 이온 주입공정에서 레지스트(114)를 통해, 예를 들면 인을 선택적으로 이온 주입한다. 다음에 도 4와 같이, 열 확산에 의해 레지스트 바로 아래부의 두께가 얇아지도록 CS층(113)이 형성된다. 또한, 도 5와 같이 예를 들면 붕소를 이온 주입하고, 열 확산을 실시하는 것으로 P베이스층(104)을 형성하며, 중앙부가 두터워진 복수의 CS층 영역부(113)가 형성된다.
다음에 도 6과 같이, 예를 들면 비소를 선택적으로 이온 주입하고, 열 확산 을 실시하는 것으로 N+에미터 영역(105)을, 각 CS층 영역 사이에 대응하는 P베이스층(104)의 윗면 내에 형성한다. 도 5, 6에서 알 수 있는 것과 같이, 종래는 셀 영역부에는 전면에 이온 주입을 했지만, 본 실시예에서는 레지스트를 통해 부분적으로 이온 주입함으로써, 각 CS층 영역(113)의 중앙부가 두껍고, 단부가 얇아진 복수의 CS층 영역(113)을 형성하고 있다.
다음에 도 7에 나타나 있는 바와 같이 트렌치 홈(107)을 CS층 영역(113) 사이에 형성한 후, 절연 게이트 산화막(108)을 트렌치 홈(107) 내벽부에 형성하고, 예를 들면 폴리 실리콘의 게이트 전극(110)을 트렌치 홈(107) 내에 매설하여 게이트 영역으로 한다.
일반적으로, 트렌치 홈을 형성한 후에 있어서, 채널 영역이 되는 트렌치 홈측 벽부를 청정화 처리하고, 데미지층의 제거 및 회복을 위해 열 산화처리를 행하고 있다. 이에 따라 채널 영역의 붕소가 편석(偏析)하여 실효적인 P베이스 농도가 내려간다.
도시한 구성에서 알 수 있는 것과 같이, 최종적으로 트렌치 게이트 측벽부 근방에 형성되는 채널 영역 바로 아래의 CS층 영역(113a)의 불순물 농도가 타 영역(중앙부)(113b)의 불순물 농도에 비해 저 농도가 된다.
도 8∼도 10은, 상기 공정에 의해 얻어진 CSTBT에 대해, 도 7에 도시하는 각 단면 위치I-I, ⅠI-IⅠ, III-III에서의 농도 프로파일을 시뮬레이션으로 계산한 결과를 각각 도시하는 그래프이다. 동 도면과 같이 채널 바로 아래의 CS층(단면 위치I-I)의 불순물 농도가 낮고, 그 이외의 셀 중앙부 영역(단면 위치ⅠI-IⅠ, III- III)의 CS층의 불순물 농도가 높아지며, 이는 종래형의 것과 역 관계가 되는 것을 알 수 있다.
즉 채널 바로 아래의 CS층 영역(113a)은, 게이트 전압인가 시에 전화(電化) 축적에 의해, N-층이었던 것이 N+층이 되지만, 본 실시예에 의해, 채널 바로 아래 이외의 영역(113b)은 가능한 한 고농도의 CS층으로 하는 것이 실현 가능하다. 따라서, 한계값 전압(VGEth)의 변동을 효과적으로 억제함과 동시에, 온 전압의 저하를 가능하게 하는 것이다.
(실시예 3)
도 11은 본 발명의 실시예 3에 관한 CSTBT의 일 예를 모식적 도시한 단면도이다. 본 실시예 3에 관한 CSTBT는, 도 1에 도시하는 실시예 1에 있어서 제 2트렌치 게이트를 더미의 트렌치 게이트로 한 변형예이다. 즉 제 2게이트 전극부(110b)의 셀은 에미터 전극(111)과 접속되어 게이트 전압VGE이 0V이고, 게이트로서 기능하지 않는 더미 게이트 영역이며, 종래의 TIGBT 및 CSTBT와 동일한 셀 사이즈에서도 내압의 저하를 초래하지 않는다는 이점이 있다.
예를 들면 스트라이프 모양으로 형성된 트렌치 게이트 영역에 있어서, 3개의 트렌치 게이트에 대하여 2개를 에미터 전극(111)과 접속하면, 게이트 용량 및 단락 전류를 1/3로 억제 할 수 있다. 즉, 게이트 용량 및 단락 전류는 비교적 자유롭게 선택할 수 있는 것을 뜻하고 있다.
도시한 바와 같이, 제 1 및 제 3게이트 전극(110a)(110c) 위에 형성되는 층 간 절연막(109)의 형성은, 예를 들면 제 1 또는 제 3게이트 전극상의 절연 산화막을 형성할 때, 마스크 패턴을 변경 설정하는 것으로 용이하게 게이트 용량 및 단락 전류를 자유롭게 선택할 수 있고, 설계 자유도의 향상을 꾀할 수 있다.
구체적으로는, 제 1, 제 2 및 제 3트렌치 홈(107a)(107b)(107c)이 P베이스 영역(104) 내에 선택적으로 형성되고, 제 1, 제 2 및 제 3게이트 전극(110a)(110b)(110c)이, 각각 제 1, 제 2 및 제 3트렌치 홈(107a)(107b)(107c)의 내부에 게이트 산화 절연막(108)을 통해 매설되어 있다. 각 트렌치 홈은, N-반도체(베이스)층(103)까지 도달하는 깊이를 가지고, 또한, 제1 및 제 3트렌치 홈(107a)(107c)의 상부 측벽 근방에 에미터 영역(105)이 형성되며, 에미터 전극(111)에는, P베이스 영역(104)과 에미터 영역(105)이 공통으로 접속되어 있다.
상기 구성의 CSTBT에 있어서, 제 1 및 제 3게이트 전극(110a)(110c)을 따른 P베이스 영역만 채널로서 작용하고, 제 2게이트 전극(110b)을 따른 P베이스 영역은 채널로서 작용하지 않는 더미 트렌치이며, 이러한 더미의 제 2게이트 전극(110b)이 여러개 규칙적으로 배열되고 있다.
또한 캐리어 축적 영역(CS층)(113)에 있어서, 채널 바로 아래의 캐리어 축적층(CS층)영역(113a)의 불순물 농도를 ND1, 채널 바로 아래 이외의 캐리어 축적층(CS층)영역(113b)의 불순물 농도를 ND2로 했을 때, ND1 < ND2가 되도록 구성하고 있다. 구체적으로는, ND1 < 5E16cm-3, ND2 <1E17cm-3, ND2/ND1>5
가 되도록 구성하고 있다. 상기 관계식은, CS층을 형성할 때에, 유닛 셀내 에 선택적으로 CS층을 형성하는 것으로 달성할 수 있다. 이에 따라 실시예 1과 같은 효과를 얻을 수 있다.
또, 도 11에 도시하는 구성에서는 더미 트랜치 게이트전극(110b)을 에미터 전극(111)과 동 전위로 하는 것으로 기생 동작 방지의 효과가 있다. 단, 본 발명은 이에 한정되는 것이 아니고, 전극(111)과 다른 전위로 해도 좋다.
(실시예 4)
도 12는 본 발명의 실시예 4에 관한 CSTBT의 일 예를 모식적 도시한 단면도이다. 본 실시예 4에 관한 CSTBT는, 도 2에 도시하는 실시예 2의 CSTBT에 있어서, 제 2트렌치 게이트를 더미로 한 변형예이다.
즉 제 1, 제 2 및 제 3트렌치 홈(107a)(107b)(107c)은 P베이스 영역(104) 내에 선택적으로 형성되고, N-반도체(베이스)층(103)까지 도달하는 깊이를 갖는다. 제1, 제2 및 제 3게이트 전극(110a)(110b)(110c)은 각각 제 1, 제 2 및 제 3트렌치 홈(107a)(107b)(107c)의 내부에 절연막(108)을 통해 매설되고 있다. 제1 및 제 3트렌치 홈(107a)(107c)의 상부 측벽 근방에 에미터 영역(105)이 형성되고, 에미터 전극(111)에는, P베이스 영역(104)과 에미터 영역(105)이 공통으로 접속되고 있다.
상기 구성의 CSTBT에 있어서, 제 1 및 제 3게이트 전극(110a)(110c)을 따른 P베이스 영역(104)의 부위만 채널로서 작용하고 있다. 한편, 제 2게이트 전극(110b)을 에미터 전극(111)과 동 전위로 하는 것으로 제 2게이트 전극(110b)을 따른 영역은 채널로서 작용하지 않는 구성으로 하고 있다.
캐리어 축적 영역(CS층)(113)은, 채널 바로 아래의 캐리어 축적층(CS층 )(113a)의 불순물 농도를 ND1, 채널 바로 아래 이외의 캐리어 축적층(CS층)(113b)의 불순물 농도를 ND2로 했을 때, ND1 < ND2가 되도록 구성하고 있다. 상기 관계식은, CS층을 형성할 때, 유닛 셀 내에 선택적으로 CS층을 형성하는 것으로 달성할 수 있다. 구체적으로는, 트렌치 게이트 측벽부 근방에 형성되는 채널 영역 바로 아래의 CS층(113a)의 불순물 농도가 타 영역(셀 중앙부)(113b)의 불순물 농도에 비해 저 농도가 되도록, 제 1CS층 영역(113a)의 층 두께를 제 2CS층 영역(113b)의 층 두께보다도 얇게 구성하고 있다.
즉 채널 바로 아래의 CS층 영역(113a)은, 게이트 전압 인가 시에 전화 축적에 의해, N-층이었던 것이 N+층이 되지만, 본 실시예에 의해, 채널 바로 아래 이외의 영역(113b)은 가능한 한 고농도의 CS층으로 하는 것이 실현 가능하다. 따라서, 한계값 전압(VGEth)의 변동을 효과적으로 억제함과 동시에, 온 전압의 저하를 가능하게 하는 것이다. 이에 따라 실시예 2와 같은 효과를 얻을 수 있다.
또한 본 실시예 4에 의하면, 에미터 전극(111)과 접속된 제 2게이트 전극부(110b)의 셀은, 더미 게이트 영역이며, 종래의 TIGBT 및 CSTBT로 동일한 셀 사이즈에서도 내압의 저하를 초래하지 않는 다는 이점이 있으며, 게이트 용량 및 단락 전류는 비교적 자유로이 선택할 수 있는 구성이다.
또, 도 12에 도시하는 구성에서는 더미 트렌치를 에미터 전극과 동 전위로 하는 것으로 기생 동작 방지의 효과가 있다. 단, 본 발명은 이에 한정되는 것은 아니며, 에미터과 다른 전위라도 좋다.
본 발명에 의하면, 상기 구성에 의해, 게이트 용량이나 단락 전류를 제어할 수 있고, 한계값 전압(VGEth)의 변동을 억제한 절연 게이트형 반도체장치를 제공 할 수 있게 되며, 또한 CSTBT에 있어서, 채널 바로 아래의 CS층은, 채널 바로 아래 이외의 영역은 가능한 한 고농도의 CS층으로 하는 것이 가능해 져, 온 전압 감소를 실현할 수 있다.
본 발명의 활용예로서, 게이트 용량이나 단락 전류를 제어할 수 있고, 한계값 전압(VGEth)의 변동을 억제한 절연 게이트형 반도체장치를 제공할 수 있다. 또한 본 발명의 CSTBT에서는, 채널 바로 아래의 CS층은, 게이트 전압 인가 시에 전화 축적에 의해, N-층이었던 것이 N+층이 되지만, 채널 바로 아래 이외의 영역은 가능한 한 고농도의 CS층으로 하는 것이 가능하며, 온 전압 감소를 실현한 절연 게이트형 반도체장치에 적용할 수 있다.

Claims (3)

  1. 제 1도전형의 반도체 기재와,
    상기 제 1도전형의 반도체 기재의 하부 주표면에 형성된 제 2도전형의 콜렉터 영역과,
    상기 콜렉터 영역과 접속된 콜렉터 전극과,
    상기 제 1도전형의 반도체 기재의 상부 주표면에 선택적으로 형성된 제 2도전형의 베이스 영역과
    상기 베이스 영역과 상기 반도체 기재 사이에 형성되어 상기 반도체 기재보다 불순물 농도가 높은 제 1도전형의 캐리어 축적층과,
    상기 베이스 영역 내에 선택적으로 형성된 제 1도전형의 에미터 영역과,
    상기 베이스 영역 내에 선택적으로 형성되고, 상기 제 1도전형의 반도체 기재까지 도달하는 깊이를 갖는 트렌치와,
    상기 트렌치의 내부에 절연막을 통해 매설된 게이트 전극과,
    상기 베이스 영역과 상기 에미터 영역이 공통으로 접속된 에미터 전극을 구비한 절연 게이트형 반도체장치에 있어서,
    상기 게이트 전극 주연부의 상기 베이스 영역부가 채널로서 기능하고, 상기 캐리어 축적층에 있어서, 상기 채널 바로 아래의 캐리어 축적층 영역의 불순물 농도를 ND1, 채널 바로 아래 이외의 캐리어 축적층 영역의 불순물 농도를 ND2로 했을 때, ND1< ND2가 되는 것을 특징으로 하는 절연 게이트형 반도체장치.
  2. 제 1도전형의 반도체 기재와,
    상기 제 1도전형의 반도체 기재의 하부 주표면에 형성된 제 2도전형의 콜렉터 영역과,
    상기 콜렉터 영역과 접속된 콜렉터 전극과,
    상기 제 1도전형의 반도체 기재의 상부 주표면에 선택적으로 형성된 제 2도전형의 베이스 영역과,
    상기 베이스 영역과 상기 반도체 기재 사이에 형성되어 상기 반도체 기재보다 불순물 농도가 높은 제 1도전형의 캐리어 축적층과,
    상기 베이스 영역 내에 선택적으로 형성된 제 1도전형의 에미터 영역과,
    상기 베이스 영역 내에 선택적으로 형성되고, 상기 제 1도전형의 반도체 기재까지 도달하는 깊이를 갖는 트렌치와,
    상기 트렌치 내부에 절연막을 통해 매설된 게이트 전극과,
    상기 베이스 영역과 상기 에미터 영역이 공통으로 접속된 에미터 전극을 구비한 절연 게이트형 반도체장치에 있어서,
    상기 게이트 전극 주연부의 상기 베이스 영역부가 채널로서 기능하고, 상기 캐리어 축적층에 있어서, 상기 채널 바로 아래의 캐리어 축적층 영역의 불순물 농도를 ND1, 채널 바로 아래 이외의 캐리어 축적층 영역의 불순물 농도를 ND2로 했을 때, ND1< ND2가 되고,
    상기 트렌치는 제 1트렌치 홈과 제 2트렌치 홈을 갖고, 상기 제 1트렌치 홈의 내부에 절연막을 통해 제 1게이트 전극이 매설되며,
    상기 제 2트렌치의 내부에 절연막을 통해 더미의 제 2게이트 전극이 매설되고,
    상기 제 1게이트 전극 주연부의 상기 베이스 영역부만 채널로서 작용하고, 상기 더미의 제 2게이트 전극 주연부의 상기 베이스 영역부는 채널로서 작용하지 않는 것을 특징으로 하는 절연 게이트형 반도체장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 채널 바로 아래의 캐리어 축적층 영역의 불순물 농도 ND1와 채널 바로 아래 이외의 캐리어 축적층 영역의 불순물 농도 ND2는,
    1.0E16cm-3 < ND1 < 7E16cm-3, 1.0E16cm-3 < ND2 < 3E17cm-3, ND2/ND1> 5 인 것을 특징으로 하는 절연 게이트형 반도체장치.
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