KR100712662B1

KR100712662B1 - 영상표시장치의 메모리 구조 및 메모리 기록 방법

Info

Publication number: KR100712662B1
Application number: KR1020050024733A
Authority: KR
Inventors: 쳉 치우 밍; 하우 천 타인; 이윤 헝 치
Original assignee: 하이맥스 테크놀로지스, 인코포레이션
Priority date: 2005-01-20
Filing date: 2005-03-25
Publication date: 2007-05-02
Anticipated expiration: 2025-03-25
Also published as: US20060171191A1; US7269077B2; TW200627467A; JP2006202458A; TWI286764B; KR20060084771A

Abstract

영상장치의 메모리 구조는, 다수의 셀 행 및 다수의 셀 열로 배치된 다수의 메모리 셀을 가지는 메모리 셀 어레이 및 다수의 비트들을 저장할 수 있도록 다수의 래치 유닛들을 가지는 데이터 래치회로를 포함한다. 여기서, 래치유닛의 수는 셀 행 내의 메모리 셀 수와 같으며, 데이터 래치회로에 저장되는 각 비트들이 한번에 셀 행내의 각 메모리 셀에 저장될 수 있다.

Description

영상표시장치의 메모리 구조 및 메모리 기록 방법{MEMORY STRUCTURE OF DISPLAY DEVICE AND MEMORY WRITING METHOD FOR THE SAME}

도 1은 종래 기술에 의한 영상장치의 메모리 모듈의 개략도이다.

도 2는 본 발명의 일 실시예에 따른 영상장치의 메모리 모듈의 개략도이다.

도 3은 본 발명의 일 실시예에 따른 메모리 셀 어레이의 개략도이다.

도 4는 본 발명의 일 실시예에 따른 래치(latch)의 회로도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

202 : 메모리 셀 어레이 202a : 메모리 셀

203 : 비트라인 204 : 데이터 래치회로

204a : 래치유닛 210 : 래치

본 발명은 메모리 구조 및 메모리 기록 방법에 관한 것으로, 특히 영상장치의 메모리 구조 및 그 메모리 기록 방법에 관한 것이다.

도 1은 종래기술에 의한 메모리 모듈(module) (100)의 개략적인 회로도로서, 상기 메모리 모듈(100)은 주로 이동 전화(mobile phones) 또는 개인용 휴대정보단말기(PDA, Personal Digital Assistants)같은 휴대용 영상장치에 사용되는 것이다. 상기 메모리 모듈(100)은, 다수의 메모리 셀(Memory Cell) (102a)이 n개의 행(row)과 m개의 열(column)로 배치되어 있는 메모리 셀 어레이(Memory Cell Array)(102) 및 복수개의 트랜지스터(Transistor)(106)로 구성되는 프리차지(pre-charge)회로 (104)를 포함한다. 각각의 메모리 셀(102a)는 하나의 비트(bit), 즉, 낮은 논리값(low logic level) "0" 또는 높은 논리값(high logic level) "1"을 저장하는데 사용되며, 일반적으로 4T 구조, 즉, 네 개의 모스(MOS, Metal Oxide Semiconductor) 트랜지스터, 또는 6T 구조, 즉, 여섯 개의 모스 트랜지스터로 이루어진 에스램(SRAM, Static Random Access Memory) 셀로써 구현된다. 복수개의 워드라인(Wordlines) (WL0, WL1, WL2 및 WLn)이 상기 메모리 셀 어레이(102)의 각 셀 행과 연결되어 있다. 복수개의 상보적인 비트라인 쌍(pair of complementary bitlines)(B0, BB0, Bm 및 BBm)이 상기 메모리 셀 어레이(102)의 각 셀 열과 연결되어 있다. 이때, 각각의 비트라인(B0, BB0, Bm 및 BBm)들은 각각 공통 전압(common voltage)(VCOM)에 연결되어 있는 기생 커패시터(parasitic capacitor) 성분(CB0, CBB0, CBm 및 CBBm)을 갖는다. 상기 프리차지회로(104)는 각각의 비트라인(B0, BB0, Bm 및 BBm)과 연결되어 있는 다수의 출력(104a)을 갖는다.

상기 메모리 셀 어레이(102)가 데이터 기록 동작을 수행하기 위해 활성화되기 전에, 상기 프리차지회로(104)의 입력 전압 레벨(PRECH)이 낮은 논리값으로 제 공됨으로써, 각 트랜지스터(106)가 턴온(turned on)되고, 상기 각 비트라인(B0, BB0, Bm 및 BBm)에 존재하는 기생 커패시터(CB0, CBB0, CBm 및 CBBm)들이 상기 프리차지회로(104)를 통해 전압 레벨 VDD만큼 미리 충전된다(precharged). 그런 후에, 상기 입력 전압 레벨(PRECH)는 높은 논리값이 되어 상기 프리차지회로(104)를 턴오프(turned off)시킨다. 이때, 상기 워드라인(WL0, WL1, WL2 및 WLn)들 중 어느 워드라인(예를 들어 워드라인 WL0)이 어느 셀 행을 턴온시키면, 턴온된 셀 열 내의 어느 메모리 셀(예를 들어 가장 왼쪽 메모리 셀)에는 그 셀에 연결된 상기 상보적 비트라인 쌍(예를 들어, 상보적 비트라인 B0, BB0)을 통해 데이터(논리값 "0" 또는 "1")이 기록될 수 있다.

이러한 데이터 기록 동작시에, 비록 턴온된 셀 열 중에서 어느 하나의 메모리 셀(예를 들어 가장 왼쪽 메모리 셀) (102a)에만 데이터(논리 레벨 "0" 또는 "1")가 기록되는 경우에도, 상기 턴온된 셀 열의 나머지 메모리 셀들(102a)들도 각자 해당하는 상보적 비트라인 쌍에 각각 인가되는 데이터 및 상보적 데이터(complementary data)를 가지고 있으므로, 각각의 해당 상보적 비트라인 쌍 중에서 어느 한 비트라인의 기생 커패시터는 상기 전압레벨(VDD)로부터 낮은 전압레벨(예를 들어 그라운드레벨(ground level))까지 방전되어야 한다. 따라서, 다음 번 기록 동작을 하기 전에, 상기 프리차지회로(104)는 상기 각 비트라인(B0, BB0, Bm 및 BBm)의 기생 커패시터(CB0, CBB0, CBm 및 CBBm)들을 다시 충전해야 한다. 다시 말해, 다음번 데이터 기록 동작을 시작하기 위해서는, 상기 프리차지 회로(104)는 낮은 전압레벨(예를 들어 그라운드레벨)을 갖는 상기 기생 커패시터들을 상기 전압레벨(VDD)로 충전해야 한다.

그러나, 상기 메모리 모듈(100)에서는 데이터 기록 동작 시에 데이터를 오직 하나의 메모리 셀(102a)에만 기록할 수 있다. 또한, 각 메모리 셀에 데이터가 기록되기 전에, 낮은 전압레벨을 갖는 상기 기생 커패시터들은 상기 전압레벨(VDD)로 프리차지되어야 할 필요가 있다. 따라서, 데이터가 기록되어야 할 상기 메모리 셀(102a)의 수가 증가하면, 상기 기생 커패시터에 충전 및 방전하는 시간도 상대적으로 증가하며, 또한 추가적인 전력소모도 초래하게 된다.

본 발명은 영상장치를 위한 메모리 구조 및 그 방법을 제공하여 상기 언급한 종래기술에 존재하는 문제점을 해결하고자 한다.

본 발명의 목적은 영상장치를 위한 메모리 구조 및 이를 위한 메모리 기록 방법을 제공하여 메모리 셀에 데이터를 기록할 때 생기는 전력 소모를 효과적으로 줄이고자 하는 것이다.

본 발명의 일 실시예에 의한 영상장치용 메모리 구조는 다수의 셀 행 및 다수의 셀 열로 배치되어 있는 다수의 메모리 셀을 가지는 메모리 셀 어레이와, 각각 다수의 비트를 저장할 수 있는 다수의 래치유닛들을 가지며 상기 다수의 셀 행 중 어느 하나의 셀 행의 각 메모리 셀이 활성화될 때에 상기 각 래치유닛에 저장되어 있는 각 비트를 상기 다수의 셀 행 중 하나의 셀 행의 상기 각 메모리 셀에 전송하는 데이터 래치회로를 포함한다.

본 발명의 일 실시예에 의한, 다수의 셀 행 및 다수의 셀 열이 배치된 메모리 셀 어레이 및 데이터 래치회로를 가지는 영상장치용 메모리 구조를 위한 메모리 기록 방법에 있어서, 상기 메모리 셀 어레이로부터 다수의 비트들을 읽어들여서 상기 다수의 비트를 상기 데이터 래치회로에 기록하는 단계, 상기 데이터 래치회로에 기록된 상기 다수의 비트들을 갱신하는 단계 및 상기 데이터 래치회로로부터 상기 갱신된 비트들을 읽어들여서 상기 메모리 셀 어레이에 상기 갱신된 비트들을 기록하는 단계를 포함한다.

본 발명의 일 실시예에 따른 영상장치의 메모리 구조 및 메모리 기록 방법에 의하면, 하나의 셀 행에 기록되어야 하는 다수의 비트들(즉, 데이터)은 미리 데이터 래치회로에 저장될 수 있는데, 이렇게 데이터 래치회로에 기록되는 비트들이, 해당 셀 행을 연결하는 워드라인이 선택되는 동안에, 동시에 해당 셀 행의 메모리 셀들에도 기록될 수 있다.

한 번의 데이터 기록 동작 시에 오직 한 메모리 셀에만 저장할 수 있는 종래의 방법과 비교할 때, 본 발명에 따른 메모리 구조 및 메모리 기록 방법은 해당하는 워드라인이 선택되어 있는 동안에 다수의 비트들을 한 번에 한 셀 행의 메모리 셀에 기록할 수 있다.

따라서, 본 발명에 따른 상기 메모리 구조 및 메모리 기록 방법은 메모리 셀 어레이에 데이터를 기록하는 데 걸리는 횟수를 줄일 수 있고, 비트라인에 있는 기생 커패시터를 충전 및 방전하는 데 걸리는 시간도 줄일 수 있으며, 메모리 셀에 데이터를 기록할 때 소모되는 전력 소모도 효과적으로 줄일 수 있다.

도 2는 본 발명의 일 실시예에 따른 영상장치의 메모리 구조(architecture) (200)의 개략도이다. 상기 메모리 구조(200)는 영상데이터(image data)를 저장하고 디스플레이패널(display panel)을 통해 상기 영상데이터를 표현하는데 사용되며, 이동 전화나 개인휴대정보 단말기(PDA)에서 사용되는 소형 디스플레이패널이나 낮은 영상응답시간을 가지는 휴대용 영상장치에 적용된다.

상기 메모리 구조(200)는 메모리 셀 어레이(202) 및 데이터 래치회로(data latch circuit)(204)를 포함한다. 상기 메모리 셀 어레이(202)의 구조는 도 3에 예시되어 있다. 도 3을 참조하면, 상기 메모리 셀 어레이(202)는 n개의 행(row) 및 m개의 열(column)로 배치된 다수의 메모리 셀(202a)을 포함한다. 각각의 메모리셀(202a)은 하나의 비트 (다시 말해, 낮은 논리값"0" 또는 높은 논리값"1") 및 하나의 상보적 비트(complementary bit)를 저장하며, 보통 에스램(SRAM) 셀로 구현된다. 다수의 워드라인들(예를 들어 n개) (WL0, WL1, WL2,... 및 WLn)이 각각의 셀 행(cell row)과 연결되어 있는데, 각 셀 행에 있는 각 메모리 셀(202a)들을 선택적으로 턴온시키기 위함이다. 다수의 상보적 비트라인 쌍들(예를 들어 m개의 쌍) (B0, BB0,..., Bm 및 BBm)이 상기 메모리 셀 어레이(202) 내의 각각의 셀 열(cell column)에 연결되어 있는데, 여기서 각각의 상보적 비트라인쌍(B0, BB0,..., Bm 및 BBm)은 두 개의 서로 상보적인 비트들을 전송하는데 사용된다. 상기 각각의 상보적 비트라인 쌍들(B0, BB0,..., Bm 및 BBm)은 공통 전압(VCOM)에 각각 연결된 기생 커패시터 성분(CB0, CBB0,..., CBm 및 CBBm)을 갖는다. 또한, 상기 각각의 상보적 비트라인 쌍들(B0 및 BB0쌍,... 및 Bm, BBm쌍)은 프리차지회로(도시되어 있지 않음)에 연결된 각각의 단자(203)을 가진다.

상기 메모리 셀 어레이(202)가 데이터 쓰기 동작을 수행하기 전에, 상기 프리차지회로가 상기 비트라인들(B0, BB0,..., Bm 및 BBm)에 있는 상기 각각의 기생커패시터들(CB0, CBB0,..., CBm 및 CBBm)을 충전한다. 그런 후에, 상기 워드라인들(WL0, WL1, WL2,... 및 WLn) 중 어느 하나(예를 들어 워드라인(WL0))이 어느 셀 행(예를 들어 가장 위쪽의 셀 행)에 있는 각 메모리 셀(202a)을 턴온시키면, 상기 비트라인들(B0, BB0,..., Bm 및 BBm)에 실려있는 데이터가 상기 셀 행에 있는 각 메모리 셀(202a)에 기록된다.

상기 데이터 래치회로(204)는 다수의 래치유닛(latch unit) (예를 들어 m개의 래치 유닛)(204a)를 포함하는데, 상기 각 래치유닛(204a)은 어떤 비트(예를 들어 낮은 논리값"0" 또는 높은 논리값"1") 및 그 상보적인 비트를 저장(다시 말해 래칭(latching))하는데 사용된다. 상기 래치유닛(204a)의 개수(예를 들어 m개)는 상기 셀 행에 있는 상기 메모리 셀(202a)의 개수와 같다. 구체적으로, 상기 데이터 래치회로(204)의 데이터 저장 용량은 각 셀 행의 데이터 용량과 같다. 상기 데이터 래치회로(204)는 상기 다수(m개의 쌍)의 상보적 비트라인쌍(B0, BB0,..., Bm 및 BBm)을 통하여 상기 메모리 셀 어레이(202)와 전기적으로 연결된다. 이때, 상기 각 래치유닛(204a)는 상기 각각의 상보적 비트라인쌍을 통하여 상기 각 셀 행에 있는 상기 메모리 셀(202a)에 연결된다. 예를 들어, 상기 데이터 래치회로(204)의 가장 왼쪽에 있는 래치유닛(204a)은 상기 상보적 비트라인쌍(B0, BB0)를 통해 가장 왼쪽 셀 열에 있는 메모리 셀(202a)과 연결된다.

다음으로 본 발명의 메모리 구조(200)에 따르는 메모리 기록방법을 보여주는 두 가지 실시예를 예시하고자 한다. 상기 두 개의 메모리 기록 방법에서, 상기 메모리 셀 어레이(202)에는 x*y개의 메모리 셀들(202a)에 데이터가 기록되어야 하는 것으로 가정한다. 이때, "*"표시는 곱셈부호를 뜻한다. 즉, 도 2에서와 같이, 각각의 y 셀 행마다 데이터가 기록될 x개의 메모리 셀들(202a)을 가지고 있는 것이다. 여기서, 상기 워드라인(WL1)은 상기 y 셀 행 중에서 가장 위쪽 셀 행에 연결되어 있다.

먼저, 한 실시예의 메모리 기록 방법에 따르면, y개의 셀 행들 중 상기 가장 위쪽 셀 행(즉, 상기 워드라인 (WL1)에 연결된 셀 행)에 쓰여질 x개의 비트들이, 다수의(p개의 쌍) 상보적 데이터라인 쌍을 통하여, 상기 가장 위쪽 셀 행의 x개의 메모리 셀들(202a)에 연결되는 상기 래치유닛들(204a)에 기록된다. 그리고 나서, 상기 워드라인(WL1)이 상기 가장 위쪽 셀 행의 각 메모리 셀들(202a)를 턴온시키면, 상기 데이터 래치회로(204)의 상기 래치유닛들(204a)에 기록된(또는 저장되거나 래치된) x개의 비트들이 읽혀지고, 상기 상보적 비트라인쌍을 통해 다시 상기 가장 위쪽 셀 행의 x개의 각 메모리 셀들(202a)에 기록된다.

상기 가장 위쪽 셀 행의 x개의 각 메모리 셀들(202a)에 대한 데이터 기록이 끝나면, y개 셀 행 중 두 번째 셀 행(즉, 워드라인(WL2)에 연결된 셀 행)에 기록될 x개의 비트들이, 상기 다수의 상보적 데이터라인 쌍을 통해 상기 두 번째 셀 행의 x개의 각 메모리 셀들(202a)에 연결되는 상기 래치유닛들(204a)에 기록된다. 그리고 나서, 상기 워드라인(WL2)이 상기 두 번째 셀 행의 각 메모리 셀들(202a)를 턴온시키면, 상기 데이터 래치회로(204)의 상기 래치유닛들(204a)에 기록된(또는 저장되거나 래치된) x개의 비트들이 읽혀지고, 상기 상보적 비트라인쌍을 통해 다시 상기 두 번째 셀 행의 x개의 각 메모리 셀들(202a)에 기록된다.

이후에, 위에서 언급한 단계에 따라, y개 셀 행 내의 다른 셀 행의 x개의 메모리 셀들(202a)에 데이터가 순차적으로 기록됨으로써, 상기 x*y개의 메모리셀(202a)에 데이터기록동작이 완료된다.

이 실시예에서, 상기 데이터 래치회로(204)에 저장된 상기 x개의 비트들이 읽혀지거나 또는 하나의 활성화된 셀 행 내의 x개의 메모리 셀에 기록되는 동안, 상기 데이터 래치회로(204)에 함께 저장되어 있는 비적정(invalid) 비트들(즉, 상기 x개의 비트 외의 다른 비트들)이 상기 활성화된 셀 행에 기록되는 것을 피해야 할 필요가 있는데, 그럼으로써 상기 비적정 비트들을 다른 메모리 셀들(즉, 상기 x개의 메모리 셀들(202a)외의 다른 메모리 셀들)에 저장되어 있는 데이터에 덮어쓰거나 손상시키는 것을 방지하려는 것이다. 따라서, 본 발명의 일 실시예에 따른 상기 메모리 기록 방법에서는, 상기 메모리 구조(200)은 m개의 제어 스위치들(도시되어 있지 않음)을 더 포함하여, 상기 데이터 래치회로(204) 내의 각 래치유닛들(204a)에 저장된 비트들이 읽혀져야 하는지 그리고 활성화 셀 행의 메모리 셀들에 기록되어야 하는지를 제어하도록 한다.

예를 들어, 상기 각 제어 스위치를 상기 각 래치유닛(204a) 및 상기 각 상보적 비트라인쌍 사이에 위치시킨다면, 상기 제어 스위치가 "온(ON)" 상태 또는 "오프(OFF)"상태를 제어시킴으로써, 상기 각 래치유닛(204a)에 저장된 비트들이 선택적으로 활성화 셀 행에 기록될 수 있을 것이며, 비적정 비트들이 활성화 셀 행에 기록되는 것을 방지할 수 있다.

다른 실시예에 따른 메모리 기록 방법에 의하면, 먼저, 상기 워드라인(WL1)이 상기 y개의 셀 행 내의 가장 위쪽 셀 행(즉, 상기 워드라인(WL1)에 연결되어 있는 셀 행)에 있는 각 메모리 셀을 턴온시키면, 상기 가장 위쪽 셀 행내의 모든 메모리 셀들에 저장된 비트들이 읽혀져서, 상기 상보적 비트라인(B0, BB0,... 및 Bm, BBm)을 통하여 상기 데이터 래치회로(204)의 상기 각 래치유닛(204a)에 각각 쓰여지게 된다. 그런 후에, 상기 워드라인(WL1)이 턴오프되고, 상기 y개의 셀 행의 가장 위쪽 셀 행(즉, 상기 워드라인 (WL1)과 연결된 셀 행)에 쓰여질 x개의 비트들이, 상기 p쌍의 상보적 데이터라인을 통해, 상기 가장 위쪽 셀 행의 x개의 메모리 셀(202a)과 연결되어 있는 상기 래치유닛(204a)에 기록됨으로써, 상기 데이터 래치회로(204)에 기록된(또는 저장되거나 래치된) 비트들이 갱신된다. 그런 후에 다시, 상기 워드라인(WL1)이 상기 y개의 셀 행의 가장 위쪽 셀 행에 있는 각 메모리 셀을 턴온시키면, 상기 데이터 래치회로(204)의 모든 래치유닛(204a)에 저장되어 있는 비트들이 읽혀져서, 상기 상보적 비트라인쌍(B0, BB0,... 및 Bm, BBm)을 통하여 다시 상기 가장 위쪽 셀 행의 각 메모리 셀에 기록된다.

상기 가장 위쪽 셀 행의 상기 x개의 메모리 셀(202a)에 대한 데이터 쓰기 동작이 끝난 뒤에, 상기 워드라인(WL2)이 상기 y개의 셀 행 내의 두 번째 셀 행(즉, 상기 워드라인(WL2)에 연결된 셀 행)의 각 메모리 셀을 턴온시키면, 상기 두 번째 셀 행의 모든 메모리 셀에 저장된 비트들이 읽혀지고, 상기 상보적 비트라인 쌍(B0, BB0,... 및 Bm, BBm)을 통해 상기 데이터 래치회로(204)의 각 래치유닛(204a)에 각각 기록된다. 그런 후, 상기 워드라인(WL2)가 턴오프되고, 상기 y개의 셀 행의 두번째 셀 행(즉, 상기 워드라인 (WL2)과 연결된 셀 행)에 쓰여질 x개의 비트들이, 상기 p쌍의 상보적 데이터라인을 통해, 상기 두 번째 셀 행의 x개의 메모리 셀(202a)과 연결되어 있는 상기 래치유닛(204a)에 기록됨으로써, 상기 데이터 래치회로(204)에 기록된(또는 저장되거나 래치된) 비트들이 갱신된다. 그런 후에 다시, 상기 워드라인(WL2)은 상기 y개의 셀 행의 두번째 셀 행에 있는 각 메모리 셀을 턴온시키고, 상기 데이터 래치회로(204)의 모든 래치유닛(204a)에 저장되어 있는 비트들이 읽혀져서, 상기 상보적 비트라인쌍(B0, BB0,... 및 Bm, BBm)을 통하여 다시 상기 두번째 셀 행의 각 메모리 셀에 기록된다.

이 실시예에서는, 상기 활성화된(즉, 턴온된) 셀 행 중에서 상기 x개의 메모리 셀을 제외한 나머지 메모리 셀(202a)에 저장된 비트들은, 먼저, 읽혀져서 상기 데이터 래치회로(204)에 기록되고, 그런 후에 상기 데이터 래치회로(204)로부터 다시 읽혀져서 원래의 상기 메모리 셀(202a)에 재기록된다. 이러한 방식으로, 본 발명의 일 실시예에 따른 메모리 기록 방법은, 비적정 비트들이 활성화된 셀 행에 기록되어서 발생하는 문제들을 해결할 수 있다. 따라서, 상기 메모리 구조(200)은 비적정 비트들이 활성화된 셀 행에 기록되는 것을 방지하기 위해 m개의 제어 스위치를 가져야 할 필요가 없다.

본 실시예에 따르는 상기 래치유닛(204a)의 회로 구조는 도 4에 예시되어 있다. 도 4에서, 상기 래치유닛(204a)는 래치(210) 및 다수의 엔모스(NMOS, N-type metal oxide semiconductor) 트랜지스터들(212, 214, 216, 218, 220, 222, 224 및 226)을 포함한다. 상기 트랜지스터들(216, 220 및 224)이 연결되어 있는 도선(205a)은 기생 커패시터(C1)를 갖고 있으며, 상기 트랜지스터들(218, 222 및 226)이 연결되어 있는 도선(205b)는 기생 커패시터(C2)를 갖고 있다.

상기 래치(210)은 예를 들어, 두 개의 인버터(228 및 230)을 가지고 있으며, 두 개의 상보적인 비트를 래칭하기 위해 두 개의 래칭단자들(210a 및 210b)을 갖고 있다. 상기 인버터(228)의 입력(228a)는 상기 인버터(230)의 출력(230b)에 전기적으로 연결되어 상기 래칭단자(210a)를 구성하고, 상기 인버터(228)의 출력(228b)은 상기 인버터(230)의 입력(230a)에 전기적으로 연결되어 상기 래칭단자(210b)를 구 성한다. 한편, 상기 인버터(228 및 230)은 제어신호(LINE_RD)에 의해 턴온될 수 있다.

상기 트랜지스터(212)는, 그 게이트가 상기 래칭단자(210a)에 전기적으로 연결되고, 그 소스가 공통전압(예를 들어, 그라운드)(VCOM)에 전기적으로 연결되며, 그 드레인은 상기 트랜지스터(222)의 소스와 전기적으로 연결되어 있다. 상기 트랜지스터(214)는, 그 게이트가 상기 래칭단자(210b)에 전기적으로 연결되어 있고, 그 소스는 상기 공통전압(VCOM)에 연결되어 있으며, 그 드레인이 상기 트랜지스터(220)의 소스와 전기적으로 연결되어 있다.

상기 트랜지스터(216)은 스위치로서 작동하는데, 그 게이트가 제어신호(WWL)을 입력받으며, 그 소스는 상기 래칭단자(210a)와 전기적으로 연결되고, 그 드레인은 상기 도선(205a)를 통해 상기 트랜지스터(220)의 드레인 및 상기 트랜지스터(224)의 소스와 전기적으로 연결된다. 상기 트랜지스터(216)가 턴온되면, 그 드레인은 외부 회로(도시되어 있지 않음)의 한 데이터라인(D)으로부터, 또는 상기 메모리 셀 어레이(202)의 한 비트라인(B)으로부터 제1 비트를 입력받을 수 있으며, 따라서, 상기 입력된 제1 비트가 상기 래칭단자(210a)에 래칭될 수 있다.

상기 트랜지스터(218)은 스위치로서 작동하는데, 그 게이트는 상기 제어 신호(WWL)를 입력받으며, 그 소스는 상기 래칭단자(210b)와 전기적으로 연결되고, 그 드레인은 상기 도선(205b)를 통해 상기 트랜지스터(222)의 드레인 및 상기 트렌지스터(226)의 소스와 전기적으로 연결되어 있다. 상기 트랜지스터(218)가 턴온되면, 상기 트랜지스터(218)의 드레인은 상기 외부 회로(도시되어 있지 않음)의 한 데이터라인(DB)으로부터, 또는 상기 메모리 셀 어레이(202)의 한 비트라인(BB)으로부터 제2 비트를 입력받을 수 있으며, 상기 입력된 제2 비트가 상기 래칭단자(210b)에서 래칭될 수 있다. 여기서, 비트라인들(B 및 BB)는 상보적인 비트라인 쌍이며, 상기 제2 비트는 상기 트랜지스터(216)의 상기 드레인에서 입력받은 상기 제1 비트에 대해 상보적이다.

상기 트랜지스터(220)은 스위치로서 작동하는데, 그 게이트는 제어신호(RWL)를 입력받으며, 그 소스는 상기 트랜지스터(214)의 드레인에 전기적으로 연결되고, 그 드레인은 상기 트랜지스터(216)의 드레인 및 상기 트랜지스터(224)의 소스와 전기적으로 연결되어 있다. 상기 트랜지스터(220)가 턴온되면, 그 드레인은 상기 래칭단자(210a)에 래칭된 제1 비트를 상기 비트라인(B)로 출력할 수 있다.

상기 트랜지스터(222)도 스위치로서 작동하며, 그 게이트는 제어신호(RWL)를 입력받으며, 그 소스는 상기 트랜지스터(212)의 드레인에 전기적으로 연결되고, 그 드레인은 상기 트랜지스터(218)의 드레인 및 상기 트랜지스터(226)의 소스에 전기적으로 연결되어 있다. 상기 트랜지스터(222)가 턴온되면, 그 드레인은 상기 래칭단자(210b)에 래칭된 제2 비트를 상기 비트라인(BB)로 출력할 수 있다.

상기 트랜지스터(224)는 스위치로서 작동하며, 그 게이트는 제어신호(XL)을 입력받고, 그 소스는 상기 트랜지스터들(216 및 220)의 드레인들과 전기적으로 연결되어 있으며, 그 드레인은 상기 비트라인(B)에 전기적으로 연결되어 있다. 상기 트랜지스터(224)가 턴온되면, 상기 래치유닛(204a)는 상기 비트라인(B)를 통해 하나의 활성화된 메모리 셀로부터 상기 제1 비트를 읽을 수 있으며, 또는 상기 래칭단자(210a)에 래칭된 상기 제1 비트를 상기 활성화된 메모리 셀에 전송할 수도 있다.

상기 트랜지스터(226)도 스위치로서 작동하며, 그 게이트는 제어신호(XL)을 입력받고, 그 소스는 상기 트랜지스터들(218 및 222)의 드레인들과 전기적으로 연결되어 있으며, 그 드레인은 상기 비트라인(BB)에 전기적으로 연결되어 있다. 상기 트랜지스터(226)가 턴온되면, 상기 래치유닛(204a)는 상기 비트라인(BB)를 통해 하나의 활성화된 메모리 셀로부터 상기 제2 비트를 읽을 수 있으며, 또는 상기 래칭단자(210b)에 래칭된 상기 제2 비트를 상기 활성화된 메모리 셀에 전송할 수도 있다.

본 발명의 일 실시예에 따른 메모리 기록 방법을 수행하기 위한 도 4의 래치유닛(204a)의 동작을 이어서 예시하고자 한다. 여기서 하나의 비트 및 그 상보적 비트가 상기 메모리 셀 어레이(202)의 하나의 메모리 셀에 기록되는 것으로 가정한다.

먼저, 상기 제어신호들(LINE_RD 및 RWL)이 낮은 전압레벨로 제공되고, 상기 제어신호들(XL, WWL)이 높은 전압레벨로 제공되면, 상기 래치(210) 및 상기 트랜지스터들(220 및 222)은 턴오프되고, 상기 트랜지스터들(216, 218, 224 및 226)은 턴온된다. 이때, 두 개의 상보적인 비트들이 하나의 활성화된 메모리 셀(202a)로부터 읽혀지면, 상기 각 비트라인들(B 및 BB)를 통해 상기 각 래칭단자들(210a 및 210b)에 래칭(즉, 기록)된다.

그런 후에, 상기 제어신호들(RWL, XL)들이 낮은 전압레벨로 되고, 상기 제어신호들(LINE_RD, WWL)이 높은 전압레벨로 되면, 상기 트랜지스터들(220, 222, 224 및 226)은 턴오프되고, 상기 래치(210) 및 상기 트랜지스터들(216 및 218)은 턴온된다. 이때, 만약 상기 활성화된 메모리 셀(202a)의 상기 두 개의 상보적 비트들이 갱신되어야 한다면, 두 개의 새로운 상보적 비트들이 외부회로(도시되어 있지 않음)로부터 읽혀져서 상기 래칭단자들(210a 및 210b)에 각각 전송되고 래칭(즉, 기록)됨으로써, 상기 래칭단자들(201a 및 210b)의 두 상보적 비트들이 갱신된다. 한편, 만약에 상기 활성화된 메모리 셀(202a)의 두 개의 상보적 비트들이 갱신되지 않아야 한다면, 상기 래칭단자들(201a 및 210b)의 비트들은 그대로 유지될 것이다.

마지막으로, 상기 제어신호(WWL)이 낮은 전압레벨로 제공되고, 상기 제어신호들(LINE_RD, RWL 및 XL)은 높은 전압레벨로 제공되며, 상기 트랜지스터들(220, 222, 224 및 226)은 턴온된다. 이때, 상기 래칭단자들(201a 및 210b)에서 래칭되어 있는 비트들이 읽혀져서 상기 각 비트라인들(B 및 BB)을 통해 각각 상기 활성화된 메모리 셀들(202a)에 재기록된다.

도 3에서, 상기 각 비트라인들(B0, BB0,... 및 Bm, BBm)은 각 셀 열 내의 모든 메모리 셀들과 연결되어 있다. 상기 메모리 셀 어레이(202)내의 상기 각 비트라인들(B0, BB0,... 및 Bm, BBm)에 있는 상기 각 기생 커패시터들(CB0, CBB0,... 및 CBm, CBBm)은 모두 하나의 커패시턴스 값(CB)을 가진다고 가정하고, 상기 래치유닛(204a)내의 상기 각 도선(205a 및 205b)의 기생 커패시터(C1 및 C2)는 하나의 커패시턴스 값(C)을 가진다고 가정하자. 레이아웃 상에서 상기 각 비트라인들(B0, BB0,... 및 Bm, BBm)의 길이와 비교해 볼 때, 본 발명의 상기 래치유닛(204a)의 상기 각 도선(205a 및 205b)의 길이는 훨씬 짧다. 따라서, 상기 각 도선(205a 및 205b)의 기생 커패시터(C)는 상기 각 비트라인들(B0, BB0,... 및 Bm, BBm)에 있는 상기 기생 커패시터(CB)에 비해 훨씬 작다. 구체적으로, 상기 래치유닛(204a)에 어떤 비트를 기록할 때, 상기 데이터 래치회로(204)의 상기 래치유닛(204a)에 연결된 상기 각 도선(205a 및 205b)을 충전하고 방전하는데 소모되는 전력은, 상기 메모리 셀 어레이(202)내의 상기 각 비트라인들(B0, BB0,... 및 Bm, BBm)을 충전하고 방전하는데 소모되는 전력보다 훨씬 적다.

다음으로, 종래의 메모리 구조와 본 발명에 따른 영상장치의 메모리 구조 간에 전력 소모를 비교하고자 한다. 이때, 두 메모리 구조들이 x*y개의 메모리 셀들에 데이터를 기록하는 동작을 수행하는 경우를 비교한다.

종래의 메모리 셀 어레이(202)에 데이터를 기록하는 빈도(frequency) 및 전압레벨과 비교하면, 본 발명에 따른 데이터 래치회로(204)에 데이터를 기록하는 빈도 및 전압레벨도 동일한 수준이다. 전력은 커패시턴스*전압의 제곱*주파수에 정비례한다는 공식에 따라, 어느 비트를 상기 메모리 셀 어레이(202)의 한 메모리 셀에 저장할 경우, 상기 비트라인들(B0, BB0,... 및 Bm, BBm)에 있는 모든 기생 커패시터들을 한번 충전 및 방전할 때 소모되는 전력을 하나의 문자 P로 나타낸다고 가정하자. 그렇다면, 어느 외부에서 공급하는 비트를 상기 데이터 래치회로(204)의 한 래치유닛(204a)에 저장할 경우, 상기 래치유닛(204a)의 상기 도선(210a 및 210b)에 있는 기생 커패시터들을 한번 충전 및 방전할 때 소모되는 전력은 C/CB*P와 같다. 여기서 "/"는 나눗셈 부호를 뜻한다.

상기 영상장치를 위한 종래의 메모리 구조에 대해서, x*y개의 메모리 셀들에 대한 쓰기 동작을 수행하는데 소모되는 전체 소모 전력은 다음과 같은 수학식 1로 표현될 수 있다.

전체 소모 전력 = x*y*P

본 발명의 일 실시예에 따르는, 영상장치를 위한 메모리 구조에서는, x*y개의 메모리 셀들에 대한 쓰기 동작을 수행하는데 소모되는 전체 소모 전력은 다음과 같은 수학식 2로 표현될 수 있다.

전체 소모 전력 = (2+(C/CB)*x)*y*P

수학식 2에서 숫자 "2"는, 데이터(즉, 비트들)가 상기 메모리 셀 어레이(202)에서 읽혀졌다가 상기 데이터 래치회로(204)에 기록되는 동안 및 데이터가 상기 데이터 래치회로(204)로부터 읽혀져서 상기 메모리 셀 어레이(202)에 재기록되는 동안에 상기 비트라인들(B0, BB0,... 및 Bm, BBm)에 있는 모든 기생 커패시터들에 두 번씩 충전 및 방전을 하여 소모되는 전력을 의미한다. 한편, (C/CB)*x는, x개의 비트들이 외부회로로부터 상기 데이터 래치회로(204)로 기록되는 동안 모든 래치유닛들(204a)의 상기 도선(210a 및 210b)에 있는 기생 커패시턴스들을 x개씩 충전 및 방전을 하여 소모되는 전력을 의미한다.

수학식 1 및 수학식 2에 따르면, 수학식 2의 전력 소모와 수학식 1의 전력 소모 간의 비(ratio)는 1/((2/x)+(C/CB))이라는 것을 알 수 있다. 여기서, C는 CB에 비해 훨씬 작다. 따라서, 종래 기술에 의한 경우와 비교할 때, 본 발명의 일 실시예에 따른 메모리 구조는, 수학식 1 및 수학식 2의 "x"가 3보다 크다면, 훨씬 큰 전력 효율을 갖는다.

실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

다수의 셀 행 및 다수의 셀 열로 배치되어 있는 다수의 메모리 셀을 가지는 메모리 셀 어레이; 및

각각 다수의 비트를 저장할 수 있는 다수의 래치유닛들을 가지며, 상기 다수의 셀 행 중 어느 하나의 셀 행의 각 메모리 셀이 활성화될 때에 상기 각 래치유닛에 저장되어 있는 각 비트를 상기 다수의 셀 행 중 하나의 셀 행의 상기 각 메모리 셀에 전송하는 데이터 래치회로를 포함하는 것을 특징으로 하는 영상장치용 메모리 구조.
제 1 항에 있어서, 상기 래치유닛의 수는 상기 각 셀 행을 구성하는 메모리 셀의 수와 같은 것을 특징으로 하는 영상장치용 메모리 구조.
제 1 항에 있어서, 상기 메모리 구조는,

상기 각 셀 열을 구성하는 각 메모리 셀에 각각 접속되어 있는 다수의 제1 비트라인; 및

상기 각 셀 열을 구성하는 각 메모리 셀에 각각 접속되며 상기 다수의 제1 비트라인과 독립적인 다수의 제2 비트라인을 더 포함하되,

상기 제1 비트라인 및 상기 제2 비트라인은 동일한 셀 열에 있는 메모리 셀들에 각각 연결되어 있으면서 두 개의 상보적인 비트들을 전송하는데 사용되고,

상기 각각의 래치유닛에 저장되어 있는 각각의 비트가 상기 각 제1 비트라인 및 상기 각 제2 비트라인을 통해 상기 각 메모리 셀로 전송되는 것을 특징으로 하는 영상장치용 메모리 구조.
제 3 항에 있어서, 상기 각각의 래치유닛은,

두 개의 상보적인 비트들을 각각 래칭하기 위한 제1 래칭단자 및 제2 래칭단자를 가지는 래치;

상기 제1 래칭단자와 전기적으로 접속되는 게이트, 공통전압과 전기적으로 접속되는 제1 단자 및 제2 단자를 가지는 제1 모스트랜지스터;

상기 제2 래칭단자와 전기적으로 접속되는 게이트, 상기 공통전압과 전기적으로 접속되는 제1 단자 및 제2 단자를 가지는 제2 모스트랜지스터;

상기 제1 래칭단자와 전기적으로 접속되는 제1 단자 및 제1 외부비트를 입력받기 위한 제2 단자를 구비하여 상기 제1 외부비트를 상기 제1 래칭단자에 래칭하는 제1 스위치;

상기 제2 래칭단자와 전기적으로 접속되는 제1 단자 및 제2 외부비트를 입력받기 위한 제2 단자를 구비하여 상기 제2 외부비트를 상기 제1 래칭단자에 래칭하되, 상기 제2 외부비트는 상기 제1 외부비트에 대해 상보적인 제2 스위치;

상기 제2 모스트랜지스터의 제2 단자와 전기적으로 접속되는 제1 단자 및 상기 제1 스위치의 제2 단자와 전기적으로 접속되는 제2 단자를 가지며, 상기 제1 비트라인 중 어느 하나에 상기 제1 외부비트를 출력하기 위한 제3 스위치; 및

상기 제1 모스트랜지스터의 제2 단자에 전기적으로 접속되는 제1 단자 및 상기 제2 스위치의 제2 단자와 전기적으로 접속되는 제2 단자를 가지며, 상기 제2 비트라인 중 어느 하나에 상기 제2 외부비트를 출력하기 위한 제4 스위치를 포함하는 것을 특징으로 하는 영상장치용 메모리 구조.
제 4 항에 있어서, 상기 래치는,

제1 입력단자 및 제1 출력단자를 가지는 제1 인버터; 및

상기 제1 인버터의 제1 입력단자에 전기적으로 접속되어 상기 제1 래칭단자를 구성하는 제2 입력단자 및 상기 제1 인버터의 제1 출력단자에 전기적으로 접속되어 상기 제2 래칭단자를 구성하는 제2 출력단자를 가지는 제2 인버터를 포함하는 것을 특징으로 하는 영상장치용 메모리 구조.
제 4 항에 있어서, 상기 래치유닛은,

상기 제1 스위치의 제2 단자 및 상기 제3 위치의 제2 단자에 전기적으로 접속되어 있는 제1 단자 및 상기 제1 비트라인의 어느 하나와 전기적으로 접속되어 있는 제2 단자를 가지는 제5 스위치; 및

상기 제2 스위치의 제2 단자 및 상기 제4 스위치의 제2 단자에 전기적으로 접속되어 있는 제1 단자 및 상기 제2 비트라인의 어느 하나와 전기적으로 접속되어 있는 제2 단자를 가지는 제6 스위치를 더 포함하는 것을 특징으로 하는 영상장치용 메모리 구조.
제 6 항에 있어서, 상기 제1 스위치, 상기 제2 스위치, 상기 제3 스위치, 상기 제4 스위치, 상기 제5 스위치 및 상기 제6 스위치는 모스트랜지스터로 구현되는 것을 특징으로 하는 영상장치용 메모리 구조.
제 1 항에 있어서, 상기 메모리 구조는 휴대용 전화에 사용되는 것을 특징으로 하는 영상장치용 메모리 구조.
제 1 항에 있어서, 상기 메모리 구조는 개인용 휴대정보 단말기에 사용되는 것을 특징으로 하는 영상장치용 메모리 구조.
다수의 셀 행 및 다수의 셀 열로 배치된 다수의 메모리 셀을 가지는 메모리 셀 어레이;

상기 각 셀 행 내의 각 메모리 셀에 각각 연결되어 있어서 상기 각 셀 행 내의 상기 각 메모리 셀을 선택적으로 턴온시키기 위한 다수의 워드라인;

상기 각 셀 열 내의 각 메모리 셀에 각각 연결되어 있는 다수의 제1 비트라인; 및

상기 각 제1 비트라인을 통해 상기 각 셀 열 내의 각 메모리 셀에 연결되어 있고 다수의 비트를 저장할 수 있는 다수의 래치유닛을 가지며, 상기 다수의 워드라인들 중 어느 하나의 워드라인이 상기 워드라인에 연결되어 있는 셀 행의 각 메모리 셀을 턴온시킬 경우에, 상기 저장된 다수의 비트를 상기 제1 비트라인을 통해 상기 워드라인에 연결되어 있는 셀 행의 각 메모리 셀에 전송하는 데이터 래치회로를 포함하는 것을 특징으로 하는 영상장치용 메모리 구조.
제 10 항에 있어서, 상기 래치유닛의 수는 상기 각 셀 행 내의 상기 메모리 수와 같은 것을 특징으로 하는 영상장치용 메모리 구조.
제 10 항에 있어서, 상기 영상장치용 메모리 구조는,

상기 각 셀 열을 구성하는 상기 각 메모리 셀에 각각 접속되어 있으면서 상기 제1 비트라인과 독립적인 다수의 제2 비트라인을 더 포함하되,

상기 제1 비트라인 및 상기 제2 비트라인은 동일한 셀 열에 있는 상기 메모리 셀들에 각각 연결되어 있으면서 두 개의 상보적인 비트들을 전송하는데 사용되고,

상기 각 래치유닛에 저장된 상기 각 비트가 상기 각 제1 비트라인 및 상기 각 제2 비트라인을 통해 상기 각 메모리 셀로 전송되는 것을 특징으로 하는 영상장치용 메모리 구조.
제 12 항에 있어서, 상기 각 래치유닛은,

상기 두 개의 상보적인 비트들을 각각 래칭하기 위한 제1 래칭단자 및 제2 래칭단자를 가지는 래치;

상기 제1 래칭단자와 전기적으로 접속되는 게이트, 공통전압과 전기적으로 접속되는 제1 단자 및 제2 단자를 가지는 제1 모스트랜지스터;

상기 제2 래칭단자와 전기적으로 접속되는 게이트, 상기 공통전압과 전기적으로 접속되는 제1 단자 및 제2 단자를 가지는 제2 모스트랜지스터;

상기 제1 래칭단자와 전기적으로 접속되는 제1 단자 및 제1 외부비트를 입력받기 위한 제2 단자를 구비하여 상기 제1 외부비트를 상기 제1 래칭단자에 래칭하는 제1 스위치;

상기 제2 래칭단자와 전기적으로 접속되는 제1단자 및 제2 외부비트를 입력받기 위한 제2 단자를 구비하여 상기 제2 외부비트를 상기 제2 래칭단자에 래칭하되, 상기 제2 외부비트는 상기 제1 외부비트에 대해 상보적인 제2 스위치;

상기 제2 모스트랜지스터의 제2 단자와 전기적으로 접속되는 제1 단자 및 상기 제1 스위치의 제2 단자와 전기적으로 접속되는 제2 단자를 가지며, 상기 제1 비트라인 중 어느 하나에 상기 제1 외부비트를 출력하기 위한 제3 스위치; 및

상기 제1 모스트랜지스터의 제2 단자에 전기적으로 접속되는 제1 단자 및 상기 제2 스위치의 제2 단자와 전기적으로 접속되는 제2 단자를 가지며, 상기 제2 비트라인 중 어느 하나에 상기 제2 외부비트를 출력하기 위한 제4 스위치를 포함하는 것을 특징으로 하는 영상장치용 메모리 구조.
제 13 항에 있어서, 상기 래치는,

제1 입력단자 및 제1 출력단자를 가지는 제1 인버터; 및

상기 제1 인버터의 제1 입력단자에 전기적으로 접속되어 상기 제1 래칭단자를 구성하는 제2 입력단자 및 상기 제1 인버터의 제1 출력단자에 전기적으로 접속되어 상기 제2 래칭단자를 구성하는 제2 출력단자를 가지는 제2 인버터를 포함하는 것을 특징으로 하는 영상장치용 메모리 구조.
제 13 항에 있어서, 상기 래치 유닛은,

상기 제1 스위치의 제2 단자 및 상기 제3 스위치의 제2 단자에 전기적으로 접속되어 있는 제1 단자 및 상기 제1 비트라인의 어느 하나와 전기적으로 접속되어 있는 제2 단자를 가지는 제5 스위치; 및

상기 제2 스위치의 제2 단자 및 상기 제4 스위치의 제2 단자에 전기적으로 접속되어 있는 제1 단자 및 상기 제2 비트라인의 어느 하나와 전기적으로 접속되어 있는 제2 단자를 가지는 제6 스위치를 더 포함하는 것을 특징으로 하는 영상장치용 메모리 구조.
제 15 항에 있어서, 상기 제1 스위치, 상기 제2 스위치, 상기 제3 스위치, 상기 제4 스위치, 상기 제5 스위치 및 상기 제6 스위치는 모스트랜지스터로 구현되는 것을 특징으로 하는 영상장치용 메모리 구조.
제 10 항에 있어서, 상기 메모리 구조가 휴대용 전화에 사용되는 것을 특징으로 하는 영상장치용 메모리 구조.
제 10 항에 있어서, 상기 메모리 구조가 개인용 휴대정보 단말기에 사용되는 것을 특징으로 하는 영상장치용 메모리 구조.
다수의 셀 행 및 다수의 셀 열이 배치된 메모리 셀 어레이 및 데이터 래치회로를 가지는 영상장치용 메모리 구조를 위한 메모리 기록 방법에 있어서,

상기 메모리 셀 어레이로부터 다수의 비트들을 읽어들여서 상기 다수의 비트를 상기 데이터 래치회로에 기록하는 단계;

상기 데이터 래치회로에 기록된 상기 다수의 비트들을 갱신하는 단계; 및

상기 데이터 래치회로로부터 상기 갱신된 비트들을 읽어들여서 상기 메모리 셀 어레이에 상기 갱신된 비트들을 기록하는 단계를 포함하는 것을 특징으로 하는 메모리 기록 방법.
제 19 항에 있어서, 상기 데이터 래치회로에 기록되는 상기 다수의 비트들은 상기 셀 행 내에 있는 상기 각 메모리 셀에서 읽어들인 것임을 특징으로 하는 메모리 기록 방법.
제 19 항에 있어서, 상기 메모리 구조가 휴대용 전화에 사용되는 것을 특징으로 하는 메모리 기록 방법.
제 19 항에 있어서, 상기 메모리 구조가 개인용 휴대정보 단말기에 사용되는 것을 특징으로 하는 메모리 기록 방법.
다수의 메모리 셀이 다수의 셀 행 및 다수의 셀 열로 배치되어 있는 메모리 셀 어레이와, 데이터 래치회로를 갖는 메모리 장치에 적용되는 메모리 기록 방법에 있어서,

외부로부터 다수의 제1비트들을 읽어들여서 상기 다수의 제1 비트들을 상기 데이터 래치회로에 기록하는 단계; 및

상기 데이터 래치회로로부터 상기 다수의 제1 비트들을 읽어들여서 상기 다수의 제1 비트들을 상기 셀 행의 상기 메모리 셀에 기록하는 단계를 포함하는 것을 특징으로 하는 메모리 기록 방법.
제 23 항에 있어서, 상기 메모리 기록 방법은 상기 다수의 셀 행의 상기 각 메모리 셀을 턴온하는 단계를 더 포함하는 것을 특징으로 하는 메모리 기록 방법.
제 23 항에 있어서, 상기 메모리 기록 방법은 외부로부터 다수의 제1 비트들을 읽어들이는 단계 전에,

상기 셀 행 중 어느 하나의 셀 행의 상기 메모리 셀들로부터 다수의 제2 비트들을 읽어들여서 상기 다수의 제2 비트들을 상기 데이터 래치회로에 기록하는 단계를 더 포함하는 것을 특징으로 하는 메모리 기록 방법.
제 23 항에 있어서, 상기 메모리 구조가 휴대용 전화에 사용되는 것을 특징으로 하는 메모리 기록 방법.
제 23 항에 있어서, 상기 메모리 구조가 개인용 휴대정보 단말기에 사용되는 것을 특징으로 하는 메모리 기록 방법.