[go: up one dir, main page]

KR100709817B1 - 에칭 방법 - Google Patents

에칭 방법 Download PDF

Info

Publication number
KR100709817B1
KR100709817B1 KR1020027002261A KR20027002261A KR100709817B1 KR 100709817 B1 KR100709817 B1 KR 100709817B1 KR 1020027002261 A KR1020027002261 A KR 1020027002261A KR 20027002261 A KR20027002261 A KR 20027002261A KR 100709817 B1 KR100709817 B1 KR 100709817B1
Authority
KR
South Korea
Prior art keywords
etching
organic layer
layer film
groove
gas
Prior art date
Application number
KR1020027002261A
Other languages
English (en)
Other versions
KR20020027567A (ko
Inventor
고바야시겐
하기하라마사아키
나이토와카코
이나자와고이치로
Original Assignee
동경 엘렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동경 엘렉트론 주식회사 filed Critical 동경 엘렉트론 주식회사
Publication of KR20020027567A publication Critical patent/KR20020027567A/ko
Application granted granted Critical
Publication of KR100709817B1 publication Critical patent/KR100709817B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)

Abstract

본 발명은 에칭 스토퍼를 이용하지 않고, 마이크로 트랜칭의 방지가 가능한 에칭 방법을 제공하기 위한 것이다. 본 발명은 기밀 처리실 내에 처리 가스를 도입하여 처리실 내에 배치된 웨이퍼(W)에 형성된 유기막층을 에칭하는 방법에 있어서, 처리 가스가 N2와 H2를 포함하고, 진공 처리실의 내부 압력이 실질적으로 500mTorr 내지 800mTorr인 것을 특징으로 하는 것이다. 처리 가스에 적어도 질소 원자 함유 기체와 수소 원자 함유 기체를 포함시키고, 진공 처리실 내부 압력을 실질적으로 500mTorr 이상이 되도록 하면, 에칭 스토퍼를 이용하지 않고 마이크로 트렌칭을 방지할 수 있다. 또한, 마스크 선택비를 높일 수 있다.

Description

에칭 방법{METHOD OF ETCHING}
본 발명은 에칭 방법에 관한 것이다.
종래, 반도체 소자의 배선에 Al 합금을 이용하는 경우, 층간 절연막상에 Al 합금을 스패터링(spattering)법으로 침착시키고, 그 후 에칭하여 배선 패턴을 형성하였다. 상기 종래의 건식 에칭에 있어서, 처리실 내부 압력은 수 mTorr 내지 100mTorr의 압력 영역이 일반적이었다. 일본 특허 공개 제 1985-170238호 공보에 의하면, 50 내지 100mTorr의 압력 범위에서 에칭 속도를 최고로 할 수 있다.
이 종래의 방법에 대하여, 최근 다마신(damascene) 공정이라 칭하는 Cu 배선의 형성이 실행되고 있다. 다마신 공정이란 층간 절연막에 배선 패턴의 홈을 형성하고, 이 홈에 배선 재료를 내장하는 방법이다. 배선 재료를 Al 합금으로부터 Cu로 변경함으로써, 비저항이 대략 절반으로 되어 에칭 속도를 고속화하기 쉬워진다. 최근에는 화학적 기계 연마(CMP)에 의한 평탄화가 가능해졌으므로, 다마신 공정은 실용화되기 쉬워졌다.
또한, 다마신 공정의 응용 기술로서 듀얼 다마신이라 칭하는 기술이 있다. 듀얼 다마신이란 후 공정에 의해 배선과 비어홀(via hole)이 형성되는 역 볼록형의 홈을 층간 절연막에 형성하고, 이 홈에 배선용 금속 물질을 내장함으로써 배선과 비어홀을 동시에 형성하는 기술이다. 이 듀얼 다마신용 역 볼록형의 홈을 형성하는 데 있어서는, 층간 절연막을 관통하기 전에 에칭을 정지시켰을 때에, 형성된 홈의 바닥면이 평탄해지도록 제어할 필요가 있다.
그런데, 상술한 종래의 수 mTorr 내지 100mTorr 압력 범위에서 이 듀얼 다마신용 역 볼록형의 홈을 형성하면, 홈의 바닥면이 평탄해지지 않고, 이른바 마이크로 트렌칭이 발생되는 문제나 에칭 마스크에 대한 선택비(이하, 「마스크 선택비」라 함)가 낮다는 문제가 발생한다.
이 마이크로 트렌칭을 방지하기 위해, 소망하는 깊이에 하지로 되는 층(이하, 「에칭 스토퍼」라 칭함)을 형성하는 것이 실행되고 있다. 그러나, 에칭 스토퍼는 유전율이 높기 때문에, 배선 사이에 캐패시터가 형성된다는 별도의 문제가 발생한다. 배선의 미세화가 진행되는 최첨단기술에 있어서, 에칭 스토퍼를 이용하지 않고 마이크로 트렌칭을 방지할 수 있는 에칭 방법의 개발이 급선무로 되어 있다.
본 발명은 종래의 에칭 방법이 갖는 상기 문제점을 감안하여 성립된 것으로, 본 발명의 제 1 목적은 에칭 스토퍼를 이용하지 않고, 마이크로 트렌칭을 방지하는 것이 가능한 신규하고 개량된 에칭 방법을 제공하는 것이다.
또한, 본 발명의 제 2 목적은 마스크 선택성을 향상시킬 수 있는 신규하고 개량된 에칭 방법을 제공하는 것이다.
발명의 요약
상기 과제를 해결하기 위해, 본 발명에 의하면 기밀 처리실 내에 처리 가스를 도입하여 처리실 내에 배치된 피처리체에 형성된 유기층막을 에칭하는 방법에 있어서, 처리 가스가 적어도 질소 원자 함유 기체와 수소 원자 함유 기체를 포함하고, 진공 처리실 내부 압력이 실질적으로 500mTorr 이상인 것을 특징으로 하는 에칭 방법이 제공된다. 또한, 유기막은 비유전율이 3.5 이하인 저유전율 재료가 바람직하다. 또한, 진공 처리실의 내부 압력이 실질적으로 500mTorr 내지 800mTorr인 것이 바람직하다.
처리 가스에 적어도 질소 원자 함유 기체와 수소 원자 함유 기체를 포함시키고, 진공 처리실 내부 압력을 실질적으로 500mTorr 이상으로 하면, 에칭 스토퍼를 이용하지 않고 마이크로 트렌칭을 방지할 수 있다. 또한, 마스크 선택비를 높일 수 있다. 따라서, 에칭을 유기층막의 관통 도중에서 정지시킬 필요가 생기는 공정, 예컨대 듀얼 다마신 공정 등에 있어서 특히 효과적이다.
또한, 질소 원자 함유 기체로서 N2를 채용할 수 있고, 수소 원자 함유 기체로서 H2를 채용할 수도 있다. 이와 같이, 처리 가스의 성분으로서 N2나 H2를 채용하면, 취급이 용이한 동시에 대기 중에 방출되더라도 지구 온난화의 원인이 되기 어렵다. 또한, N2나 H2는 저렴하기 때문에, 처리 비용이 상승하지 않는다.
또한, 처리 가스에 Ar를 포함시키면, 에칭 조건을 용이하게 제어할 수 있기 때문에, 홈의 형상 제어를 용이하게 실행할 수 있다.
도 1은 본 발명을 적용 가능한 에칭 장치를 도시하는 개략적인 단면도이다.
도 2는 본 발명의 실시예 1을 설명하기 위한 개략적인 설명도이다.
도 3은 본 발명의 실시예 2를 설명하기 위한 개략적인 설명도이다.
도 4는 본 발명을 적용할 수 있는 다른 에칭 장치를 도시하는 개략적인 단면도이다.
도 5는 본 발명의 실시예 3을 설명하기 위한 개략적인 설명도이다.
부호의 설명
100 : 에칭 장치
102 : 처리 용기
104 : 처리실
106 : 하부 전극
108 : 고압 직류 전원
110 : 정전 척
112 : 포커스 링
118 : 정합기
119 : 정합기
120 : 고주파 전원
121 : 고주파 전원
122 : 상부 전극
122a : 가스 토출공
123 : 절연체
124 : 가스 공급관
126, 128, 130 : 분기관(제 1 분기관, 제 2 분기관, 제 3 분기관)
132, 138, 144 : 개폐 밸브
134, 140, 146 : 유량 조절 밸브
136, 142, 148 : 가스 공급원
150 : 배기관
W : 웨이퍼
이하에 첨부 도면을 참조하면서, 본 발명에 따른 에칭 방법의 바람직한 실시예에 관해서 상세하게 설명한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 관해서는, 동일한 부호를 붙임으로써 중복 설명을 생략한다.
(1)에칭 장치의 구성
먼저, 도 1을 참조하면서 본 실시예의 에칭 방법이 적용되는 에칭장치(100)에 관해서 설명한다.
도 1에 도시된 에칭 장치(100)의 처리 용기(102) 내에는 처리실(104)이 형성 되어 있고, 이 처리실(104) 내에는 상하 이동 가능한 서셉터(susceptor)를 구성하는 하부 전극(106)이 배치되어 있다. 하부 전극(106)의 상부에는 고압 직류 전원(108)에 접속된 정전 척(110)이 마련되어 있고, 이 정전 척(110)의 표면에 피처리체, 예컨대 반도체 웨이퍼(이하, 「웨이퍼」라 칭함)(W)가 탑재된다. 또한, 하부 전극(106)상에 탑재된 웨이퍼(W)의 주위에는 절연성의 포커스 링(112)이 배치되어 있다. 또한, 하부 전극(106)에는 정합기(118)를 거쳐 고주파 전원(120)이 접속되어 있다.
또한, 하부 전극(106)의 탑재면과 대향하는 처리실(104)의 천정부에는 다수의 가스 토출공(122a)을 구비한 상부 전극(122)이 배치되어 있다. 상부 전극(122)과 처리 용기(102)의 사이에는 절연체(123)가 마련되어 있다. 또한, 상부 전극(122)에는 정합기(119)를 거쳐 플라즈마 생성 고주파 전력을 출력하는 고주파 전원(121)이 접속되어 있다. 또한, 가스 토출공(122a)에는 가스 공급관(124)이 접속되고, 또한 그 가스 공급관(124)에는 도시한 예로서 제 1 내지 제 3 분기관(126), (128), (130)이 접속되어 있다.
제 1 분기관(126)에는 개폐 밸브(132)와 유량 조정 밸브(134)를 거쳐, N2를 공급하는 가스 공급원(136)이 접속되어 있다.
또한, 제 2 분기관(128)에는 개폐 밸브(138)와 유량 조절 밸브(140)를 거쳐 H2를 공급하는 가스 공급원(142)이 접속되어 있다. 또한, 제 3 분기관(130)에는 개폐 밸브(144)와 유량 조절 밸브(146)를 거쳐 Ar을 공급하는 가스 공급원(148)이 접속되어 있다. 처리 가스에 첨가되는 불활성 가스는 상기 Ar에 한정되지 않고, 처리실(104) 내에 여기되는 플라즈마를 조정할 수 있는 가스이면 임의의 불활성 가스(예컨대 He, Kr 등)를 채용할 수 있다.
또한, 처리 용기(102)의 하측에는 도시하지 않은 흡인 기구와 연통하는 배기관(150)이 접속되어 있고, 그 흡인 기구의 작동에 의해 처리실(104) 내를 소정의 감압 분위기로 유지할 수 있다.
(2)웨이퍼의 구성
다음으로 본 실시예에 따른 에칭 방법에 의해 에칭 처리를 실시하는 웨이퍼(W)의 구성에 관해 설명한다.
본 실시예에서 사용하는 웨이퍼(W)는 Cu막층상에 에칭 대상인 층간 절연막이 형성되어 있다. 이 층간 절연막은 비유전율이 종래의 SiO2보다도 매우 작은, 예컨대 폴리유기실록산 가교 비스벤조사이클로부텐 수지(이하, 「BCB」라 칭함), 다우케미칼사 제품의 SiLK(상품명), 또는 이하에 나타내는 구조를 갖는 FLARE(상품명) 등의 유기계 저유전율 재료로 구성되어 있다.
Figure 112002005203994-pct00001
또한 층간 절연막상에는 특정 패턴을 갖는 에칭 마스크가 형성되어 있다. 이 에칭 마스크에는, 예컨대 포토레지스트막층으로 구성되는 마스크나 SiO2막층과 포토레지스트막층으로 구성되는 마스크를 채용할 수 있다.
다음으로 상술한 에칭 장치(100)를 이용하여, 본 실시예에 따른 에칭 방법에 의해 웨이퍼(W)에 콘택트 홀을 형성하는 경우의 에칭 공정에 대하여 설명한다.
우선, 미리 특정 온도로 조정된 하부 전극(106)상에 웨이퍼(W)를 탑재하고, 상기 웨이퍼(W)의 온도를 처리에 따라 20℃ 내지 60℃ 정도로 유지한다. 이어서, 본 실시예에 따른 처리 가스, 즉 N2, H2 및 Ar의 혼합 가스를 가스 공급관(124)에 삽입된 유량 조정 밸브(134,140,146)에 의해 상기 각 가스의 유량을 조절하면서 처리실(104) 내에 도입한다. 이 때, 처리실(104) 내부 압력 분위기가 실질적으로 500mTorr 이상, 바람직하게는 실질적으로 500mTorr 내지 800mTorr로 되도록 처리실(104) 내를 흡인한다.
이어서 하부 전극(106)에 대하여, 예컨대 주파수가 2MHz이고 전력이 600W 내지 1400W인 고주파 전력을 인가한다. 또한, 상부 전극(122)에 대하여, 예컨대 주파수가 60MHz이고 전력이 600W 내지 1400W인 고주파 전력을 인가한다. 이로써 처리실(102) 내에 고밀도 플라즈마가 생성되고, 이러한 플라즈마에 의해 웨이퍼(W)의 유기계 저유전율 재료로 구성되는 층간 절연층에 특정 형상의 콘택트 홀이 형성된다.
본 실시예는 이상과 같이 구성되어 있으며, 처리 가스가 적어도 질소 원자 함유 기체와 수소 원자 함유 기체를 포함하고, 진공 처리실의 내부 압력이 실질적 으로 500mTorr 이상이기 때문에, 에칭 스토퍼를 이용하지 않고 마이크로 트렌칭을 방지할 수 있다. 또한, 상기 처리 가스를 채용하면 마스크 선택비를 높일 수 있다.
또한 처리 가스의 성분으로서 N2나 H2를 채용했기 때문에, 취급이 용이한 동시에 대기 중에 방출되어도 지구 온난화의 원인이 되기 어렵다. 또한 N2나 H2는 저렴하기 때문에, 처리 비용이 상승하지 않는다. 또한, 처리 가스에 Ar를 포함시켜서 에칭 조건을 용이하게 제어할 수 있기 때문에 형상 제어를 용이하게 할 수 있다. 또한 처리 가스에 O2를 첨가하지 않아도 특정한 에칭 처리를 실행할 수 있기 때문에, 처리시에 Cu층막이 산화되는 것을 방지할 수 있다. 이로써 Cu층막상에 산화 방지막을 형성할 필요가 없고, 피처리체의 두께를 상대적으로 얇게 할 수 있다.
다음으로 도 2 내지 도 5를 참조하면서 본 발명에 따른 에칭 방법의 실시예에 대하여 설명한다. 또한, 후술하는 실시예 1 내지 실시예 2는 상기 실시예에서 설명한 에칭 장치(100)를 이용하여 웨이퍼(W)의 층간절연막에 콘택트 홀을 형성한 것이므로, 상기 에칭 장치(100) 및 웨이퍼(W)와 대략 동일한 기능 및 구성을 갖는 구성 요소에 관해서는 동일한 부호를 붙임으로써 중복 설명을 생략한다. 또한, 에칭 공정 조건은 이하에 특별히 나타내지 않는 이상, 상술한 실시예와 대략 동일하게 설정되어 있다.
(A)실시예 1(처리실 내부 압력 분위기의 변화)
우선, 도 2를 참조하면서 처리실(104) 내부 압력 분위기를 변화시킨 경우의 실시예 1a 내지 실시예 1c에 관해서 설명한다.
본 실시예 1a 내지 실시예 1c는 다음 표에 나타내는 조건에 따라 에칭 처리를 실행하고, 상술한 웨이퍼(W)의 층간 절연막에 콘택트 홀을 형성했다. 또한, 표 및 도면에 있어서, 웨이퍼(W)의 중앙부를 센터로 표기하고, 웨이퍼(W)의 단부를 엣지로 표기하며, 웨이퍼(W)의 중앙부와 단부의 중간부를 미들로 표기한다. 또한, 트렌칭이란 콘택트 홀의 대략 중앙부의 에칭 깊이에 대한 콘택트 홀의 단부의 에칭 깊이의 비를 나타내며, 이 값이 클수록 콘택트 홀의 형상에 악영향을 주는 마이크로 트렌칭이 형성되어 있다는 것을 나타낸다.
실시예 처리 가스 유량 (SCCM) 처리실 내부 압력 분위기 (mTorr) 에칭 속도 (A/분) 트렌칭(％） 콘택트 홀의 단면 형상
N2 Ｈ2 Ar 센터 엣지 센터 엣지
1a 400 400 0 100 3958 4000 117 120 도 2a
1b 400 400 0 500 3792 3354 100 112 도 2b
1c 400 400 500 800 4043 3532 87 104 도 2c

그 결과 실시예 1b, 1c에서는 표 1 및 도 2b, 2c에 나타내는 바와 같이, 에칭 속도를 저하시키지 않고 양호한 형상의 콘택트 홀을 형성할 수 있었다. 이에 대하여, 실시예 1a에서는 표 1 및 도 2a에 도시하는 바와 같이, 콘택트 홀에 마이크로 트렌칭이 발생했다.
(B)실시예 2(처리실 내부 압력 분위기의 변화)
이어서 도 3을 참조하면서 처리실(104) 내부 압력 분위기를 변화시킨 경우의 실시예 2a 내지 실시예 2c에 대하여 설명한다. 본 실시예는 실시예 1과 동일한 조 건에서 형성되는 콘택트 홀의 폭을 변환한 것이다.
본 실시예 2a 내지 실시예 2c는 다음 표에 나타내는 조건에 따라 에칭 처리를 하여, 상술한 웨이퍼(W)의 층간 절연막에 콘택트 홀을 형성했다.
실시예 처리 가스 유량 (SCCM) 처리실 내부 압력 분위기 (mTorr) 에칭 속도 (A/분) 트렌칭(％） 콘택트 홀의 단면 형상
N2 Ｈ2 Ar 센터 엣지 센터 엣지
2a 400 400 0 100 3063 3146 157 153 도 3a
2b 400 400 0 500 3521 3146 114 126 도 3b
2c 400 400 500 800 3638 3426 89 106 도 3c

그 결과 실시예 2b, 2c에서는 표 2 및 도 3b, 3c에 나타내는 바와 같이, 에칭 속도를 저하시키지 않고 양호한 형상의 콘택트 홀을 형성할 수 있었다. 이에 대하여 실시예 2a에서는 표 2 및 도 3a에 나타내는 바와 같이, 콘택트 홀에 마이크로 트렌칭이 발생했다. 본 실시예의 결과로부터 처리실 내부 압력을 특정 압력으로 설정하면 콘택트 홀의 폭을 변경한 경우에도 양호한 형상의 콘택트 홀을 형성할 수 있다는 것을 알 수 있다.
(C)실시예 3(N2와 H2의 유량　변화)
다음으로 도 4를 참조하면서 후술하는 에칭 장치(200)를 이용하여 처리 가스를 구성하는 N2와 H2의 유량을 변화시킨 경우의 실시예 3에 대하여 설명한다.
우선, 도 4를 참조하면서 에칭 장치(200)의 구성에 대하여 설명한다. 동 도면에 나타내는 에칭 장치(200)의 처리 용기(202) 내에는 처리실(204)이 형성되어 있고, 이 처리실(204) 내에는 상하 이동 가능한 서셉터를 구성하는 하부 전극(206)이 배치되어 있다. 하부 전극(206)의 상부에는 고압 직류 전원(208)에 접속된 정전 척(210)이 설치되어 있고, 이 정전 척(210)의 표면에 웨이퍼(W)가 탑재된다. 또한, 하부 전극(206)상에 탑재된 웨이퍼(W)의 주위에는 절연성의 포커스 링(212)이 배치되어 있다. 또한, 하부 전극(206)에는 정합기(220)를 거쳐 플라즈마 생성용 고주파 전력을 출력하는 고주파 전원(220)이 접속되어 있다.
또한, 하부 전극(206)의 탑재면과 마주보는 처리실(204)의 천정부에는 다수의 가스 토출공(222a)을 구비한 상부 전극(222)이 배치되어 있고, 도시한 예에서 상부 전극(222)은 처리 용기(202)의 일부를 이루고 있다. 또한, 가스 토출공(222a)에는 상기 에칭 장치(100)와 같이 가스 공급관(224)이 접속되고, 또한 그 가스 공급관(224)에는 도시한 예에서 제 1, 제 2 분기관(224, 228)이 접속되어 있다.
제 1 분기관(226)에는 개폐 밸브(232)와 유량 조절 밸브(234)를 거쳐 N2를 공급하는 가스 공급원(236)이 접속되어 있다. 또한, 제 2 분기관(228)에는 개폐 밸브(238)와 유량 조절 밸브(240)를 거쳐 H2를 공급하는 가스 공급원(242)이 접속되어 있다. 또한, 상기 에칭 장치(100)와 같이 Ar 등의 불활성 가스를 공급하도록 제 3 분기관을 구비하도록 할 수 있다.
또한, 처리 용기(202)의 하측에는 상기 에칭 장치(100)와 같이 배기관(150)이 접속되어 있다. 또한, 처리실(204)의 외부에는 처리 용기(202)의 외부 측벽을 둘러싸도록 자석(238)이 배치되어 있고, 이 자석(238)에 의해 상부 전극(222)과 하부 전극(206) 사이의 플라즈마 영역에 회전 자계가 형성된다.
본 실시예에서 웨이퍼(W)의 온도는 20℃ 내지 80℃ 정도로 유지한다. 그리고, 하부 전극(206)에 대하여 주파수가 13.56MHz이고 전력이 500W 내지 1500W인 고주파 전력을 인가한다.
그리고, 본 실시예 3a 내지 실시예 3d는 다음 표에 나타내는 조건에 따라 에칭 처리를 실행하고, 상술한 웨이퍼(W)의 층간 절연막에 콘택트 홀을 형성했다.
실시예 처리 가스 유량(SCCM) 에칭 폭 (㎛) 처리실 내부 압력 분위기 (mTorr) 에칭 깊이 (최천부/최심부.A) 콘택트 홀의 단면 형상
N2 Ｈ2 센터 미들 엣지
3a 200 200 0.35 500 4500/5125 4750/5250 5250/5750 도 5a
3b 200 200 0.30 500 4875/5250 5000/5375 5000/5500 도 5b
3c 100 300 0.35 500 5000/5625 4875/5500 5000/5625 도 5c
3d 100 300 0.30 500 4750/5250 5000/5625 5125/5500 도 5d

그 결과 실시예 3a 내지 실시예 3d에서는 표 3 및 도 5에 도시하는 바와 같이, 어느쪽 유량의 경우라도 양호한 형상의 콘택트 홀을 형성할 수 있었다. 본 실시예의 결과로부터 처리실 내부 압력 분위기를 소정의 압력으로 설정하면 N2 및 H2의 유량을 변화시킨 경우에도 양호한 형상의 콘택트 홀을 형성할 수 있다는 것을 알 수 있다.
이상, 첨부 도면을 참조하면서 본 발명에 따른 에칭 방법의 바람직한 실시 양태 및 실시예에 대하여 설명했지만, 본 발명은 이러한 예에 한정되지 않는다. 당업자라면 특허 청구의 범위에 기재된 기술적 사상의 범위 내에 있어서 각종 변경예 또는 수정예에 이를 수 있다는 것이 분명하고, 그것들에 관해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 이해된다.
예컨대, 상기 실시예에 있어서 N2와 H2의 혼합 가스 또는 N2, H2 및 Ar의 혼합 가스를 처리 가스로서 채용한 구성을 예로 들어 설명했지만, 본 발명은 이러한 구성에 한정되는 것이 아니다. 예컨대, N2, H2 및 Ar의 혼합 가스에 추가로 O2 또는 불활성 가스 등의 각종 가스를 첨가해도 본 발명을 실시할 수 있다. 즉, 처리 가스 중에 적어도 질소 원자 함유 기체와 수소 원자 함유 기체가 포함되어 있으면 본 발명의 실시가 가능하다.
또한, 상기 실시 양태 및 실시예에 있어서, 평행 평판형 에칭 장치와 처리실 내에 자계를 형성하는 에칭 장치를 예로 들어 설명했지만, 본 발명은 이러한 구성에 한정되는 것이 아니라, 정전 실드를 마련한 유도 결합형의 에칭 장치 또는 마이크로파형 에칭 장치 등의 각종 플라즈마 에칭 장치에도 본 발명을 적용할 수 있다.
또한 상기 실시예에 있어서 웨이퍼에 형성된 유기계 저유전율 재료로 구성되는 층간 절연막에 콘택트 홀을 형성하는 구성을 예로 들어 설명했지만, 본 발명은 이러한 구성에 한정되는 것이 아니라, 피처리체에 형성된 층간 절연막에 임의의 에칭 처리를 실시하는 경우에도 적용할 수 있다.
본 발명에 의하면 에칭 스토퍼를 이용하지 않고 마이크로 트렌칭을 방지할 수 있다. 또한, 마스크 선택비를 높일 수 있다.
또한 본 발명에 의하면 처리 가스의 취급이 용이한 동시에 처리가스가 대기 중에 방출되더라도 온난화의 원인이 되기 어렵다. 또한 처리비용이 상승하지 않는다.
또한 본 발명에 의하면 에칭 조건을 용이하게 제어할 수 있기 때문에 홈의 형상 제어를 용이하게 할 수 있다.
본 발명은 에칭 방법에 이용 가능하다. 특히, 본 발명은 마이크로 트렌칭을 막아 마스크 선택비의 향상이 요구되는 에칭 처리에 이용 가능하다.

Claims (20)

  1. 피처리체 상의 에칭 마스크를 갖는 유기층막을 에칭하는 방법으로서,
    피처리체를 기밀 처리실에 배치하는 단계;
    처리 기체를 상기 처리실에 도입하는 단계;
    상기 처리실을 500 mTorr 이상의 압력으로 가압하는 단계;
    상기 유기층막을 에칭하여 실질적으로 마이크로 트렌칭을 방지하면서 실질적으로 평탄한 바닥면을 갖는 홈을 형성하는 단계;
    상기 홈이 상기 유기층막을 관통하기 전에 에칭을 정지시키는 단계; 및
    에칭 공정을 종결하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 처리 기체가 질소 원자 함유 기체 및 수소 원자 함유 기체를 포함하는 방법.
  3. 피처리체 상의 에칭 마스크를 갖는 유기층막을 에칭하는 방법으로서,
    피처리체를 기밀 처리실에 배치하는 단계;
    질소 원자 함유 기체 및 수소 원자 함유 기체를 포함하는 처리 기체를 상기 처리실에 도입하는 단계;
    상기 처리실을 500 내지 800 mTorr의 압력으로 가압하는 단계;
    상기 유기층막을 에칭하여 바닥면에서 실질적으로 마이크로 트렌칭을 방지하면서 실질적으로 평탄한 바닥면을 갖는 홈을 형성하는 단계;
    상기 홈이 상기 유기층막을 관통하기 전에 에칭을 정지시키는 단계; 및
    에칭 공정을 종결하는 단계를 포함하는 방법.
  4. 제 3 항에 있어서,
    상기 질소 원자 함유 기체가 N2로 구성되고 수소 원자 함유 기체가 H2로 구성되는 방법.
  5. 제 3 항에 있어서,
    상기 처리 기체가 Ar을 추가로 포함하는 방법.
  6. 제 4 항에 있어서,
    상기 처리 기체가 Ar을 추가로 포함하는 방법.
  7. 제 1 항에 있어서,
    상기 방법이 다마신(damascene) 공정에서 배선 패턴을 형성하기 위하여 사용되는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서,
    상기 유기층막을 에칭하는 단계가 배선 홈을 위해 유기층막의 대략 관통 도중까지 유기층막을 에칭하는 것인 듀얼 다마신 공정에 적용되는 방법.
  9. 제 1 항에 있어서,
    상기 유기층막을 에칭하는 단계가 상기 유기층막을 유기층막의 대략 관통 도중까지 에칭하는 것인 방법.
  10. 제 3 항에 있어서,
    상기 방법이 다마신 공정에서 배선 패턴을 형성하기 위하여 사용되는 것을 특징으로 하는 방법.
  11. 제 3 항에 있어서,
    상기 유기층막을 에칭하는 단계가 배선 홈을 위해 상기 유기층막을 유기층막의 대략 관통 도중까지 에칭하는 것인 듀얼 다마신 공정에 적용되는 방법.
  12. 제 3 항에 있어서,
    상기 유기층막을 에칭하는 단계가 상기 유기층막을 유기층막의 대략 관통 도중까지 에칭하는 것인 방법.
  13. 제 1 항에 있어서,
    상기 홈이 상기 유기층막을 관통하기 전 에칭의 정지 단계 동안 또는 이후에 상기 홈의 실질적으로 평탄한 바닥면이 형성되는 방법.
  14. 제 1 항에 있어서,
    상기 홈이 상기 유기층막에 형성되는 방법.
  15. 제 3 항에 있어서,
    상기 홈이 상기 유기층막을 관통하기 전 에칭의 정지 단계 동안 또는 이후에 상기 홈의 실질적으로 평탄한 바닥면이 형성되는 방법.
  16. 제 3 항에 있어서,
    상기 홈이 상기 유기층막에 형성되는 방법.
  17. 제 1 항에 있어서,
    상기 홈이 콘택트 홀(contact hole)을 포함하는 방법.
  18. 제 3 항에 있어서,
    상기 홈이 콘택트 홀을 포함하는 방법.
  19. 제 1 항에 있어서,
    상기 에칭 공정의 종결 단계가 에칭 공정을 재시작하지 않고 에칭 공정을 종결하는 것을 포함하는 방법.
  20. 제 3 항에 있어서,
    상기 에칭 공정의 종결 단계가 에칭 공정을 재시작하지 않고 에칭 공정을 종결하는 것을 포함하는 방법.
KR1020027002261A 1999-08-23 2000-08-23 에칭 방법 KR100709817B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-1999-00235191 1999-08-23
JP23519199A JP3844413B2 (ja) 1999-08-23 1999-08-23 エッチング方法

Publications (2)

Publication Number Publication Date
KR20020027567A KR20020027567A (ko) 2002-04-13
KR100709817B1 true KR100709817B1 (ko) 2007-04-23

Family

ID=16982437

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027002261A KR100709817B1 (ko) 1999-08-23 2000-08-23 에칭 방법

Country Status (5)

Country Link
EP (1) EP1225621B1 (ko)
JP (1) JP3844413B2 (ko)
KR (1) KR100709817B1 (ko)
TW (1) TW469488B (ko)
WO (1) WO2001015213A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3739325B2 (ja) * 2001-09-20 2006-01-25 株式会社日立製作所 有機絶縁膜のエッチング方法
JP2004214336A (ja) 2002-12-27 2004-07-29 Tokyo Electron Ltd プラズマエッチング方法およびプラズマエッチング装置
JP2004342873A (ja) 2003-05-16 2004-12-02 Tokyo Electron Ltd 半導体装置およびその製造方法
US7344993B2 (en) * 2005-01-11 2008-03-18 Tokyo Electron Limited, Inc. Low-pressure removal of photoresist and etch residue
CN101866846B (zh) * 2009-04-14 2012-04-18 中芯国际集成电路制造(北京)有限公司 刻蚀沟槽的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4529860A (en) 1982-08-02 1985-07-16 Motorola, Inc. Plasma etching of organic materials
JPS60170238A (ja) * 1984-02-15 1985-09-03 Toyota Central Res & Dev Lab Inc ドライエツチング方法
JPH10150101A (ja) * 1996-11-15 1998-06-02 Nippon Steel Corp 半導体装置及びその製造方法
JPH11150101A (ja) * 1997-11-18 1999-06-02 Nec Corp 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10209118A (ja) * 1997-01-28 1998-08-07 Sony Corp アッシング方法
WO1999026277A1 (en) * 1997-11-17 1999-05-27 Mattson Technology, Inc. Systems and methods for plasma enhanced processing of semiconductor wafers
US6080680A (en) * 1997-12-19 2000-06-27 Lam Research Corporation Method and composition for dry etching in semiconductor fabrication
JP2000036484A (ja) * 1998-05-11 2000-02-02 Tokyo Electron Ltd プラズマ処理方法
FR2789804B1 (fr) * 1999-02-17 2002-08-23 France Telecom Procede de gravure anisotrope par plasma gazeux d'un materiau polymere dielectrique organique et application a la microelectronique
JP4207303B2 (ja) * 1999-04-07 2009-01-14 ソニー株式会社 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4529860A (en) 1982-08-02 1985-07-16 Motorola, Inc. Plasma etching of organic materials
JPS60170238A (ja) * 1984-02-15 1985-09-03 Toyota Central Res & Dev Lab Inc ドライエツチング方法
JPH10150101A (ja) * 1996-11-15 1998-06-02 Nippon Steel Corp 半導体装置及びその製造方法
JPH11150101A (ja) * 1997-11-18 1999-06-02 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP3844413B2 (ja) 2006-11-15
EP1225621B1 (en) 2011-07-13
EP1225621A1 (en) 2002-07-24
WO2001015213A1 (fr) 2001-03-01
KR20020027567A (ko) 2002-04-13
TW469488B (en) 2001-12-21
EP1225621A4 (en) 2007-03-28
JP2001060582A (ja) 2001-03-06

Similar Documents

Publication Publication Date Title
EP2182548B1 (en) Group lll-V semiconductor device on SiC substrate
KR101811910B1 (ko) 질화규소막에 피처를 에칭하는 방법
US20030003682A1 (en) Method for manufacturing an isolation trench filled with a high-density plasma-chemical vapor deposition oxide
KR20220041244A (ko) 초전도체 상호 접속들을 위한 사전 세정 및 증착 방법
KR20020070255A (ko) 플라즈마 에칭 챔버에 대한 다단계 세정
US7129171B2 (en) Selective oxygen-free etching process for barrier materials
KR20030087637A (ko) 유기계 절연막의 에칭 방법 및 이중 상감 방법
JP4477750B2 (ja) エッチング方法
JP2008198659A (ja) プラズマエッチング方法
KR100563610B1 (ko) 반도체소자의제조방법
JP2003023000A (ja) 半導体装置の製造方法
JP3808902B2 (ja) プラズマエッチング方法
US6787475B2 (en) Flash step preparatory to dielectric etch
KR100709817B1 (ko) 에칭 방법
KR100560253B1 (ko) 플라즈마 에칭 방법
JP4388645B2 (ja) プラズマエッチング方法
EP1286387A9 (en) Method to reduce photoresist contamination from silicon carbide films
JP4381526B2 (ja) プラズマエッチング方法
EP1207550B1 (en) Method of etching and method of plasma treatment
JP2004522315A (ja) 半導体構造
KR19990055156A (ko) 반도체 장치의 소자 분리막 형성방법
JP4224422B2 (ja) プラズマエッチング処理方法
KR20030059473A (ko) 반도체 소자의 제조방법
KR20040060417A (ko) 반도체소자의 소자분리방법
JPH10178093A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20020221

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20050526

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060731

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070209

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070413

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070413

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20100413

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110318

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20120322

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20120322

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130321

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130321

Start annual number: 7

End annual number: 7

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20150309