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KR100691160B1 - 적층형 표면탄성파 패키지 및 그 제조방법 - Google Patents

적층형 표면탄성파 패키지 및 그 제조방법 Download PDF

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KR100691160B1
KR100691160B1 KR1020050038093A KR20050038093A KR100691160B1 KR 100691160 B1 KR100691160 B1 KR 100691160B1 KR 1020050038093 A KR1020050038093 A KR 1020050038093A KR 20050038093 A KR20050038093 A KR 20050038093A KR 100691160 B1 KR100691160 B1 KR 100691160B1
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박상욱
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Abstract

적층형 표면탄성파 패키지를 제공한다.
본 발명은 복수의 전극이 형성된 제 1베어칩 ; 복수의 전극과 비어홀이 형성된 제 2베어칩 ; 상기 제 1베어칩의 전극과 상기 제 2베어칩의 전극이 서로 대향하도록 상기 제 2베어칩의 상부면에 상기 제 1베어칩을 전기적으로 연결하는 연결부 ; 및 상기 제 1,2베어칩사이의 동작면에 기밀공간을 형성하도록 상기 제 1,2베어칩상에 구비되는 밀봉부 ; 를 포함한다.
본 발명에 의하면, 패키징시 외부의 열충격에 의한 변형을 방지하여 제품의 신뢰성을 높일 수 있고, 제품의 소형화추세에 맞추어 완제품의 사이즈를 최소화하고, 구성부품수및 재료비를 줄여 제조원가를 절감할 수 있다.
표면탄성파, 베어칩, 압전단 결정, 금속댐, 수지필름, 금속층

Description

적층형 표면탄성파 패키지 및 그 제조방법{A Stack Type Surface Acoustic Wave Package and Fabrication Method Thereof}
도 1은 일반적인 표면탄성파 패키지에 구비되는 표면탄성파 소자를 도시한 사시도이다.
도 2는 종래기술에 따른 표면탄성파 패키지를 도시한 것으로써,
a)는 표면실장형 표면탄성파 패키지의 단면도이고,
b)는 플립칩형 표면탄성파 패키지의 단면도이며,
c)는 칩스케일패키지형 표면탄성파 패키지의 단면도이다.
도 3은 본 발명에 따른 적층형 표면탄성파 패키지의 제 1실시예를 도시한 단면도이다.
도 4는 본 발명에 따른 적층형 표면탄성파의 패키지의 제 2실시예를 도시한 단면도이다.
도 5(a)(b)(c)(d)(e)(f)는 본 발명에 따른 적층형 표면탄성파 패키지의 제 1실시예를 제조하는 공정도이다.
도 6(a)(b)(c)(d)(e)(f)는 본 발명에 따른 적층형 표면탄성파 패키지의 제 2실시예를 제조하는 공정도이다.
도 7은 종래의 표면탄성파 패키지와 본 발명의 적층형 표면탄성파 패키지를 비교하 는 종단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
110 : 제 1베어칩 111,121 : 입력 전극
112,122 : 출력 전극 113,123 : IDT 전극
130 : 연결부 131,131a : 금속 본딩제
132,132a : 금속 본딩제 133,135,135a : 도전패턴
134,134a : 비어홀 140 : 밀봉부
141 : 수지필름 141a : 금속댐
142,142a : 금속층 W1 : 하부 웨이퍼
W2 : 상부 웨이퍼 G : 분할홈
본 발명은 적층형 표면탄성파 패키지와 이를 제조하는 방법에 관한 것으로 보다 상세히는 동일한 재질로 이루어진 압전 단결정 베어칩 두개를 칩 스케일 패키징 기법 및 웨이퍼 레벨 패키징 기법에 의해서 소자를 서로 마주보도록 패키징하여 제품의 크기를 줄일 수 있고, 열충격에 강하며, 주파수가 서로 다른 2개의 필터를 하나의 부품으로 제조할 수 있는 적층형 표면탄성파 패키지와 그 제조방법에 관한 것이다.
통신산업이 발달되면서, 무선통신 제품은 점차 소형화, 고품질화 및 다기능화되어 가고 있다. 이러한 경향에 맞추어 무선통신 제품에 사용되는 부품, 예를 들어, 필터, 듀플렉서등에 대해서도 소형화 및 다기능화가 요구되고 있다.
이러한 부품의 일예로서, 표면탄성파 소자는 압전 단결정 베어칩인 압전체(1)와, 그 상부면에 빗살형태로 서로 마주하도록 형성되는 한쌍의 IDT(Inter digital transducer)전극(2)과, 이에 연결된 입,출력 전극(3)(4)으로 이루어진다.
상기 입력 전극(3)을 통해 전기적인 신호를 인가하면, 상기 서로 마주하는 IDT 전극(2)간의 겹쳐지는 전극길이만큼 압전효과에 의한 압전왜곡이 발생되고, 상기 압전왜곡에 의하여 압전체(1)에 전달되는 표면탄성파가 발생되고, 이를 출력 전극(4)을 통해 전기신호로 변환하여 출력하는 것으로서, 이때, 상기 IDT 전극(2)의 간격, 전극폭 이나 길이 등과 같은 여러 인자들에 의해서 결정된 소정 주파수 대역의 전기신호만이 필터링된다.
이러한 표면탄성파 소자의 압전체(1)상에 형성된 IDT 전극(2)의 전극폭, 길이, 간격 등에 의해서 소자의 특성이 결정되기 때문에, 상기 IDT 전극(2)에 손상이 있거나, 먼지나 티끌과 같은 미세한 크기의 이물질이 묻을 경우 소자의 특성이 변하게 된다. 따라서, 표면탄성파 소자의 전극을 외부 환경으로 보호하기 위하여 다양한 형태의 패키지 구조가 요구된다.
현재까지 개발된 표면탄성파 패키지는 도 2(a)(b)(c)에 도시한 바와 같이 세라믹을 소재로 하는 배선기판상에 소자를 탑재하여 패키징하는 것을 기본구조로 하였다.
표면실장형 표면탄성파 패키지(10)는 도 2(a)에 도시한 바와같이, 복수의 세라믹층이 다층으로 적층된 배선기판(11)과, 입,출력 전극 및 IDT 전극(15a)(15b)(15c)이 형성된 소자(15) 및 리드(19)로 구성되는바, 상기 소자(15)는 상기 배선기판(11)의 적층시 구비되는 캐비티내에 상기 전극(15a)(15b)(15c)과 리드(19)가 대향하여 탑재되도록 복수개의 금속 와이어(13)를 매개로 하여 상기 배선기판(11)에 형성된 비어홀(12)과 와이어 본딩방식으로 연결되며, 상기 캐비티내의 소자(15)는 상기 배선기판(11)상에 탭재되는 리드(19)에 의해서 밀봉된다.
또한, 플립칩 본딩형 표면탄성파 패키지(20)는 도 2(b)에 도시한 바와같이, 배선기판(21), 소자(25) 및 리드(29)로 구성되는바, 상기 소자(25)는 상기 배선기판(21)의 캐비티내에 전극(25a)(25b)(25c)과 기판이 서로 대향하여 탑재되도록 복수의 범프볼(23)을 매개로 하여 상기 배선기판(21)에 형성된 비어홀(22)과 플립칩 본딩방식으로 연결되며, 상기 캐비티내의 소자(25)는 상기 리드(29)에 의해 밀봉된다.
그리고, 칩 스케일 패키지형 표면탄성파 패키지(30)는 도 2(c)에 도시한 바와 같이 배선기판(31), 소자(35) 및 금속층(39)으로 구성되는바, 상기 소자(35)는 상기 배선기판(31)의 상부면에 전극(35a)(35b)(35c)과 기판이 서로 대향하여 탑재되도록 범프볼(33)을 매개로 하여 상기 배선기판(31)에 형성된 비어홀(32)과 플립칩 본딩방식으로 연결되며, 상기 배선기판(31)상에 탑재된 소자(35)는 라미메이팅되는 필름(38)과 그 상부면에 도포되는 금속층(39)에 의해서 밀봉되는 것이다.
그러나, 이러한 종래의 패키지(10)(20)는 적어도 2층이상의 세라믹층을 다층 으로 적층하면서 캐비티를 형성한 배선기판(11)(21)을 베이스로 하여 소자(15)(25)를 탑재한 다음, 캐비티를 용접되는 금속리드(19)(29)에 의해서 밀봉해야만 하기 때문에, 완제품에 대한 재료비가 비싸지고, 구성부품수가 많아지는 한편, 소형화추세에 맞추어 왼제품의 크기를 최소화하는데 한계가 있었다.
또한, 서로 다른 주파수대역을 필터링하는 표면탄성파 패키지(40)는 도 7에 도시한 바와 같이 폭, 길이 및 간격이 서로 다른 IDT 전극을 갖는 두개의 소자(45)(46)를 비어홀(42)이 형성된 배선기판(41)상에 범프볼(43)을 매개로 하여 탑재한 다음, 라미메이팅되는 필름(48)과 금속층(49)에 의해 밀봉하였다.
그러나, 이러한 종래 표면탄성파 패키지(40)는 동일한 배선기판(41)상에 수평면을 따라 전극의 두께가 서로 다른 두개의 소자(45)(46)가 배치되기 때문에, 완제품의 전체적인 사이즈가 휠씬 더 커지게 되는 문제점이 있었다.
이와 더불어, 세라믹소재의 배선기판의 열팽창 계수는 약 7 ppm/K이고, 압전단 결정 베어칩인 소자의 열평창 계수는 약 15 ppm/K로 이들은 소재차이에 의한 열팽창계수의 차이가 존재하기 때문에, 금속제의 리드를 용접연결하거나 소자의 입출력전극과 배선기판의 비어홀을 와이어본딩 방식이나 플립칩 본당방식으로 연결하는 경우, 외부로부터 전달되는 열충격에 의하여 상기 소자와 기판간의 접합면이나 범프볼이 떨어져 나가는 불량이 빈번하게 발생하였다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 그 목적은 패키징시 외부의 열충격에 의한 변형을 방지하여 제품의 신뢰성을 높일 수 있는 적층형 표면탄성파 패키지와 그 제조방법을 제공하고자 한다.
본 발명의 또다른 목적은 제품의 소형화추세에 맞추어 완제품의 사이즈를 최소화하고, 구성부품수및 재료비를 줄여 제조원가를 절감할 수 있는 적층형 표면탄성파 패키지와 그 제조방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위한 구성수단으로서, 본 발명은
복수의 전극이 형성된 제 1베어칩 ;
복수의 전극과 비어홀이 형성된 제 2베어칩 ;
상기 제 1베어칩의 전극과 상기 제 2베어칩의 전극이 서로 대향하도록 상기 제 2베어칩의 상부면에 상기 제 1베어칩을 전기적으로 연결하는 연결부 ; 및
상기 제 1,2베어칩사이의 동작면에 기밀공간을 형성하도록 상기 제 1,2베어칩상에 구비되는 밀봉부 ; 를 포함하는 적층형 표면탄성파 패키지를 제공한다.
바람직하게는 상기 제 1,2베어칩은 서로 대향하는 상부면에 입, 출력 전극과 서로 다른 폭, 길이및 간격을 갖는 IDT 전극을 형성하는 압전 단결정 소자이다.
바람직하게는 상기 연결부는 상기 제 1베어칩의 입,출력전극에 올려지는 도전패드와 상기 제 2베어칩의 비어홀과 전기적으로 연결되는 도전패턴사이에 개재되는 금속 본딩제이다.
바람직하게는 상기 연결부는 상기 제 1베어칩의 입,출력전극에 올려지는 도전패드와 상기 제 2베어칩의 비어홀에 올려지는 또다른 도전패드사이에 개재되는 금속본딩제이다.
보다 바람직하게는 상기 금속 본딩제는 초음파본딩되는 금(Au)재질의 스터드 범프이다.
보다 바람직하게는 상기 금속 본딩제는 열융착본딩되는 AnSn재질 솔더범프이다.
바람직하게는 상기 밀봉부는 상기 제 1베어칩의 상부면으로부터 상기 제 2베어칩의 측면과 상면을 감싸도록 라미네이팅되는 수지필름과, 상기 제 2베어칩의 상면과 상기 수지필름의 측면과 상면을 감싸도록 코팅되는 금속층으로 구성된다.
바람직하게는 상기 밀봉부는 상기 제 1베어칩의 하면과 상기 제 2베어칩의 상면사이에 개재되는 연속형 금속댐과, 상기 금속댐으로부터 상기 제 1베어칩의 측면과 상면을 감싸도록 연장되는 금속층으로 구성된다.
바람직하게 상기 밀봉부는 외부의 유해한 전자기파가 내부유입되는 것을 차단하도록 접지단자와 전기적으로 연결된다.
또한, 본 발명은
a) 상부면에 입,출력 전극, IDT 전극이 형성되고, 비어홀이 복수개 관통형성된 하부웨이퍼를 제공하는 단계 ;
b) 상기 하부웨이퍼상에 또다른 입,출력 전극, IDT 전극이 형성된 제 1베어 칩을 금속 본딩제를 매개로 하여 본딩하는 단계 ;
c) 상기 제 1베어칩의 측면과 상면을 덮도록 상기 하부 웨이퍼상에 수지필름을 라미네이팅하는 단계 ;
d) 상기 제 1베어칩간의 경계선을 따라 수지필름을 일정깊이 제거하여 분할홈을 형성하는 단계 ;
e) 상기 수지필름과 분할홈에 금속층을 일정두께로 도금하는 단계 ;및
f) 상기 금속층이 도금된 분할홈의 중앙부를 절단하는 단계 ; 를 포함하는 적층형 표면탄성파 패키지 제조방법을 제공한다.
바람직하게는 상기 a) 단계는 상기 비어홀의 상,하부단에 상기 입,출력 전극과 전기적으로 연결되는 도전패턴과, 메인기판과 전기적으로 연결되는 또다른 도전패턴을 각각 패턴인쇄한다.
바람직하게는 상기 b)단계는 상기 제 1베어칩의 입,출력전극과 IDT전극과 상기 하부웨이퍼의 입,출력전극과 IDT전극이 서로 대향하도록 금속본딩제를 매개로 하여 상기 하부웨이퍼상에 상기 제 1베어칩을 플립칩 본딩한다.
보다 바람직하게는 상기 하부웨이퍼상에 상기 제 1베어칩을 플립칩 본딩하는 단계는 상기 제 1베어칩의 입,출력전극에 올려지는 도전패드와 상기 하부 웨이퍼의 입,출력전극의 도전패턴사이에 개재되는 스터드 범프를 초음파 본딩한다.
보다 바람직하게는 상기 하부웨이퍼상에 상기 제 1베어칩을 플립칩 본딩하는 단계는 상기 제 1베어칩의 입,출력전극에 올려지는 도전패드와 상기 하부 웨이퍼의 입,출력전극의 도전패턴사이에 개재되는 AuSn등을 재질로 하는 솔더범프를 열융착 본딩한다.
바람직하게는 상기 c)단계는 열경화성소재로 이루어진 수지필름을 열압착법으로 라미네이팅한다.
보다 바람직하게는 상기 열경화성 수지필름은 폴리이미드계 또는 에폭시계 필름을 선택적으로 사용한다.
바람직하게는 상기 d)단계는 상기 하부 웨이퍼의 상부면이 외부로 노출되는 정도의 일정깊이로 상기 분할홈을 형성한다.
바람직하게는 상기 e)단계는 상기 금속층이 외부로부터 유해한 전자기파가 유입되는 것을 방지할 수 있도록 내부 접지단자와 전기적으로 연결된다.
바람직하게는 상기 e)단계는 상기 금속층이 전해도금방식으로 도금된다.
또한,본 발명은
a) 상부면에 입,출력 전극, IDT 전극이 형성되고, 비어홀이 관통형성된 하부웨이퍼를 제공하는 단계 ;
b) 상기 하부웨이퍼의 입,출력 전극및 IDT전극을 에워싸는 금속댐을 형성하는 단계 ;
c) 상기 하부 웨이퍼 상에 입,출력 전극, IDT 전극이 형성된 상부 웨이퍼를 금속 본딩제를 매개로 하여 본딩하는 단계 ;
d) 상기 상부 웨이퍼의 상부면에 일정간격을 두고 일정깊이의 분할홈을 형성 하는 단계 ;
e) 상기 금속댐의 상부면으로부터 상기 상부 웨이퍼를 덮도록 금속층을 일정두께로 도금하는 단계 ; 및
f) 상기 금속층이 도금된 분할홈의 중앙을 다이싱하는 단계 ; 를 포함하는 적층형 표면탄성파 패키지 제조방법을 제공한다.
바람직하게는 상기 a) 단계는 상기 비어홀의 상,하부단에는 상기 입,출력전극과 전기적으로 연결되는 도전패드와 메인기판과 전기적으로 연결되는 또다른 도전패턴을 각각 패턴인쇄한다.
바람직하게는 상기 b) 단계는 상기 하부 웨이퍼에 금속댐을 형성함과 동시에 금속 본딩제를 형성한다.
바람직하게는 상기 b) 단계는 상기 금속층의 도금후 외부로부터 유해한 전자기파가 유입되는 것을 방지할 수 있도록 내부 접지단자와 상기 금속댐을 전기적으로 연결한다.
바람직하게는 상기 c)단계는 상기 상부 웨이퍼의 입,출력전극과 IDT전극과 상기 하부 웨이퍼의 입,출력전극과 IDT전극이 서로 대향하도록 금속본딩제를 매개로 하여 상기 하부 웨이퍼상에 상기 상부 웨이퍼를 플립칩 본딩한다.
보다 바람직하게는 상기 하부 웨이퍼상에 상기 상부 웨이퍼를 플립칩 본딩하는 단계는 상기 상부 웨이퍼의 입,출력전극에 올려지는 도전패드와 상기 하부 웨이퍼의 입,출력전극에 올려지는 도전패드사이에 개재되는 스터드 범프를 초음파 본딩 한다.
보다 바람직하게는 상기 하부 웨이퍼상에 상기 상부 웨이퍼를 플립칩 본딩하는 단계는 상기 상부 웨이퍼의 입,출력전극에 올려지는 도전패드와 상기 하부 웨이퍼의 입,출력전극에 올려지는 도전패드사이에 개재되는 AuSn등을 재질로 하는 솔더범프를 열융착 본딩한다.
바람직하게는 상기 d)단계는 상기 하부 웨이퍼의 상부면이 외부로 노출되는 정도의 깊이로 분할홈을 형성한다.
바람직하게는 상기 e)단계는 상기 금속층이 전해도금방식으로 도금된다.
이하, 본 발명에 대하여 첨부된 도면에 따라서 보다 상세히 설명한다.
도 3은 본 발명에 따른 적층형 표면탄성파 패키지의 제 1실시예를 도시한 단면도이고, 도 4는 본 발명에 따른 적층형 표면탄성파의 패키지의 제 2실시예를 도시한 단면도로써, 본 발명의 표면탄성파 패키지(100)(100a)는 도시하 바와같이, 제 1,2베어칩(110)(120)과, 이들을 서로 연결하는 연결부(130) 및 이들을 외부환경으로부터 보호하는 밀봉부(140)를 포함하여 구성된다.
상기 제 1베어칩(110)은 상부면에 입,출력 전극(111)(112)과 IDT 전극(113)이 형성되는 압전 단결정소자이며, 상기 제 2베어칩(120)은 전극들이 형성되는 상부면과 대향하는 상부면에 또다른 입,출력 전극(121)(122)과 또다른 IDT 전극을 형성한 압전 단결정 소자이다.
여기서, 상기 제 1베어칩(110)의 IDT 전극(113)과 상기 제 2베어칩(120)의 IDT 전극(123)은 서로 다른 주파수 대역을 필터링할 수 있도록 서로 다른 폭,길이및 간격을 두고 형성되는 전극부이다.
상기 제 2베어칩(120)에는 복수개의 비어홀(134)이 형성되며, 상기 비어홀(134)의 하부단에는 메인기판(미도시)과 전기적으로 연결되도록 도전성 패턴(135)이 인쇄되어 있다.
그리고, 상기 연결부(130)는 상기 제 1베어칩(110)의 입,출력, IDT 전극(111)(112)(113)과 상기 제 2베어칩(120)의 입,출력,IDT 전극(121)(122)(123)이 서로 대향하도록 상기 제 1베어칩(110)의 입,출력 전극(111)(112)과 상기 제 2베어칩(120)의 입,출력 전극(121)(122)사이에 개재되어 이들을 전기적으로 연결하는 것이다.
상기 연결부(130)는 도 3에 도시한 바와같이, 상기 제 1베어칩(110)의 입,출력전극(111)(113)에 올려지는 도전패드(132)와 상기 제 2베어칩(120)의 비어홀(134)의 상단과 전기적으로 연결되는 도전패턴(133)사이에 개재되는 금속 본딩제(131)이다.
도 4에 도시한 바와같이, 상기 연결부(130)는 상기 제 1베어칩(110)의 입,출력전극(111a)(112a)에 올려지는 도전패드(132a)와 상기 제 2베어칩(120)의 비어홀(134a)의 상단에 올려지는 또다른 도전패드(133a)사이에 개재되는 금속 본딩제(131a)이다.
여기서, 상기 금속 본딩제(131)(131a)는 상기 제 1,2베어칩(110)(120)을 서 로 고정하면서 전극을 전기적으로 연결하도록 초음파본딩되는 금(Au)재질의 스터드 범프이거나 열융착본딩되는 AnSn재질 솔더범프로 이루어진다.
한편, 상기 밀봉부(140)는 상기 제 1,2베어칩(110)사이의 동작면에 기밀공간을 형성하면서 상기 제 1,2베어칩을 외부환경으로부터 보호하도록 구비된다.
이러한 밀봉부(140)는 도 3에 도시한 바와 같이,상기 제 1베어칩(110)의 상부면으로부터 상기 제 2베어칩(120)의 측면과 상면을 감싸도록 열압착법으로 라미네이팅되는 열경화성 수지필름(141)과, 상기 제 2베어칩(120)의 상면과 상기 수지필름(141)의 측면과 상면을 감싸도록 코팅되는 금속층(142)으로 구성된다.
또한, 상기 밀봉부(140)는 도 4에 도시한 바와같이, 상기 제 1베어칩(110)의 하면과 상기 제 2베어칩(120)의 상면사이에서 상기 제 2베어칩(120)의 전극을 에워싸도록 적층되는 연속형 금속댐(141a)과, 상기 금속댐(141a)으로부터 상기 제 1베어칩(110)의 측면과 상면을 감싸도록 연장되는 금속층(142a)으로 구성될 수도 있다.
이때, 상기 밀봉부(140)의 금속층(142)과 금속댐(141a)은 외부의 유해한 전자기파가 내부유입되는 것을 차단하도록 접지단자(미도시)와 연결되는 것이 바람직하다.
도 5(a)(b)(c)(d)(e)(f)는 본 발명에 따른 적층형 표면탄성파 패키지의 제 1실시예를 제조하는 공정도이다.
본 발명의 표면탄성파 패키지(100)는 a 단계 내지 f 단계를 거쳐 제조되는 칩스케일형 패키지이다.
a. 상부면에 입,출력 전극, IDT 전극이 형성되고, 비어홀이 복수개 관통형성된 하부웨이퍼를 제공하는 단계
도 5(a)에 도시한 바와같이, 압전 단결정체로 이루어진 하부 웨이퍼(W1)의 상부면에는 제 2베어칩(120)에 해당하는 입, 출력 전극(121)(122)과 IDT 전극(123)을 각각 패턴인쇄한다.
그리고, 상기 전극(121)(122)(123)들이 형성된 하부 웨이퍼(W1)에는 마이크로 머시닝공정에 의해서 복수개의 비어홀(134)을 관통형성하며, 상기 비어홀(134)의 상,하부단에는 상기 입,출력 전극(121)(122)과 전기적으로 연결되는 도전패턴(133)과, 메인기판과 전기적으로 연결되는 또다른 도전패턴(135)을 각각 패턴인쇄한다.
이에 따라, 상기 하부 웨이퍼(W1)상에는 절단시 하나의 칩을 구성하도록 일정간격을 두고 복수개의 제 2베어칩(120)이 연속하여 배치되는 것이다.
b. 상기 하부웨이퍼상에 또다른 입,출력 전극, IDT 전극이 형성된 제 1베어칩을 금속본딩제를 매개로 하여 본딩하는 단계;
도 5(b)에 도시한 바와같이, 하부 웨이퍼(W1)상에 전극(121)(122)(123)및 비어홀(134)을 형성하는 공정이 종료되면, 상부면에 또다른 입,출력 전극(111)(112)과 IDT 전극(113)을 형성한 제 1베어칩(110)을 전극들이 서로 대향하도록 상기 하부 웨이퍼(W1)상에 배치한다.
이러한 상태에서, 상기 제 1베어칩(110)의 입,출력전극(111)(112)상에 올려 지는 도전패드(132)와 상기 하부 웨이퍼(W1)의 입,출력 전극(121)(122)과 전기적으로 연결되는 도전패턴(133)사이에 금속본딩제(131)를 개재하여 상기 제 1베어칩(110)과 하부 웨이퍼(W1)을 서로 일체로 고정함과 동시에 전기적으로 연결한다.
이때, 상기 제 1베어칩(110)과 하부웨이퍼(W1)을 금곡본딩제(131)를 매개로 하여 플립칩 본딩하는 방법은 상기 제 1베어칩(110)의 입,출력전극(111)(112)에 올려지는 도전패드(132)와 상기 하부 웨이퍼(W1)의 입,출력전극(121)(122)의 도전패턴(133)사이에 개재되는 금곡 본딩제(131)를 스터드 범프(Au stud Bump)로 하고, 이를 초음파 본딩방식으로 본딩한다.
또는, 상기 금곡 본딩제(131)를 AuSn등을 재질로 하는 솔더범프로 하고, 이를 열융착 본딩방식으로 본딩할 수 있다.
이때, 상기 스터드 범프의 경우 플립칩 본딩되는 온도를 120 ~ 180℃로 가열하게 되면, 범프볼의 접착력을 보다 향상시킬 수 있다.
c. 상기 제 1베어칩의 측면과 상면을 덮도록 상기 하부웨이퍼상에 수지필름을 라미네이팅하는 단계
도 5(c)에 도시한 바와같이, 상기 하부 웨이퍼(W1)상에 탑재되는 제 1베어칩(110)의 측면과 상면을 완전히 덮도록 열경화성소재로 이루어진 수지필름(141)을 열압착법으로 라미네이팅한다.
이때, 상기 열경화성 수지필름(141)은 폴리이미드계 또는 에폭시계 필름을 선택적으로 사용하는 것이 바람직하며, 상기 수지필름(141)은 상기 제 1베어칩 (110)의 전극면과 상기 하부 웨이퍼(W1)의 전극면사이에 온도조절을 통한 흐름성 제어로 표면탄성파 동작면면을 기밀공간으로 형성하도록 구비된다.
그리고, 상기 수지필름(141)의 라미네이팅시 중요한 요소는 압착재질과 온도, 시간 및 진공도등이며, 상기 수지필름(141)을 폴리이미드 계열의 열경화성 필름으로 사용하는 경우, 라미네이팅 조건은 압착재질의 탄성은 0.2~1MPa정도, 온도는 170℃ ~ 200℃ 사이, 시간은 30초~2분, 진공도 0.5~1.5 hpa에서 최적의 라미네이팅 결과를 얻을 수 있다.
d. 상기 제 1베어칩간의 경계선을 따라 수지필름을 일정깊이 제거하여 분할홈을 형성하는 단계
도 5(d)에 도시한 바와같이, 상기 하부 웨이퍼(W1)상에 일정간격을 두고 복수개 탑재되는 제 1베어칩(110)과 인접하는 또다른 제 1베어칩(110)사이의 정중앙 경계선을 따라 라미네이팅된 수지필름(141)을 일정깊이로 제거할 수 있도록 그루빙(grooving)함으로써 제 1베어칩(110)사이에 분할홈(G)을 형성한다.
이때, 상기 분할홈(G)은 상기 하부 웨이퍼(W1)의 상부면이 외부로 노출되는 정도의 깊이로 형성되는 것이 바람직하다. 이러한 경우, 상기 분할홈(G)의 바닥면을 통해 외부노출되는 하부 웨이퍼(W1)의 상부면에 대한 금속층의 도금작업후 이루어지는 다이싱작업시 절단면에 수지필름(141)이 외부로 노출되지 않으면서 패키지의 윗면을 완전히 둘러싸는 안정적인 구조를 얻을 수 있는 것이다.
e. 상기 수지필름과 분할홈에 금속층을 일정두께로 도금하는 단계 ;
도 5(e)에 도시한 바와같이, 분할홈(G)이 형성된 수지필름(141)과, 상기 분할홈(G)에 의해서 외부로 노출된 하부 웨이퍼의 상부면에는 외부로부터의 습기침투를 방지할 수 있도록 일정두께의 금속층(142)을 도금형성한다. 이러한 경우, 상기 금속층(142)이 상기 분할홈(G)을 통해 외부노출된 하부 웨이퍼인 압전단결정 부위와 수지필름(141)과 자연스럽게 일체로 밀착됨으로써, 상기 제 1베어칩(110)과 하부 웨이퍼(W1)사이의 기밀공간을 습기침투로부터 완벽하게 차단할 수 있는 것이다.
또한, 상기 수지필름(141)에 도금되는 금속층(142)은 외부로부터 유해한 전자기파가 유입되는 것을 방지할 수 있도록 내부 접지단자와 전기적으로 연결되는 것이 바람직하다.
상기 금속층(142)의 도금은 스퍼터로 시드메탈(seed metal)을 형성한 다음, 에 전해도금방식으로 도금하는 방법을 채용하는 것이 바람직하다.
f. 상기 금속층이 도금된 분할홈의 중앙를 다이싱하는 단계 ;
도 5(f)에 도시한 바와같이, 상기 금속층의 도금작업이 모두 종료되면, 상기 분할홈(G)의 바닥면 중앙를 하부웨이퍼(W1)의 상부면과 직교하는 방향으로 다이싱하여 하부 웨이퍼(W1)를 완전히 절단하게 되면, 도 7에 도시한 바와 같이 제 1베어칩(110)이 제 2베어칩(120)의 상부면에 플립칩 본딩되는 상하적층구조를 가지며, 수지필름(141)과 금속층(142)에 의해서 상기 제 1,2베어칩(110)(120)과 이들사이의 전극동작면이 외부환경으로부터 보호되는 복수개의 적층형 표면탄성파 패키지(100) 를 동시에 제조할 수 있는 것이다.
이때, 상기 하부 웨이퍼(W1)를 다이싱하는 폭은 상기 분할홈(G)의 폭보다 작게 하는 것이 바람직하다.
도 6은 본 발명에 따른 적층형 표면탄성파 패키지의 제 2실시예를 제조하는 공정도이다.
본 발명의 표면탄성파 패키지(100a)는 a 단계 내지 f 단계를 거쳐 제조된다.
a. 상부면에 입,출력 전극, IDT 전극이 형성되고, 비어홀이 복수개 관통형성된 하부웨이퍼를 제공하는 단계
도 6(a)에 도시한 바와같이, 압전 단결정체로 이루어진 하부 웨이퍼(W1)의 상부면에는 제 2베어칩(120)에 해당하는 입, 출력 전극(121)(122)과 IDT 전극(123)을 각각 패턴인쇄한다.
그리고, 상기 전극(121)(122)(123)들이 형성된 하부 웨이퍼(W1)에는 마이크로 머시닝공정에 의해서 복수개의 비어홀(134)을 관통형성하며, 상기 비어홀(134)의 상,하부단에는 상기 입,출력전극(121)(122)과 전기적으로 연결되는 도전패드(133a)와 메인기판과 전기적으로 연결되는 또다른 도전패턴(135a)을 각각 패턴인쇄한다.
이에 따라, 상기 하부 웨이퍼(W1)상에는 절단시 하나의 칩을 구성하도록 일 정간격을 두고 복수개의 제 2베어칩(120)이 연속하여 배치되는 것이다.
b. 상기 하부웨이퍼의 입,출력 전극및 IDT전극을 에워싸는 금속댐을 형성하는 단계
하부 웨이퍼(W1)상에 전극(121)(122)(123)및 비어홀(134)을 형성하는 공정이 종료되면, 도 6(b)에 도시한 바와같이, 상기 입,출력 전극(121)(122)과 IDT 전극(123)이 형성된 하부 웨이퍼(W1)의 상부면에는 본딩후 전극(121)(122)(123)을 에워싸는 밀페용 벽을 형성할 수 있도록 연속되는 루프형 금속댐(141a)을 형성한다.
c. 상기 하부 웨이퍼 상에 입,출력 전극, IDT 전극이 형성된 상부 웨이퍼를 금속 본딩제를 매개로 하여 본딩하는 단계;
도 6(c)에 도시한 바와같이, 상부면에 또다른 입,출력 전극(111)(112)과 IDT 전극(113)을 형성한 상부 웨이퍼(W2)를 전극들이 서로 대향하도록 상기 하부 웨이퍼(W1)상에 배치한다.
이러한 상태에서, 상기 상부 웨이퍼(W2)의 입,출력전극(111)(112)상에 올려지는 도전패드(132a)와 상기 하부 웨이퍼(W1)의 입,출력 전극(121)(122)과 전기적으로 연결되는 도전패드(133a)사이에 금속본딩제(131a)를 개재하여 상기 상부 웨이퍼(W2)와 하부 웨이퍼(W1)을 서로 일체로 고정함과 동시에 전기적으로 연결한다.
이때, 상기 상부 웨이퍼(W2)와 하부 웨이퍼(W1)에는 본딩시 전극들이 서로 대응하여 정확하게 접합되도록 정확한 얼라인(align)이 필요한데, 일반적으로 압전 단결정 웨이퍼는 투명하기 때문에 상,하부 얼라인이 용이하다.
그리고, 상기 상,하부 웨이퍼(W1)(W2)사이에는 전극 동작면을 외부환경과 완전히 차단할 수 있도록 상기 금속댐(41a)에 의한 기밀공간을 형성할 수 있는 것이다.
이때, 상기 상부웨이퍼(W2)와 하부웨이퍼(W1)을 금속본딩제(131)를 매개로 하여 플립칩 본딩하는 방법은 상기 상부 웨이퍼(W2)의 입,출력전극(111)(112)에 올려지는 도전패드(132a)와 상기 하부 웨이퍼(W1)의 입,출력전극(121)(122)에 올려지는 도전패드(133a)사이에 개재되는 금속 본딩제(131a)를 스터드 범프(Au stud Bump)로 하고, 이를 초음파 본딩방식으로 본딩하거나 상기 금속 본딩제(131)를 AuSn등을 재질로 하는 솔더범프로 하고, 이를 열융착 본딩방식으로 본딩할 수도 있다.
그리고, 상기 금속 본딩제(131a)는 상기 금속댐(141a)을 상기 하부 웨이퍼(W1)에 형성하는 공정시 솔더를 상기 하부 웨이퍼(W1)상에 스크린 프린팅하거나 무전해 도금하거나 증착하는 것에 의해서 형성될 수 있다.
이때, 상기 금속 본딩제(131a)와 금속댐(141a)의 재질은 금(Au)이나 AuSn등의 금을 포함한 합금으로 구성되는 것이 바람직하다.
d. 상기 상부 웨이퍼의 상부면에 일정간격을 두고 일정깊이의 분할홈을 형성하는 단계
도 6(d)에 도시한 바와같이, 상기 상부 웨이퍼(W2)는 입,출력 전극 (111)(112)과 IDT 전극(113)을 갖는 복수개의 제 1베어칩(110)을 등간격을 두고 동시에 구비할 수 있도록 일정간격을 두고 일정깊이로 상부 웨이퍼(W2)와 금속댐(141a)을 제거하도록 그루빙(grooving)함으로써 분할홈(G)을 형성한다.
이때, 상기 분할홈(G)은 상기 하부 웨이퍼(W1)의 상부면이 외부로 노출되는 정도의 깊이로 형성되는 것이 바람직하다.
e. 상기 금속댐의 상부면으로부터 상기 상부 웨이퍼를 덮도록 금속층을 일정두께로 도금하는 단계 ;
상기 상부 웨이퍼(W2)에 분할홈(G)을 형성하는 작업이 종료되면, 도 6(e)에 도시한 바와같이, 분할홈(G)이 형성된 상부 웨이퍼(W2)와, 상기 분할홈(G)에 의해서 외부로 노출된 하부웨이퍼(W1)의 상부면에는 외부로부터의 습기침투를 방지할 수 있도록 일정두께의 금속층(142a)을 도금형성한다.
이러한 경우, 상기 금속층(142a)이 상기 분할홈(G)을 통해 외부노출된 금속댐(141a)과 자연스럽게 일체로 접합됨으로써, 상기 상부 웨이퍼(W2)의 제 1베어칩(110)과 하부 웨이퍼(W1)사이의 기밀공간을 습기침투로부터 완벽하게 차단할 수 있는 것이다.
이때, 상기 금속댐(141a)은 상기 금속층(142a)의 도금후 외부로부터 유해한 전자기파가 유입되는 것을 방지할 수 있도록 내부 접지단자와 전기적으로 연결되는 것이 바람직하다.
상기 금속층(142a)의 도금은 스퍼터로 시드메탈(seed metal)을 형성한 다음, 에 전해도금방식으로 도금하는 방법을 채용하는 것이 바람직하다.
f. 상기 금속층이 도금된 분할홈의 중앙을 다이싱하는 단계 ;
상기 금속층(142a)의 도금작업이 모두 종료되면, 도 6(f)에 도시한 바와같이, 상기 분할홈(G)의 바닥면 중앙을 하부웨이퍼(W1)의 상부면과 직교하는 방향으로 다이싱하여 하부 웨이퍼(W1)를 완전히 절단하게 되면, 제 1베어칩(110)이 제 1베어칩(120)의 상부면에 플립칩 본딩되는 상하적층구조를 가지며, 금속댐(141a)과 금속층(142a)에 의해서 상기 제 1,2베어칩(110)(120)과 이들사이의 전극동작면이 외부환경으로부터 보호되는 복수개의 적층형 표면탄성파 패키지(100a)를 동시에 제조할 수 있는 것이다.
이때, 상기 하부 웨이퍼(W1)를 다이싱하는 폭은 상기 분할홈(G)의 폭보다 작은 크기로 하는 것이 바람직하다.
상술한 바와같은 본 발명에 의하면, 복수의 전극이 형성된 제 1,2베어칩이 상하적층되도록 플립칩 본딩방식으로 본딩하고, 제 1,2베어칩사이의 동작면에 기밀공간을 형성하도록 제 1,2베어칩을 에워싸는 밀봉부를 구비함으로써, 종래와 같이 세라믹소재로 이루어진 배선기판을 사용하지 않고 투명한 압전 단결정 기판만으로 베이스를 구성할 수있기 때문에, 기판이 차지하는 부피 자체를 줄일 수 있고, 칩사이즈를 줄여 전체 패키지의 사이즈를 최소화 할 수 있다.
또한, 세라믹소재의 배선기판을 압전 단결정 기판으로 대체하여 부품수를 절감하고, 이로 인하여 재료비를 대폭 절감할 수 있는 것이다.
그리고, 서로 다른 주파수대역을 필터링하도록 폭, 길이및 간격이 서로 다른 DT전극을 갖는 제 1,2베어칩이 상하 적층구조로 구비되어 폭변화없이 다중밴드를 구현할 수 있기 때문에, 종래 횡방향으로 베어칩이 배치되는 패키지구조에 비하여 전체 패키지의 사이즈를 획기적으로 줄일 수 있는 것이다.
또한, 제 1,2베어칩은 열팽창 계수가 동일한 압전단결정으로 이루어지기 때문에, 플립칩본딩시 외부로부터 전달되는 열충격과 같은 온도변화에도 변형이 전혀 발생하지 않아서 금속범프의 접착이 안정적으로 이루어지고, 외부 열충격에 강한 구조를 가질 수 있으며, 이로 인하에 제품이 신뢰성을 높일 수 있는 효과가 얻어진다.
본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있음을 밝혀두고자 한다.

Claims (28)

  1. 상부면에 입, 출력 전극과 서로 다른 폭, 길이 및 간격을 갖는 IDT 전극이 형성된 압전 단결정 소자인 제 1베어칩 ;
    상부면에 입, 출력 전극과 서로 다른 폭, 길이 및 간격을 갖는 IDT 전극이 형성되며 비어홀이 형성된 압전 단결정 소자인 제 2베어칩 ;
    상기 제 1베어칩의 입, 출력 전극 및 IDT 전극과 상기 제 2베어칩의 입, 출력 전극 및 IDT 전극이 서로 대향하도록 상기 제 2베어칩의 상부면에 상기 제 1베어칩을 전기적으로 연결하는 연결부 ; 및
    상기 제 1,2베어칩사이의 동작면에 기밀공간을 형성하도록 상기 제 1,2베어칩상에 구비되는 밀봉부 ; 를 포함하는 적층형 표면탄성파 패키지.
  2. 삭제
  3. 제 1항에 있어서,
    상기 연결부는 상기 제 1베어칩의 입,출력전극에 올려지는 도전패드와 상기 제 2베어칩의 비어홀과 전기적으로 연결되는 도전패턴사이에 개재되는 금속 본딩제임을 특징으로 하는 적층형 표면탄성파 패키지.
  4. 제 1항에 있어서,
    상기 연결부는 상기 제 1베어칩의 입,출력전극에 올려지는 도전패드와 상기 제 2베어칩의 비어홀에 올려지는 또다른 도전패드사이에 개재되는 금속본딩제임을 특징으로 하는 적층형 표면탄성파 패키지.
  5. 제 4항에 있어서,
    상기 금속 본딩제는 초음파본딩되는 금(Au)재질의 스터드 범프임을 특징으로 하는 적층형 표면탄성파 패키지.
  6. 제 4항에 있어서,
    상기 금속 본딩제는 열융착본딩되는 AnSn재질 솔더범프임을 특징으로 하는 적층형 표면탄성파 패키지.
  7. 제 1항에 있어서,
    상기 밀봉부는 상기 제 1베어칩의 상부면으로부터 상기 제 2베어칩의 측면과 상면을 감싸도록 라미네이팅되는 수지필름과, 상기 제 2베어칩의 상면과 상기 수지필름의 측면과 상면을 감싸도록 코팅되는 금속층으로 구성됨을 특징으로 하는 적층형 표면탄성파 패키지.
  8. 제 1항에 있어서,
    상기 밀봉부는 상기 제 1베어칩의 하면과 상기 제 2베어칩의 상면사이에 개 재되는 연속형 금속댐과, 상기 금속댐으로부터 상기 제 1베어칩의 측면과 상면을 감싸도록 연장되는 금속층으로 구성됨을 특징으로 하는 적층형 표면탄성파 패키지.
  9. 제 1항에 있어서,
    상기 밀봉부는 외부의 유해한 전자기파가 내부유입되는 것을 차단하도록 접지단자와 전기적으로 연결됨을 을 특징으로 하는 적층형 표면탄성파 패키지.
  10. a) 상부면에 입,출력 전극, IDT 전극이 형성되고, 비어홀이 복수개 관통형성된 하부웨이퍼를 제공하는 단계 ;
    b) 상기 하부웨이퍼상에 또다른 입,출력 전극, IDT 전극이 형성된 제 1베어칩을 금속 본딩제를 매개로 하여 본딩하는 단계 ;
    c) 상기 제 1베어칩의 측면과 상면을 덮도록 상기 하부 웨이퍼상에 수지필름을 라미네이팅하는 단계 ;
    d) 상기 제 1베어칩간의 경계선을 따라 수지필름을 일정깊이 제거하여 분할홈을 형성하는 단계 ;
    e) 상기 수지필름과 분할홈에 금속층을 일정두께로 도금하는 단계 ;및
    f) 상기 금속층이 도금된 분할홈의 중앙부를 절단하는 단계 ; 를 포함하는 적층형 표면탄성파 패키지 제조방법.
  11. 제 10항에 있어서,
    상기 a) 단계는 상기 비어홀의 상,하부단에 상기 입,출력 전극과 전기적으로 연결되는 도전패턴과, 메인기판과 전기적으로 연결되는 또다른 도전패턴을 각각 패턴인쇄함을 특징으로 하는 적층형 표면탄성파 패키지 제조방법.
  12. 제 10항에 있어서,
    상기 b)단계는 상기 제 1베어칩의 입,출력전극과 IDT전극과 상기 하부웨이퍼의 입,출력전극과 IDT전극이 서로 대향하도록 금속본딩제를 매개로 하여 상기 하부웨이퍼상에 상기 제 1베어칩을 플립칩 본딩함을 특징으로 하는 적층형 표면탄성파 패키지 제조방법.
  13. 제 12항에 있어서,
    상기 하부웨이퍼상에 상기 제 1베어칩을 플립칩 본딩하는 단계는 상기 제 1베어칩의 입,출력전극에 올려지는 도전패드와 상기 하부 웨이퍼의 입,출력전극의 도전패턴사이에 개재되는 스터드 범프를 초음파 본딩함을 특징으로 하는 적층형 표면탄성파 패키지 제조방법.
  14. 제 12항에 있어서,
    상기 하부웨이퍼상에 상기 제 1베어칩을 플립칩 본딩하는 단계는 상기 제 1베어칩의 입,출력전극에 올려지는 도전패드와 상기 하부 웨이퍼의 입,출력전극의 도전패턴사이에 개재되는 AuSn등을 재질로 하는 솔더범프를 열융착 본딩함을 특징 으로 하는 적층형 표면탄성파 패키지 제조방법.
  15. 제 10항에 있어서,
    상기 c)단계는 열경화성소재로 이루어진 수지필름을 열압착법으로 라미네이팅함을 특징으로 하는 적층형 표면탄성파 패키지 제조방법.
  16. 제 15항에 있어서,
    상기 열경화성 수지필름은 폴리이미드계 또는 에폭시계 필름을 선택적으로 사용함을 특징으로 하는 적층형 표면탄성파 패키지 제조방법.
  17. 제 10항에 있어서,
    상기 d)단계는 상기 하부 웨이퍼의 상부면이 외부로 노출되는 정도의 일정깊이로 상기 분할홈을 형성함을 특징으로 하는 적층형 표면탄성파 패키지 제조방법.
  18. 제 10항에 있어서,
    상기 e)단계는 상기 금속층이 외부로부터 유해한 전자기파가 유입되는 것을 방지할 수 있도록 내부 접지단자와 전기적으로 연결됨을 특징으로 하는 적층형 표면탄성파 패키지 제조방법.
  19. 제 10항에 있어서,
    상기 e)단계는 상기 금속층이 전해도금방식으로 도금됨을 특징으로 하는 적층형 표면탄성파 패키지 제조방법.
  20. a) 상부면에 입,출력 전극, IDT 전극이 형성되고, 비어홀이 관통형성된 하부압전 웨이퍼 및 상부면에 입,출력 전극, IDT 전극이 형성된 상부 압전 웨이퍼를 제공하는 단계 ;
    b) 상기 하부 압전 웨이퍼의 입,출력 전극및 IDT전극을 에워싸는 금속댐을 형성하는 단계 ;
    c) 상기 상부 압전 웨이퍼의 입,출력전극 및 IDT전극과 상기 하부 압전 웨이퍼의 입,출력전극 및 IDT전극이 서로 대향하도록 금속본딩제를 매개로 하여 상기 하부 압전 웨이퍼상에 상기 상부 압전 웨이퍼를 플립칩 본딩하는 단계 ;
    d) 상기 상부 압전 웨이퍼의 상부면에 일정간격을 두고 일정깊이의 분할홈을 형성하는 단계 ;
    e) 상기 금속댐의 상부면으로부터 상기 상부 압전 웨이퍼를 덮도록 금속층을 일정두께로 도금하는 단계 ; 및
    f) 상기 금속층이 도금된 분할홈의 중앙을 다이싱하는 단계 ; 를 포함하는 적층형 표면탄성파 패키지 제조방법.
  21. 제 20항에 있어서,
    상기 a) 단계는 상기 비어홀의 상,하부단에는 상기 입,출력전극과 전기적으로 연결되는 도전패드와 메인기판과 전기적으로 연결되는 또다른 도전패턴을 각각 패턴인쇄함을 특징으로 하는 적층형 표면탄성파 패키지 제조방법.
  22. 제 20항에 있어서,
    상기 b) 단계는 상기 하부 압전 웨이퍼에 금속댐을 형성함과 동시에 금속 본딩제를 형성함을 특징으로 하는 적층형 표면탄성파 패키지 제조방법.
  23. 제 20항에 있어서,
    상기 b) 단계는 상기 금속층의 도금후 외부로부터 유해한 전자기파가 유입되는 것을 방지할 수 있도록 내부 접지단자와 상기 금속댐을 전기적으로 연결함을 특징으로 하는 적층형 표면탄성파 패키지 제조방법.
  24. 삭제
  25. 제 20항에 있어서,
    상기 하부 압전 웨이퍼상에 상기 상부 압전 웨이퍼를 플립칩 본딩하는 단계는 상기 상부 압전 웨이퍼의 입,출력전극에 올려지는 도전패드와 상기 하부 압전 웨이퍼의 입,출력전극에 올려지는 도전패드사이에 개재되는 스터드 범프를 초음파 본딩함을 특징으로 하는 적층형 표면탄성파 패키지 제조방법.
  26. 제 20항에 있어서,
    상기 하부 압전 웨이퍼상에 상기 상부 압전 웨이퍼를 플립칩 본딩하는 단계는 상기 상부 압전 웨이퍼의 입,출력전극에 올려지는 도전패드와 상기 하부 압전 웨이퍼의 입,출력전극에 올려지는 도전패드사이에 개재되는 AuSn등을 재질로 하는 솔더범프를 열융착 본딩함을 특징으로 하는 적층형 표면탄성파 패키지 제조방법.
  27. 제 20항에 있어서,
    상기 d)단계는 상기 하부 압전 웨이퍼의 상부면이 외부로 노출되는 정도의 깊이로 분할홈을 형성함을 특징으로 하는 적층형 표면탄성파 패키지 제조방법.
  28. 제 20항에 있어서,
    상기 e)단계는 상기 금속층이 전해도금방식으로 도금됨을 특징으로 하는 적층형 표면탄성파 패키지 제조방법.
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