KR100691146B1

KR100691146B1 - 적층형 캐패시터 및 적층형 캐패시터가 내장된 인쇄회로기판

Info

Publication number: KR100691146B1
Application number: KR1020040112412A
Authority: KR
Inventors: 윤희수; 심창훈; 최돈철; 이동환
Original assignee: 삼성전기주식회사
Priority date: 2004-12-24
Filing date: 2004-12-24
Publication date: 2007-03-09
Anticipated expiration: 2024-12-24
Also published as: CN100550234C; CN1794389A; JP2006186353A; US7230815B2; US20060139849A1; KR20060073274A

Abstract

본 발명은 적층형 캐패시터 및 이를 내장한 인쇄회로기판에 관한 것으로서, 복수개의 유전체층이 적층되어 형성되며, 상기 복수개의 유전체층의 적층방향을 따라 형성된, 대향하는 제1 및 제2면을 상면과 하면으로 제공하는 캐패시터 본체와, 적어도 상기 캐패시터 본체의 상하면으로부터 이격되도록 상기 복수개의 유전체층 상에 각각 형성되며, 일 유전체층을 사이에 두고 대향하도록 복수개의 유전체층 상에 교대로 배치된 적어도 한 쌍의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면에 각각 형성된 제1 및 제2 외부전극과, 상기 제1 외부전극에 연결되도록 상기 제1 내부전극으로부터 연장된 복수개의 제1 리드와, 상기 제2 외부전극에 연결되도록 상기 제2 내부전극으로부터 연장된 복수개의 제2 리드를 포함하는 적층형 캐패시터를 제공한다. 또한, 본 발명은 이러한 적층형 캐패시터가 내장된 인쇄회로기판을 제공한다.

적층형 캐패시터(multi-layered chip capacitor), 박형 캐패시터(thin type capacitor), 등가직렬인덕턴스(ESL), 등가직렬저항(ESR)

Description

적층형 캐패시터 및 적층형 캐패시터가 내장된 인쇄회로기판{MULTI-LAYERED CHIP CAPACITOR AND PRINTED CIRCUIT BOARD EMBEDDING THE SAME}

도1a 및 도1b는 각각 종래의 적층형 캐패시터를 나타내는 개략 사시도 및 측단면도이다.

도1c는 도1a에 도시된 적층형 캐패시터의 등가회로도이다.

도2a 및 도2b는 각각 종래의 적층형 캐패시터가 내장된 인쇄회로기판을 나타내는 측단면도 및 상부평면도이다.

도3a 및 도3b는 각각 본 발명의 일실시형태에 따른 적층형 캐패시터를 나타내는 개략 사시도 및 측단면도이다.

도4a 및 도4b는 각각 도3a에 도시된 적층형 캐패시터가 내장된 인쇄회로기판을 나타내는 측단면도 및 상부평면도이다.

도5는 본 발명의 다른 실시형태에 따른 적층형 캐패시터를 나타내는 측단면도이다.

도6a 및 도6b는 각각 종래의 적층형 캐패시터와 본 발명에 따른 적층형 캐패시터의 병렬공진주파수를 측정한 결과를 나타내는 그래프이다.

<도면의 주요부분에 대한 부호설명>

30,50; 적층형 캐패시터 31,51: 캐패시터본체

32,52: 제1 내부전극 32a,32b: 제1 리드

33,53: 제2 내부전극 33a,33b: 제2 리드

34,54: 제1 외부전극 35,55: 제2 외부전극

40: 캐패시터 내장형 인쇄회로기판

본 발명은 적층형 캐패시터에 관한 것으로서, 보다 상세하게는 인쇄회로기판에 내장하기에 적합하면서도 우수한 특성을 갖는 박형 적층형 캐피시터와 이러한 캐패시터가 내장된 인쇄회로기판에 관한 것이다.

일반적으로, 적층형 캐패시터(MLCC)는 복수개의 유전체층 사이에 내부전극이 삽입된 구조를 갖는다. 이러한 MLCC는 소형화가 가능하면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자장치의 부품으로서 널리 사용된다.

최근에는, 적층형 캐패시터는 전체 패키지 크기의 소형화와 성능을 개선하기 위해, 메모리카드, PC 메인보드 및 각종 RF모듈에서 인쇄회로기판 등에 내장된 형태로 사용되고 있다. 도1a 및 도1b에 도시된 종래의 적층형 캐패시터를 참조하여 보다 상세히 설명한다.

도1a 및 도1b는 통상의 박형 캐패시터의 개략 사시도 및 측단면도이다.

도1a 및 도1b를 참조하면, 종래의 적층형 캐패시터(10)는 복수개의 유전체층이 적층되어 형성된 캐패시터 본체(11)를 포함한다. 상기 각 유전체층 상에는 제1 및 제2 내부전극(12,13)이 형성되며, 상기 제1 및 제2 내부전극(12,13)은 각 유전체층을 사이에 두고 대향하도록 배열되며, 상기 캐패시터 본체(11)의 양측단면에 형성된 제1 및 제2 외부전극(14,15)에 각각 접속된다.

일반적으로, 상기 제1 및 제2 외부전극(14,15)은 상기 캐패시터본체(11)의 양측면을 금속페이스트에 딥핑하는 방식으로 제조되므로, 인접한 다른 면의 일부영역까지 연장되어 형성될 수 있다. 이러한 외부전극 중 캐패시터 본체(11)의 상하면에 연장된 영역은 인쇄회로기판에 내장될 경우에, 도전성 비아홀 또는 도전라인에 연결될 수 있는 영역으로서 제공된다.

도2a를 참조하면, 도1a에 도시된 적층형 캐패시터(10)가 내장된 인쇄회로기판(20)이 도시되어 있다. 인쇄회로기판(20)은 3개의 층(21a,21b,21c)으로 구성되며, 각 층에는 소정의 도전라인(22a,22b,22c)이 형성된다. 상기 인쇄회로기판(20)의 가운데 층(21b)에는 캐비티(C)가 형성되며, 상기 적층형 캐패시터(10)는 상기 캐비티(C)에 실장된다. 이 때에, 칩부품(미도시)이 실장될 도전라인(22a)은 다른 층(21b)의 도전라인(22b)과 도전성 비아홀(23a,23b)을 통해 캐패시터(10)의 상면에 위치한 제1 외부전극(14)영역에 접속되고, 접지용 도전라인(22c)는 솔더링에 의해 캐패시터(10)의 하면에 위치한 제2 외부전극(15)영역과 접속될 수 있다.

상기한 적층형 캐패시터(10)는 도1c의 등가회로도와 같이 실제 구현하고자 하는 캐패시턴스성분(Cs)외에도, 유전체층의 저항손실과 전극층의 저항손실에 따른 등가직렬저항성분(Rs)와 절연저항성분(Rp) 및, 기생캐패시턴스성분(Cp)과 등가직렬인덕턴스성분(Ls)을 갖는다.

이러한 적층형 캐패시터(10)는 인쇄회로기판(20)에 내장이 용이하도록 그 두께(T)를 보다 얇게 제조하기 위해서 고유전율이 얇은 유전체층을 사용하여야 하므로, 도1b의 A로 표시된 부분과 같이, 본체(11) 상하면의 외부전극(14,15)영역과 내부전극(12,13)은 보다 가까워져 기생캐패시턴스(Cp)가 증가한다. 또한, 이러한 기생캐패시턴스(Cp)는 등가직렬인덕턴스(Ls)와 함께 고주파에서 원하지 않는 병렬공진주파수(PRF)를 발생시키는 문제가 있다.

한편, 상기한 적층형 캐패시터(10)는 인쇄회로기판(20)에 내장할 때에 상하면에 연장된 외부전극면적이 작아 공정상에 어려움이 있다. 예를 들어, 도2b와 같이 도전성 비아홀(23b)과 제1 외부전극(14)을 접속시키는 경우에, 제1 외부전극(14)의 상면영역의 폭(d₂)이 작으므로, 비아홀의 직경(d₁)에 따른 공정허용범위가 작다는 어려움이 있다. 이를 해결하기 위해서, 제1 및 제2 외부전극(14,15)의 상면 또는 하면영역을 충분히 증가시킬 수 있으나, 이 경우에는 상술한 기생캐패시터 성분(Cp)이 증가할 뿐만 아니라, 심한 경우에는 양측의 외부전극(14,15)이 단락될 수 있다는 문제가 있다.

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로서, 그 목적은 고주파조건에서 작동할 때에 소자의 신뢰성을 향상시키기 위해서 낮은 기생캐패시턴스와 등가직렬인덕턴스를 가지며, 인쇄회로기판에 내장할 때에 외부전극과 접속공정이 용이한 구조를 갖는 새로운 적층형 캐패시터를 제공하는데 있다.

본 발명의 다른 목적은 상기한 새로운 적층형 캐패시터가 내장된 인쇄회로기판을 제공하는데 있다.

상기한 기술적 과제를 달성하기 위해서, 본 발명은,

복수개의 유전체층이 적층되어 형성되며, 적층방향에 따라 형성된, 대향하는 제1 및 제2면을 상면과 하면으로 제공하는 캐패시터 본체와, 적어도 상기 캐패시터 본체의 상하면으로부터 이격되도록 상기 복수개의 유전체층 상에 각각 형성되며, 일 유전체층을 사이에 두고 대향하도록 복수개의 유전체층 상에 교대로 배치된 적어도 한 쌍의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면에 각각 형성된 제1 및 제2 외부전극과, 상기 제1 외부전극에 연결되도록 상기 제1 내부전극으로부터 연장된 복수개의 제1 리드와, 상기 제2 외부전극에 연결되도록 상기 제2 내부전극으로부터 연장된 복수개의 제2 리드를 포함한 적층형 캐패시터를 제공한다.

인쇄회로기판의 도전라인에 접속시키기 위한 충분한 면적을 확보하기 위해서, 상기 제1 및 제2 외부전극 중 적어도 하나는 각각 상기 캐패시터 본체의 상하면의 거의 전면에 형성될 수 있다. 이와 달리, 캐패시터 측면에 있는 원하지 않는 도전라인 또는 비아홀과 접속을 방지하기 위해서, 상기 제1 및 제2 외부전극 중 적어도 하나는 그 전극이 형성된 면의 적어도 한 변으로부터 이격되도록 형성될 수 있다.

바람직하게는, 상기 제1 및 제2 리드는 동일한 수로 대향하는 위치에 배열되며, 이 경우에, 상기 제1 및 제2 리드는 각각 2개이며, 상기 제1 및 제2 리드는 해당 내부전극의 일변의 양단에 각각 인접하여 배치될 수 있다. 또한, 상기 2개의 제1 및 제2 리드 사이에는 각각 추가적인 적어도 하나의 리드를 형성할 수 있다.

또한, 본 발명은 상기한 적층형 캐패시터가 내장된 인쇄회로기판을 제공한다. 본 발명에 따른 적층형 캐패시터 내장형 인쇄회로기판은 각 층 상에 복수의 도전라인이 형성된 다층 인쇄회로기판과, 복수개의 유전체층이 적층되어 형성되며, 적층방향에 따라 형성된, 대향하는 제1 및 제2면을 상면과 하면으로 제공하는 캐패시터본체와 상기 캐패시터 본체의 상면 및 하면에 각각 형성된 제1 및 제2 외부전극을 가지며, 상기 다층 인쇄회로기판의 내부에 실장되어 상기 제1 및 제2 외부전극이 특정 도전라인과 전기적으로 연결된 적층형 캐패시터를 포함한다. 여기서, 상기 적층형 캐패시터는, 적어도 상기 캐패시터 본체의 상하면으로부터 이격되도록 상기 복수개의 유전체층 상에 각각 형성되며, 일 유전체층을 사이에 두고 대향하도 록 복수개의 유전체층 상에 교대로 배치된 적어도 한 쌍의 제1 및 제2 내부전극과, 상기 제1 외부전극에 연결되도록 상기 제1 내부전극으로부터 연장된 복수개의 제1 리드; 및, 상기 제2 외부전극에 연결되도록 상기 제2 내부전극으로부터 연장된 복수개의 제2 리드를 포함하는 것을 특징으로 한다.

상기 제1 및 제2 외부전극 중 적어도 하나와 상기 특정 도전라인과의 전기적 연결은 상기 인쇄회로기판에 형성된 도전성 비아홀을 이용하거나 해당 도전라인에 직접 솔더링하는 방식으로 구현될 수 있다.

이하, 첨부된 도면을 참조하여, 본 발명을 보다 상세히 설명하기로 한다.

도3a를 참조하면, 본 실시형태에 따른 적층형 캐패시터(30)는 복수개의 유전체층이 적층되어 형성된 캐패시터 본체(31)를 포함한다. 상기 캐패시터본체(31)는 유전체층의 적층방향에 따라 형성된 대향하는 두 면을 상하면으로서 제공한다. 이러한 캐패시터 본체(31)는 인쇄회로기판의 내장용으로 사용하기 위해서 그 상하면의 길이 및 폭보다 얇은 두께를 갖는 것이 바람직하다. 상기 캐패시터본체(31)의 상하면에는 각각 제1 및 제2 외부전극(34,35)이 형성된다.

상기 캐패시터본체(31)를 구성하는 각 유전체층 상에는 제1 및 제2 내부전극 (32,33)이 형성된다. 상기 제1 및 제2 내부전극(32,33)은 각 유전체층을 사이에 두고 대향하도록 배열되며, 상기 캐패시터 본체(31)의 양측단면에 형성된 제1 및 제2 외부전극(34,35)에 각각 접속된다.

본 구조에 따르면, 각 외부전극(34,35)과 각 내부전극(32,33)은 서로 수직으로만 배열되므로, 기생캐패시턴스성분을 크게 감소시킬 수 있으며, 그 결과, 병렬공진주파수가 가용주파수이상으로 이동되어, 그로 인한 영향을 방지할 수 있다. 또한, 본 구조에서는 박형구조를 제조하는데 있어서 내부전극면적이 작아지는 대신에, 내부전극의 층수를 충분히 증가시킬 수 있으므로, 저항과 인덕턴스성분을 병렬로 증가시킬 수 있으며, 그 결과 하나의 내부전극에 의한 저항과 인덕턴스 증가효과를 충분히 상쇄시킬 수 있으며, 이를 통해, ESR과 ESL의 저감효과를 기대할 수 있다.

상기 제1 및 제2 내부전극(32,33)은 각각 2개의 제1 및 제2 리드(32a,32b,33a,33b)를 가지며, 상기 제1 및 제2 리드(32a,32b,33a,33b)는 상기 제1 및 제2 내부전극(32,33)으로부터 연장되어 상기 제1 및 제2 외부전극(34,35)에 각각 접속된다.

보다 구체적으로, 도3b와 같이, 상기 제1 내부전극(32)은 2개의 제1 리드(32a,32b)를 통해 제1 외부전극(34)에만 연결되며, 상기 제2 내부전극(33)은 2개의 제2 리드(33a,33b)를 통해 제2 외부전극(35)에만 연결된다. 따라서, 상기 캐패시터본체(31)의 상면 및 하면에 하나의 극성과 관련된 외부전극(34,35)만을 제공되므로, 그 면에 충분한 전극면적을 갖도록 형성할 수 있으며, 본 실시형태와 같이, 상기 캐패시터본체(31)의 상면과 하면의 거의 전체면적에 걸쳐 제1 및 제2 외부전극(34,35)을 각각 형성할 수 있다. 또한, 각각 동일한 극성의 외부전극(34,35)과 내부전극(32,33)을 연결하는 리드(32a,32b 및 33a,33b)를 복수개(본 실시형태에서는 각각 2개)로 채용하여 접촉경로를 증가시킴으로써, 등가직렬저항성분(ESR)과 등가직렬인덕턴스성분(ESL)을 추가적으로 감소시킬 수 있다.

특히, 도3a에 도시된 적층형 캐패시터를 인쇄회로기판에 내장하는 경우에는,제1 및 제2 외부전극(34,35)이 캐패시터본체(31) 상하면의 거의 전체면적에 제공되므로, 보다 넓은 접속면적을 확보할 수 있다.

도4a 및 도4b는 각각 도3a에 도시된 적층형 캐패시터(30)가 내장된 인쇄회로기판(40)을 나타내는 측단면도 및 상부평면도이다.

도4a를 참조하면, 도3a에 도시된 적층형 캐패시터(30)가 내장된 인쇄회로기판(40)이 도시되어 있다. 인쇄회로기판(40)은 3개의 층(41a,41b,41c)으로 구성될 수 있으며, 각 층에는 소정의 도전라인(42a,42b,42c)이 형성된다.

상기 인쇄회로기판(40)의 가운데 층(41b)에는 캐비티가 형성되며, 상기 적층형 캐패시터(30)는 상기 캐비티에 실장된다. 여기서, 일 도전라인(42a)은 다른 층(41b)의 도전라인(42b)과 도전성 비아홀(43a,43b)을 통해 제1 외부전극(34)에 접속되고, 접지용 도전라인(42c)는 솔더링에 의해 제2 외부전극(35)영역에 접속된다.

이러한 접속구조에서는, 도4b에 도시된 바와 같이, 상기 적층형 캐패시터(30)가 거의 전체 면에 걸쳐 형성된 큰 면적의 외부전극(34)을 가지므로, 비아홀(43b) 또는 솔더링에 의해 접속공정을 보다 용이하게 구현할 수 있다. 즉, 동일한 직경(d₁)을 갖는 비아홀을 이용하여 외부전극(34)과 도전라인(42a 또는 42b)을 접속할 경우에, 도2b에 도시된 종래의 박형 캐패시터에 비해, 본 실시형태의 외부전극(34)은 보다 큰 폭(W)을 가지므로, 훨씬 큰 공정허용범위를 보장할 수 있다. 또한, 캐패시터본체(31)의 상하면에 각각 동일한 극성이 외부전극(34,35)만이 형성되므로, 서로 단락될 위험을 원천적으로 제거할 수도 있다.

본 실시형태에서는 상기 제1 외부전극은 비아홀로 연결되고, 제2 외부전극은 솔더링에 의해 직접 도전라인과 연결된 형태를 도시하였으나, 이에 한정되지 않으며, 인쇄회로기판의 도전라인과 비아홀도 실제 적용되는 제품에 요구되는 회로구조에 따라 다양한 형태로 구현될 수 있다.

도5는 본 발명의 다른 실시형태에 따른 적층형 캐패시터(50)를 나타내는 측단면도이다. 본 도면은 측단면이므로, 하나의 제1 및 제2 내부전극(52,53)만이 도시되었으나, 도3a와 같이, 상기 캐패시터본체(51)를 구성하는 각 유전체층 상에 복수쌍의 제1 및 제2 내부전극(52,53)이 교대로 형성된 것으로 이해할 수 있을 것이다.

도5와 같이, 본 실시형태에 따른 적층형 캐패시터(50)는 복수개의 유전체층 이 적층되어 형성된 캐패시터 본체(51)를 포함하며, 상기 캐패시터본체(51)에서 적층방향을 따라 형성된 상하면에는 각각 제1 및 제2 외부전극(54,55)이 형성된다.

또한, 상기 각각의 유전체층 상에 형성된 제1 및 제2 내부전극(52,53)은 각각 3개의 제1 및 제2 리드(52a,52b,52c 및 53a,53b,53c)를 가지며, 상기 제1 내부전극(52)은 3개의 제1 리드(52a,52b,52c)를 통해 제1 외부전극(54)에만 연결되며, 상기 제2 내부전극(53)은 3개의 제2 리드(53a,53b,53c)를 통해 제2 외부전극(55)에만 연결된다. 따라서, 도3a에 도시된 형태보다 외부전극(54,55)과 내부전극(52,53)의 접속경로를 추가적으로 증가시켜 ESR과 ESL의 저감효과를 높힐 수 있다.

본 실시형태에서는, 상기 캐패시터본체(51)의 상하면에 각각 형성된 제1 및 제2 외부전극(54,55)은 각 면의 대부분 면적에 걸쳐 형성되지만, 캐패시터(50) 측면에 제공될 수 있는 인쇄회로기판(미도시)의 다른 도전라인 또는 비아홀과의 원하지 않는 접속을 방지하기 위해서, 각 변으로부터 소정의 간격(g)으로 이격되도록 형성된다.

(실시예)

본 실시예는 본 발명에 따른 적층형 캐패시터에서 기대되는 ESR 및 ESL저감효과와 병렬공진주파수의 개선효과를 확인하기 위해서 실시되었다.

우선, 종래예로서 도1a에 도시된 구조를 갖는 적층형 캐패시터를 제조하였 다. 보다 구체적으로, 3.32㎋의 용량값을 갖도록 제1 및 제2 내부전극을 각각 4쌍으로 설계하여, 1.6 ×0.8 ×0.2(㎜)의 크기의 적층형 캐패시터를 제조하였다. 여기서, 제1 및 제2 외부전극은 딥핑공정을 통해 이용하여 형성하였으며, 그 결과, 각 외부전극은 대향하는 측면 외에도 인접한 다른 면에 약 0.3㎜씩 연장된 형태로 형성되었다.

또한, 본 발명에서 제시한 구조에 따라, 도3a에 도시된 구조의 적층형 캐패시터(발명예1)과 도5에 도시된 구조의 적층형 캐패시터(발명예)를 종래예의 적층형 캐패시터와 동일한 크기로 제조하였다. 발명예에서는 종래예와 구조적 차이로 인해 보다 작은 면적의 제1 및 제2 내부전극을 8개쌍 사용하여 동일한 크기로 제조하였으며, 각각의 용량값은 3.34㎋, 3.37㎋을 갖도록 설계하였다.

이와 같이, 종래예와 발명예1 및 2을 동일한 크기와 유사한 정전용량값(다소 차이가 있으나 결과에 거의 영향을 미치지 않음)로 제조한 후에, ESR과 ESL값을 측정하였다. 아래의 표1은 그 결과를 나타낸다.

형태	ESR(Ω)	ESL(pH)
종래예	0.0172	47.8
발명예1(각각 2개 리드)	0.0067	23.1
발명예2(각각 3개 리드)	0.0046	19.4

표1과 같이, 발명예1 및 2는 종래예에 비해, ESR측면에서는 각각 38%, 26% 수준으로 낮게 나타났으며, ESL측면에서도 각각 48%, 40% 수준으로 낮게 나타났다. 본 측정결과, 본 발명에 따른 적층형 캐패시터구조에서 보다 우수한 고주파특성을 갖는 것을 확인할 수 있었다. 이와 같이, 발명예1 및 2에서는 동일한 크기의 박형구조에서 내부전극의 층수를 충분히 증가시켜 내부전극 하나에 대한 저항과 인덕턴스 증가효과를 저감시킴으로써 ESR 및 ESL를 낮출 수 있다. 또한, 이러한 효과가 발명예1에 비해 발명예2에서 크게 나타나는 것은 리드의 수를 증가시켜 접속경로를 늘림으로써 얻을 수 있는 효과로서 이해할 수 있다.

또한, 기생캐패시턴스성분의 감소로 인한 병렬공진주파수특성의 개선을 관찰하기 위해서, 종래예와 발명예1에 대해서 주파수변화에 따른 감쇄량을 측정하였다. 그 결과를 도6a(종래예) 및 도6b(발명예1)에 도시하였다.

도6a와 도6b를 참조하면, 직렬공진주파수(SRF)는 거의 변화가 없으나, 병렬공진주파수(PRF)는 도6a에서는 3.5㎓에서 발생하는데 반해, 도6b에서는 9㎓이상으로 통상적인 가용주파수범위를 초과하여 고주파시에 병렬공진주파수로 인한 영향을 방지할 수 있다.

상술한 실시형태 및 첨부된 도면은 바람직한 실시형태의 예시에 불과하며, 본 발명은 첨부된 청구범위에 의해 한정하고자 한다. 또한, 본 발명은 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.

상술한 바와 같이, 본 발명에 따른 적층형 캐패시터는, 외부전극과 내부전극을 완전히 직교하도록 형성함으로써 기생캐패시턴스성분을 감소시켜 병렬공진주파수의 영향을 방지할 수 있으며, 적층방향에 따라 형성된 제1 및 제2면을 상하면으로 제공하는 캐패시터구조를 가지므로, 동일한 크기를 갖는 박형 캐패시터에서 내부전극의 층수를 증가시킬 수 있으며, 이로 인해 ESR 및 ESL성분을 저감시킬 수 있다. 또한, 본 발명에 따른 적층형 캐패시터 내장형 인쇄회로기판은 보다 용이한 공정으로 제조될 수 있다.

Claims

복수개의 유전체층이 적층되어 형성되며, 상기 복수개의 유전체층의 적층방향을 따라 형성된, 대향하는 제1 및 제2면을 상면과 하면으로 제공하는 캐패시터 본체;

적어도 상기 캐패시터 본체의 상하면으로부터 이격되도록 상기 복수개의 유전체층 상에 각각 형성되며, 일 유전체층을 사이에 두고 대향하도록 복수개의 유전체층 상에 교대로 배치된 적어도 한 쌍의 제1 및 제2 내부전극;

상기 캐패시터 본체의 상면 및 하면에 각각 형성된 제1 및 제2 외부전극;

상기 제1 외부전극에 연결되도록 상기 제1 내부전극으로부터 연장된 복수개의 제1 리드; 및,

상기 제2 외부전극에 연결되도록 상기 제2 내부전극으로부터 연장된 복수개의 제2 리드를 포함하며,

상기 캐패시터본체는 그 두께가 그 상하면의 길이 및 폭보다 얇은 것을 특징으로 하는 적층형 캐패시터.
삭제
제1항에 있어서

상기 제1 및 제2 외부전극 중 적어도 하나는 각각 상기 캐패시터 본체의 상 하면의 거의 전면에 형성된 것을 특징으로 하는 적층형 캐패시터.
제1항에 있어서,

상기 제1 및 제2 외부전극 중 적어도 하나는 그 전극이 형성된 면의 적어도 한 변으로부터 이격되도록 형성된 것을 특징으로 하는 적층형 캐패시터.
제1항에 있어서,

상기 제1 및 제2 리드는 동일한 수로 대향하는 위치에 배열되는 것을 특징으로 하는 적층형 캐패시터.
제5항에 있어서,

상기 제1 및 제2 리드는 각각 2개이며, 상기 제1 및 제2 리드는 해당 내부전극의 일변의 양단에 각각 인접하여 배치된 것을 특징으로 하는 적층형 캐패시터.
제6항에 있어서,

상기 2개의 제1 및 제2 리드 사이에는 각각 추가적인 적어도 하나의 리드가 배치된 것을 특징으로 하는 적층형 캐패시터.
각 층 상에 복수의 도전라인이 형성된 다층 인쇄회로기판; 및,

복수개의 유전체층이 적층되어 형성되며, 적층방향에 따라 형성된, 대향하는 제1 및 제2면을 상면과 하면으로 제공하는 캐패시터본체와 상기 캐패시터 본체의 상면 및 하면에 각각 형성된 제1 및 제2 외부전극을 가지며, 상기 다층 인쇄회로기판의 내부에 실장되어 상기 제1 및 제2 외부전극이 특정 도전라인과 전기적으로 연결된 적층형 캐패시터를 포함하며,

상기 적층형 캐패시터는, 적어도 상기 캐패시터 본체의 상하면으로부터 이격되도록 상기 복수개의 유전체층 상에 각각 형성되며, 일 유전체층을 사이에 두고 대향하도록 복수개의 유전체층 상에 교대로 배치된 적어도 한 쌍의 제1 및 제2 내부전극과, 상기 제1 외부전극에 연결되도록 상기 제1 내부전극으로부터 연장된 복수개의 제1 리드; 및, 상기 제2 외부전극에 연결되도록 상기 제2 내부전극으로부터 연장된 복수개의 제2 리드를 포함하며, 상기 캐패시터본체는 그 두께가 그 상하면의 길이 및 폭보다 얇은 것을 특징으로 하는 적층형 캐패시터 내장형 인쇄회로기판.
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제8항에 있어서,

상기 제1 및 제2 외부전극 중 적어도 하나와 상기 특정 도전라인은 상기 인쇄회로기판에 형성된 도전성 비아홀에 의해 전기적으로 연결된 것을 특징으로 하는 적층형 캐패시터 내장형 인쇄회로기판.
제8항에 있어서,

상기 제1 및 제2 외부전극 중 적어도 하나와 상기 특정 도전라인은 솔더링에 의해 전기적으로 연결된 것을 특징으로 하는 적층형 캐패시터 내장형 인쇄회로기판.
제8항에 있어서,

상기 제1 및 제2 외부전극 중 적어도 하나는 각각 상기 캐패시터 본체의 상하면의 거의 전면에 형성된 것을 특징으로 하는 적층형 캐패시터 내장형 인쇄회로기판.
제8항에 있어서,

상기 제1 및 제2 외부전극 중 적어도 하나는 그 전극이 형성된 면의 적어도 한 변으로부터 이격되도록 형성된 것을 특징으로 하는 적층형 캐패시터 내장형 인쇄회로기판.
제8항에 있어서,

상기 제1 및 제2 리드는 동일한 수로 대향하는 위치에 배열되는 것을 특징으로 하는 적층형 캐패시터 내장형 인쇄회로기판.
제14항에 있어서,

상기 제1 및 제2 리드는 각각 2개이며, 상기 제1 및 제2 리드는 해당 내부전극의 일변의 양단에 각각 인접하여 배치된 것을 특징으로 하는 적층형 캐패시터 내장형 인쇄회로기판.
제15항에 있어서,

상기 2개의 제1 및 제2 리드 사이에는 각각 추가적인 적어도 하나의 리드가 배치된 것을 특징으로 하는 적층형 캐패시터 내장형 인쇄회로기판.