KR100678554B1

KR100678554B1 - 표시 장치

Info

Publication number: KR100678554B1
Application number: KR1020040087305A
Authority: KR
Inventors: 나까무라다까시; 하야시히로다까
Original assignee: 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드
Priority date: 2003-10-31
Filing date: 2004-10-29
Publication date: 2007-02-07
Anticipated expiration: 2024-10-29
Also published as: TWI263952B; US7483005B2; CN1612200A; CN100399404C; TW200525467A; US20050093851A1; JP2005134809A; KR20050041968A; JP4521176B2

Abstract

표시 장치는, 신호선 및 주사선이 배치되어 화상 취득 기능을 갖는 화소 어레이부와, 신호선을 구동하는 신호선 구동 회로와, 주사선을 구동하는 게이트선 구동 회로와, 화상 취득 결과를 시리얼 출력하는 시리얼 신호 출력 회로를 구비하고 있다. 화소 어레이부는, 종횡으로 배치된 복수의 화소 회로를 가지며, 각 화소 회로는 표시용 화소 TFT와 화상 취득용 화상 취득 센서를 갖는다. 게이트선 구동 회로 내에 1개만 시프트 레지스터를 설치하고, 이 시프트 레지스터의 출력인 시프트 펄스로부터 화소 회로를 제어하기 위한 3 종류의 제어 신호를 생성하도록 하였기 때문에, 게이트선 구동 회로의 구성을 간략화할 수 있어서, 소비 전력을 저감할 수 있음과 함께, 어레이 기판의 프레임 면적을 줄일 수 있다.

시프트 레지스터, 화소 회로, 캐패시터, 프리차지 회로, 화상 취득 센서

Description

표시 장치{DISPLAY DEVICE}

도 1은 본 발명에 따른 표시 장치의 개략 구성의 일례를 도시하는 블록도.

도 2는 화소 회로(5)의 내부 구성의 일례를 도시하는 회로도.

도 3은 도 2의 화소 회로(5)의 레이아웃도.

도 4는 도 1의 게이트선 구동 회로(3)의 내부 구성의 일례를 도시하는 회로도.

도 5는 레벨 시프터(13)의 내부 구성의 일례를 도시하는 회로도.

도 6은 신호 분류 회로(15)의 내부 구성의 일례를 도시하는 회로도.

도 7은 도 6의 신호 분류 회로(15)의 입출력 신호의 논리도.

도 8은 H 전환 회로(16)의 내부 구성의 일례를 도시하는 회로도.

도 9는 도 1의 신호선 구동 회로(2)의 내부 구성의 일례를 도시하는 블록도.

도 10은 도 9에 대응하는 회로도.

도 11은 신호선 구동 회로(2)의 신호선 기입 순서를 나타내는 타이밍도.

도 12는 아날로그 스위치(35)의 일단에 공급되는 프리차지 전압 VPRC_R, VPRC_G, VPRC_B와, 아날로그 스위치(35)의 제어 단자 PRC_R, PRC_G, PRC_B의 논리의 관계를 나타내는 도면.

도 13은 포토 다이오드 PD의 아래쪽에, 배선용 금속층을 형성하는 공정에서, 동일한 금속으로 이루어지는 차광층(44)을 형성한 경우의 레이아웃도.

도 14는 도 13의 A-A선 단면도.

도 15는 어레이 기판의 프레임 부분에 배선층을 형성한 도면.

도 16은 도 15의 A-A'선 단면도.

도 17은 도 15의 레이아웃도에 대응하는 회로도.

도 18은 도 17로부터 NMOS 트랜지스터(51)를 생략한 회로도.

도 19는 도 17의 회로에 NMOS 트랜지스터 NT5를 추가한 회로도.

도 20은 촬상 데이터를 화면의 아래 방향으로 순서대로 전송하도록 한 화상 취득 센서(7) 주변의 회로도.

도 21은 도 1의 시리얼 신호 출력 회로(4)의 내부 구성의 일례를 도시하는 블록도.

도 22는 P/S 변환기(61)의 내부 구성의 일례를 도시하는 블록도.

도 23은 레벨 시프터(64)의 내부 구성의 일례를 도시하는 회로도.

도 24는 ENAB 회로(62)의 내부 구성의 일례를 도시하는 회로도.

도 25는 출력 버퍼(63)의 내부 구성의 일례를 도시하는 회로도.

도 26은 P/S 변환기(61) 내의 래치 회로의 내부 구성의 일례를 도시하는 회로도.

도 27은 P/S 변환기(61) 내의 S/R 회로의 내부 구성의 일례를 도시하는 회로도.

도 28은 도 1의 표시 장치의 동작 타이밍도.

도 29는 도 28에 계속되는 동작 타이밍도.

도 30은 본 발명에 따른 데이터 및 신호의 흐름을 모식적으로 나타낸 도면.

도 31은 화소 회로의 변형예를 도시하는 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

15 : 신호 분류 회로

16 : H 전환 회로

24 : NOR 게이트

25 : 인버터

31 : 시프트 레지스터

32 : 비디오 버스

33 : 영상 데이터 전환 제어 회로

34 : 프리차지 회로

본 발명은 화상 취득 기능을 갖는 표시 장치에 관한 것이다.

액정 표시 장치는 신호선, 주사선 및 화소 TFT가 배치된 어레이 기판과, 신호선 및 주사선을 구동하는 구동 회로를 구비하고 있다. 최근의 집적 회로 기술의 진보 발전에 따라, 구동 회로의 일부를 어레이 기판 위에 형성하는 프로세스 기술이 실용화되어 있다. 이것에 의해, 액정 표시 장치 전체를 경박 단소화할 수 있어 서, 휴대 전화나 노트형 컴퓨터 등의 각종 휴대 기기의 표시 장치로서 폭넓게 이용되고 있다.

그런데, 어레이 기판 위에, 화상 취득을 행하는 밀착형 에리어 센서(광전 변환 소자)를 배치한 화상 취득 기능을 갖는 표시 장치가 제안되어 있다(예를 들면, 일본 특개2001-292276호 공보 및 일본 특개2001-339640호 공보를 참조).

이러한 종류의 화상 취득 기능을 갖는 종래의 표시 장치는, 광전 변환 소자에 접속된 캐패시터의 전하량을 광전 변환 소자에서의 수광량에 따라 변화시키도록 하여, 캐패시터의 양단 전압을 검출함으로써, 화상 취득을 행하고 있다.

최근에는, 화소 TFT나 구동 회로를 동일한 유리 기판 위에 다결정 실리콘(폴리실리콘) 프로세스에 의해 형성하는 기술이 진행되고 있어서, 상술한 광전 변환 소자도 폴리실리콘 프로세스에 의해 형성함으로써, 각 화소 내에 용이하게 형성 가능하다.

표시 장치의 화소 내에 표시 소자와 광전 변환 소자를 내장하면, 표시 소자와 광전 변환 소자를 제어하기 위한 제어선의 수가 증가되어 개구율이 저하된다. 또한, 제어선의 수가 증가될수록, 제어선의 교환을 행하는 제어 회로의 면적도 커져서, 어레이 기판의 프레임 면적이 커지게 된다.

본 발명은 상기의 문제점을 감안하여 이루어진 것으로, 그 목적은 광전 변환 소자를 화소에 내장하여도, 개구율을 저하시키지 않고, 프레임을 작게 할 수 있는 표시 장치를 제공하는 것에 있다.

본 발명의 일 양태에 따르면, 표시 장치는, 종횡으로 배치되는 신호선 및 주사선의 각 교점 부근에 형성되는 화소 각각의 내부에 설치되는 표시 소자와, 복수의 화소에 대하여 1개의 비율로 설치되는, 각각이 피사체의 소정 범위의 촬상을 행하는 복수의 촬상 회로와, 주사선을 구동하는 주사선 구동 회로와, 신호선을 구동하는 신호선 구동 회로와, 화소 전압을 대응하는 신호선에 공급할지 여부를 전환 제어하는 화소 전압 공급 제어 회로와, 각 신호선마다 전압 레벨을 변경 가능한 프리차지 전압을 대응하는 신호선에 공급할지 여부를 전환 제어하는 프리차지 전압 공급 제어 회로를 갖는다.

또한, 본 발명의 일 양태에 따르면, 표시 장치는, 종횡으로 배치되는 신호선 및 주사선의 각 교점 부근에 형성되는 화소 각각의 내부에 설치되는 표시 소자와, 각각이 피사체의 소정 범위의 촬상을 행하는 복수의 촬상 회로와, 상기 표시 소자의 온·오프를 전환 제어하는 제1 제어선과, 주사선을 구동하는 주사선 구동 회로를 구비하며, 상기 촬상 회로는, 외부 입력을 전기 신호로 변환하는 센서 소자와, 센서 소자의 전기 신호를 화소로부터 출력하는 센서 회로와, 상기 센서 회로의 동작을 제어하기 위한 적어도 하나의 제2 제어선을 가지며, 상기 주사선 구동 회로는, 소정의 펄스 폭의 펄스 신호를, 화소 표시 타이밍에 맞춰 시프트하는 복수단의 레지스터 회로를 갖는 시프트 레지스터와, 상기 시프트 레지스터의 출력 신호에 기초하여, 상기 복수의 제어선의 신호 레벨을 제어하는 공급 제어 회로를 갖는다.

또한, 본 발명의 일 양태에 따르면, 표시 장치는, 종횡으로 배치되는 신호선 및 주사선의 각 교점 부근에 형성되는 화소 각각의 내부에 설치되는 표시 소자와, 각각이 피사체의 소정 범위의 촬상을 행하는 복수의 촬상 회로와, 상기 촬상 회로의 출력 레벨을 변환하는 레벨 시프트 회로와, 상기 레벨 시프트 회로에 의해 변환된 신호를 시리얼 신호로 변환하는 시리얼/패럴랠 변환 회로를 구비하며, 상기 레벨 시프트 회로는, 상기 촬상 회로의 출력 전압이 기준 전압과 비교하여 큰지 작은지에 따른 전압을 출력하는 고속 판독부와, 상기 촬상 회로의 출력 전압을 레벨 변환하지 않고 출력하는 저소비 전력부를 갖는다.

또한, 본 발명의 일 양태에 따르면, 표시 장치는, 종횡으로 배치되는 신호선 및 주사선의 각 교점 부근에 형성되는 화소 각각의 내부에 설치되는 표시 소자와, 각각이 피사체의 소정 범위의 촬상을 행하는 복수의 촬상 회로를 구비한 표시 장치에서, 상기 복수의 촬상 회로 각각은, 광전 변환을 행하는 광전 변환 소자와, 상기 광전 변환 소자에 의해 광전 변환된 전하를 축적하는 캐패시터와, 상기 캐패시터에 초기 전하를 축적할지 여부를 전환하는 프리차지 회로와, 상기 캐패시터의 양단 전압을 증폭하는 증폭 회로와, 상기 증폭 회로의 출력을 신호선에 공급할지 여부를 전환하는 출력 제어 회로를 가지며, 상기 증폭 회로는, 상기 캐패시터의 양단 전압을 반전 증폭하는 인버터 1단으로 구성된다. 또한, 본 발명의 일 양태에 따르면, 표시 장치는, 종횡으로 배치되는 신호선 및 주사선의 각 교점 부근에 형성되는 화소 각각의 내부에 설치되는 표시 소자와, 각각이 피사체의 소정 범위의 촬상을 행하는 촬상 회로와, 상기 표시 소자에 접속된 화소 전하 축적용 보조 용량을 구비하고, 상기 촬상 회로는, 광전 변환을 행하는 광전 변환 소자와, 상기 광전 변환 소 자에 의해 광전 변환된 전하를 축적하는 캐패시터와, 상기 캐패시터에 초기 전하를 축적할지 여부를 전환하는 프리차지 회로와, 상기 캐패시터의 양단 전압을 증폭하는 증폭 회로와, 상기 증폭 회로의 출력을 신호선에 공급할지 여부를 전환하는 출력 제어 회로와, 상기 증폭 회로의 출력 또는 상기 증폭 회로 내의 내부 신호에 따른 전하를 주기적으로 상기 보조 용량에 축적하는 제어를 하는 축적 제어 회로를 갖는다.

또한, 본 발명의 일 양태에 따르면, 표시 장치는,

종횡으로 배치되는 신호선 및 주사선의 각 교점 부근에 형성되는 화소 각각의 내부에 설치되는 표시 소자와, 각각이 피사체의 소정 범위의 촬상을 행하는 촬상 회로를 구비하며, 상기 촬상 회로는, 광전 변환을 행하는 광전 변환 소자와, 상기 광전 변환 소자에 의해 광전 변환된 전하를 축적하는 캐패시터와, 상기 캐패시터에 초기 전하를 축적할지 여부를 전환하는 프리차지 회로와, 상기 캐패시터의 양단 전압을 증폭하는 증폭 회로를 구비하고, 상기 증폭 회로의 출력은 인접 화소에 공급된다.

〈실시예〉

도 1은, 본 발명에 따른 표시 장치의 개략적 구성의 일례를 도시하는 블록도이며, 어레이 기판 위의 구성을 도시하고 있다. 도 1의 표시 장치는, 신호선 및 주사선이 배치되어 화상 취득 기능을 갖는 화상 어레이(1)와, 신호선을 구동하는 신호선 구동 회로(2)와, 주사선을 구동하는 게이트선 구동 회로(3)와, 화상 취득 결과를 시리얼 출력하는 시리얼 신호 출력 회로(4)를 구비하고 있다. 이들 회로 는, 예를 들면 폴리실리콘 TFT에 의해, 유리로 이루어지는 어레이 기판 위에 형성된다.

화소 어레이부(1)는, 종횡으로 배치된 복수의 화소 회로(5)를 가지며, 각 화소 회로(5)는, 표시용 화소 TFT와 화상 취득용 화상 취득 센서를 갖는다.

도 2는, 화소 회로(5)의 내부 구성의 일례를 도시하는 회로도이며, 이와 같은 회로가 각 화소마다 설치되어 있다. 도 2의 화소 회로(5)는, 게이트선에 의해 구동되며 일단이 신호선에 접속된 화소 TFT(6)와, 화소 TFT(6)의 타단에 접속된 보조 용량 Cs 및 액정 용량 LC와, 화상 취득용 포토다이오드 PD와, 포토다이오드 PD에 의해 취득된 화상에 대응하는 부하를 축적하는 센서 용량 C1과, 센서 용량 C1의 일단에 접속되는 앰프 AMP와, 제어선 SFB에 의해 구동되며 앰프 AMP의 출력을 신호선에 공급할지 여부를 전환하는 트랜지스터 NT1과, 제어선 CRT에 의해 구동되는 프리차지용 트랜지스터 NT2를 갖는다.

센서 용량 C1, 앰프 AMP 및 트랜지스터 NT1, NT2로 화상 취득 센서를 구성하고 있다.

도 3은, 도 2의 화소 회로(5)의 레이아웃도이다. 도 3에 도시한 바와 같이, 청색 화소, 녹색 화소 및 적색 화소의 순으로 배치되어 있으며, 이들 3색 화소가 하나의 화상 취득 센서(7)를 공용하고 있다. 덧붙여서, 각 색마다 화상 취득 센서(7)를 설치하여도 된다. 덧붙여서, 복수의 3색 화소에 대하여 하나의 화상 취득 센서(7)를 설치하여도 된다.

도 4는, 도 1의 게이트선 구동 회로(3)의 내부 구성의 일례를 도시하는 회로 도이다. 도 4의 게이트선 구동 회로(3)는, 시프트 레지스터(11)와, 시프트 레지스터(11)의 각 단의 출력 단자에 접속된 NAND 게이트(12)와, NAND 게이트(12)의 출력 단자에 접속된 레벨 시프터(13)와, 레벨 시프터(13)의 출력 단자에 접속된 NOR 게이트(14)와, NOR 게이트(14)의 출력 단자에 접속된 신호 분류 회로(MS)(15)와, 전체 게이트선을 하이 레벨로 할지 여부를 전환하는 H 전환 회로(MUX)(16)를 갖는다.

레벨 시프터(13)는, 시프트 레지스터(11)의 출력 전압인 5/0V를 10/-5V로 변환한다. 도 5는 레벨 시프터(13)의 내부 구성의 일례를 도시하는 회로도이다. 도 5의 레벨 시프터(13)는, 교차 접속된 PMOS 트랜지스터 Q1, Q2와, PMOS 트랜지스터 Q1의 드레인 단자와 접지 단자 사이에 종속 접속된 PMOS 트랜지스터 Q3 및 NMOS 트랜지스터 Q4와, PMOS 트랜지스터 Q2의 드레인 단자와 접지 단자 사이에 종속 접속된 PMOS 트랜지스터 Q5 및 NMOS 트랜지스터 Q6과, 입력 신호 IN을 반전하는 인버터를 구성하는 PMOS 트랜지스터 Q7 및 NMOS 트랜지스터 Q8과, 2 전원 단자 YGVDD, YGVSS 사이에 종속 접속되는 PMOS 트랜지스터 Q9, NMOS 트랜지스터 Q10 및 NMOS 트랜지스터 Q11과, 동일하게 전원 단자 YGVDD,YGVSS 사이에 종속 접속되는 PMOS 트랜지스터 Q12, NMOS 트랜지스터 Q13 및 NMOS 트랜지스터 Q14를 갖는다.

입력 신호 IN은, PMOS 트랜지스터 Q3과 NMOS 트랜지스터 Q4의 양 게이트 단자에 입력되며, PMOS 트랜지스터 Q7과 NMOS 트랜지스터 Q8에 의해 반전된 입력 신호 IN의 반전 신호는, PMOS 트랜지스터 Q5와 NMOS 트랜지스터 Q6의 양 게이트 단자에 입력된다. PMOS 트랜지스터 Q5와 NMOS 트랜지스터 Q6의 접속 노드 A는, PMOS 트랜지스터 Q1의 게이트 단자에 입력되며, PMOS 트랜지스터 Q3과 NMOS 트랜지스터 Q4의 접속 노드 B는, PMOS 트랜지스터 Q2의 게이트 단자에 입력된다.

신호 분류 회로(15)는, 도 3에 도시하는 화소 회로(5) 내의 제어 신호 GATE, CRT, SFB를 생성한다. 도 6은 신호 분류 회로(15)의 내부 구성의 일례를 도시하는 회로도이다. 도 6의 신호 분류 회로(15)는, 제어 신호 GATE를 출력하는 3 입력의 NOR 게이트(21)와, 제어 신호 CRT를 출력하는 3 입력의 NOR 게이트(22)와, 제어 신호 SFB를 출력하는 3 입력의 NOR 게이트(23)를 갖는다.

도 7은, 도 6의 신호 분류 회로(15)의 입출력 신호의 논리도이다. 도시한 바와 같이, 외부로부터의 제어 신호 MOD, SEL의 논리에 따라, NOR 게이트(14)의 출력 INPUT을 제어 신호 GATE, CRT, SFB 중 어디로 출력할지를 전환한다.

도 8은, H 전환 회로(16)의 내부 구성의 일례를 도시하는 회로도이다. 도 8의 H 전환 회로(16)는, NOR 게이트(24)와 인버터(25)로 구성되는 CNOR 게이트(24)의 일단에 입력되는 제어 신호 MUX를 하이 레벨로 하면, 모든 게이트선이 하이 레벨로 된다.

도 9는, 도 1의 신호선 구동 회로(2)의 내부 구성의 일례를 도시하는 블록도이다. 도 9의 신호선 구동 회로(2)는, 스타트 펄스를 시프트시킨 시프트 펄스를 출력하는 시프트 레지스터(31)와, DAC(도시 생략)에 의해 D/A 변환한 아날로그 화소 전압을 공급하는 8개의 각 색마다 총 24개의 비디오 버스(32)와, 비디오 버스(32) 상의 아날로그 화소 전압을 대응하는 신호선에 공급할지 여부를 전환 제어하는 영상 데이터 전환 제어 회로(33)와, 소정의 프리차지 전압을 대응하는 신호선에 공급할지 여부를 전환 제어하는 프리차지 회로(34)를 갖는다.

여기서, DAC는 디지털 화소 데이터를 액정 구동에 적합한 아날로그 전압으로 변환하는 회로이며, 저온 폴리실리콘 TFT 기술을 이용하여 유리 기판 위에 형성할 수도 있으며, 유리 기판과는 별개의 IC 칩으로 하여도 된다. 본 실시예에서의 DAC의 출력 전압 범위는, 예를 들면 0.5V 내지 4.5V이다. 대향 기판의 투명 공통 전극에 인가되는 대향 전압 Vcom은, 극성에 따라, 예를 들면 0V(플러스 극성) 혹은 5V(마이너스 극성)이다. 이 대향 전압 Vcom은, 통상의 트위스티드 네마틱 액정을 구동하기 위한 표준 전압이다. DAC의 출력 전압 범위는, DAC에 공급되는 전원 전압 범위(Vdd, GND)보다 0.2∼0.5V 정도 좁은 것이 통상적이다.

도 10은, 도 9의 신호선 구동 회로(2)를 실현하는 일례를 도시하는 회로도이다. 영상 데이터 전환 제어 회로(33)의 출력과 대응하는 프리차지 회로(34)의 출력은 와이어드 오어되어 있다. 적색용 프리차지 회로(34)는, 프리차지 전압 VPRC_R을 대응하는 신호선에 공급할지 여부를 전환 제어한다. 녹색용 프리차지 회로(34)는 프리차지 전압 VPRC_G를 대응하는 신호선에 공급할지 여부를 전환 제어한다. 청색용 프리차지 회로(34)는, 프리차지 전압 VPRC_B를 대응하는 신호선에 공급할지 여부를 전환 제어한다.

이와 같이, 각 색마다 별개의 프리차지 전압을 대응하는 신호선에 공급하는 것은 종래에는 없었던 특징이다. 종래의 액정 표시 장치의 신호선 프리차지 회로는, 한 종류의 전압을 모든 신호선에 공급하는 것이 일반적이다.

8 화소분의 적색, 녹색 및 청색용 영상 데이터 전환 제어 회로(33)는, 전부 동시에 온·오프된다. 예를 들면, 도 10에 도시되는 8 화소 R1∼R8, G1∼G8 및 B1 ∼B8분의 영상 데이터 전환 제어 회로(33)의 제어 단자에는, 시프트 레지스터(31)의 1단째의 출력이 버퍼 회로를 통해 접속되어 있으며, 이들 영상 데이터 전환 제어 회로(33)는 동시에 온·오프된다.

도 11은, 신호선 구동 회로(2)의 신호선 기입 순서를 나타내는 타이밍도이다. 도 11에 도시한 바와 같이, 먼저 R1∼R8, G1∼G8 및 B1∼B8의 화소 데이터가 대응하는 신호선에 기입된 후, R9∼R16, G9∼G16 및 B9∼B16의 화소 데이터가 대응하는 신호선에 기입된다는 상황으로 처리가 진행되며, 마지막에는 R297∼R320, G297∼G320, B297∼B320의 화소 데이터가 대응하는 신호선에 기입된다. 즉, 8 화소씩, 동일한 타이밍에서 신호선의 재기입을 행한다. 그 후, 블랭크 기간이 계속되고, 이 블랭크 기간 내에, 공통 전압의 극성 반전이 행해진다. 이후, 마찬가지의 동작이 반복된다.

도 12는, 프리차지 회로(34) 내의 아날로그 스위치(35)의 일단에 공급되는 프리차지 전압 VPRC_R, VPRC_G, VPRC_B와, 이 아날로그 스위치(35)의 제어 단자 PRC_R, PRC_G, PRC_B의 논리의 관계를 나타내는 도면이다.

도 12에 도시한 바와 같이, 통상 표시 기간 p1은 Vcom 및 Vcs의 극성 반전 시에, 아날로그 스위치(35)는 단기간 동안에만 온되어, 모든 신호선이 중간 전위 2.5V로 프리차지된다. 이와 같이 함으로써, 극성 반전 시, 신호선 전위가 대향 기판의 투명 전극과의 커플링에 의해 현저하게 변동되는 것을 방지한다. 촬영전 표시 설정 기간 p2, p3은 커먼 전극 전위는 0V로 설정되어, 모든 신호선이 0V로 프리차지된다. 동시에 모든 행의 게이트선 Gate1∼Gate240이 H 레벨로 되어 있다. 이 것에 의해, 화면 전체가 백 표시된다. 커먼 전극 전위 및 화소 전극 전위 모두 0V이기 때문에, 액정층에 인가되는 전압은 0V로 되어, 통상 표시 시보다도 백의 투과율이 높아져서, 촬상을 위한 광 이용 효율이 유리해진다. 이것은 노멀 화이트 모드의 트위스티드 네마틱 액정을 이용한 경우의 예이다. 노멀 블랙 모드의 경우나 다른 액정 재료·표시 모드를 이용하는 경우에도, 통상 표시 시의 DAC의 출력 범위 밖의 전압을 프리차지 회로로부터 인가함으로써, 통상 표시 시보다 높은 휘도로 할 수 있다.

통상 표시 시에는, 예를 들면 Vcom=0V에 대하여, 화소 전압은 0.8V로 되고, 액정층에는 0.8V가 인가되며, 엄밀하게는 투과율이 약간 떨어진다. DAC의 출력 범위의 제약에 따른 것이다. 이 의미에서도, 촬상전 표시 설정을 DAC를 이용하지 않고 프리차지 회로를 이용하는 것이 유리하다고 할 수 있다.

촬상 대상물의 특정한 색의 성분(예를 들면, 빨간 부분)만 판독하기 위해서는, 녹 신호선이나 청 신호선으로의 프리차지 전압을 5V로 한다. 이것에 의해, 표시를 적으로 설정하는 것이 가능하다. 적의 색도는 통상 표시의 경우보다 높아진다. 이것은 적의 휘도가 높아지는 데 더하여, 녹 화소의 휘도와 청 화소의 휘도가 통상보다 낮아지기 때문이다. 통상 표시 시의 DAC의 출력 범위 밖의 전압을 프리차지 회로로부터 인가함으로써, 통상 표시보다 색 재현 범위가 넓은 적 표시를 행할 수 있다. 백 라이트의 광 성분 중, 주로 적의 성분만이 촬상 대상에 도달하여, 반사광이 광 센서에 입사된다. 다른 성분은 액정 셀에 의해 차단된다. 촬상 기간(프리차지/노광/데이터 출력 기간) p4는, 프리차지 전압 VPRC_R, VPRC_G, VPRC_B가 각각 소정의 전압(도 12인 경우, 5V, 0V, 4V)으로 각각 설정된다.

이와 같이, 촬상 기간 내에, 프리차지 전압 VPRC_R, VPRC_G, VPRC_B를 색마다 별개로 설정할 수 있도록 하였기 때문에, 촬상 화상의 화질을 향상할 수 있다.

그런데, 광전 변환을 행하는 포토다이오드 PD의 아래쪽에는, 백 라이트로부터의 광이 포토다이오드 PD에 입사되지 않도록 차광층이 설치된다. 이 차광층은 수지 등으로 형성하여도 되지만, 배선용 금속층을 형성하는 공정에서, 금속층을 이용하여 형성해도 된다.

도 13은, 포토다이오드 PD의 아래쪽에, 배선용 금속층을 형성하는 공정에서, 동일한 금속으로 이루어지는 차광층(44)을 형성한 경우의 레이아웃도를 나타내고 있다. 도 14는 도 13의 A-A선 단면도이다. 도 14에서, 어레이 기판(41)은 게이트 절연막(42) 위에 형성되는 패시베이션막(43)과, 그 상면에 형성되는 차광층(44)과, 그 상면에 형성되는 투명 수지(45)를 구비하며, 게이트 절연막(42) 내에 포토다이오드 PD가 형성된다.

차광층(44)은, 배선용 금속층과 동일한 공정에 의해 형성되며, 배선용 금속층(이하, 배선층)(46)은, 예를 들면 도 15에 도시한 바와 같이, 어레이 기판의 프레임 부분에 형성된다. 도 15의 A-A선 단면도는 도 16과 같이 된다. 도 16에 도시한 바와 같이, 배선층(46)은 2층 구조로 되어 있어서, 저저항화가 가능하게 된다.

도 13에 도시한 바와 같이, 배선층(46)을 이용하여 차광층(44)을 형성함으로써, 배선층(46)과 차광층(44)을 동일한 공정에서 형성할 수 있어서, 제조 공정을 간략화할 수 있다.

도 17은, 도 15의 레이아웃도를 실현하기 위한 일례를 도시하는 회로도이다. 도 17은 포토다이오드 PD에서 광전 변환된 전하를 축적하는 센서 용량 C1의 후단에, 2단의 인버터로 이루어지는 앰프 AMP가 설치되어 있다. 이 앰프 AMP 내의 초단의 인버터를 구성하는 NMOS 트랜지스터(51)는 생략할 수 있다.

도 18은, 도 17로부터 NMOS 트랜지스터(51)를 생략한 예를 나타내는 회로도이다. 도 18의 회로에서, 센서 용량 C1에는, 예를 들면 5V의 전압에 따른 전하가 프리차지되고, 이 상태에서 포토다이오드 PD는 화상 취득을 개시한다. 포토다이오드 PD에 입사되는 광이 적은 경우에는, 센서 용량 C1의 축적 전하가 그다지 방전(리크)되지 않는다. 이 경우, 인버터로 이루어지는 앰프 AMP의 출력은 로우 레벨로 된다. 그 후, 제어 신호 SFB, CRT가 하이 레벨로 되어, 트랜지스터 NT1, NT2가 도통하여, PMOS 트랜지스터(52)가 온된다. 이것에 의해, 전원 전압 JVDD가 센서 용량 C1의 양단에 인가되어, 센서 용량 C1의 리프레시가 행해진다.

한편, 포토다이오드 PD에 입사되는 광이 많은 경우에는, 센서 용량 C1이 방전되어, 센서 용량 C1의 양단 전압이 저하된다. 이것에 의해, 인버터로 이루어지는 앰프 AMP의 출력은 하이 레벨(예를 들면, 4V)로 된다.

센서 용량 C1의 축적 전하를 판독하는 경우에는, 트랜지스터 NT1, NT3을 온하여, 센서 용량 C1의 축적 전하에 따른 신호를 신호선에 공급한다.

도 19는, 도 17의 회로에 NMOS 트랜지스터 NT5를 추가한 회로도이다. 이 NMOS 트랜지스터 NT5는 제어 신호 JPOL에 의해 제어되어, 일단은 화소 TFT6과 트랜 지스터 NT2, NT3의 접속 노드에 접속되고, 타단은 앰프 AMP 내의 인버터 IV1, IV2의 접속 노드 A에 접속되어 있다.

NMOS 트랜지스터 NT5를 설치함으로써, 통상 표시 시에도, 앰프 AMP를 화소 전압 유지를 위해 이용할 수 있어서, 정지 화상을 표시를 계속하는 경우에 소비 전력의 저감이 도모된다.

도 19의 회로에서, 보조 용량 Cs의 전압이 0V(플러스 극성)일 때에는, 트랜지스터 NT1과 트랜지스터(6)를 도통시킴으로써, 앰프 AMP의 출력 전압을 보조 용량 Cs에 기입한다. 보조 용량 Cs의 전압이 5V(마이너스 극성)일 때에는, 트랜지스터 NT5와 트랜지스터(6)를 도통시킴으로써, 앰프 AMP의 출력 전압을 보조 용량 Cs에 기입한다.

이와 같이, 트랜지스터 NT5를 설치함으로써, 보조 용량 Cs에 소정 주기로 앰프 AMP로부터 반대 극성의 기입을 행할 수 있다. 만일, 트랜지스터 NT5가 없다고 하면, 항상 앰프 AMP의 출력 극성으로밖에 데이터를 기입할 수 없게 되어, 액정층에 동일한 극성의 기입이 계속되고, 액정 분자가 열화되어, 신뢰성 상의 문제를 일으키게 된다. 트랜지스터 NT5를 설치함으로써, 이러한 문제를 회피할 수 있다.

상술한 화상 취득 센서(7)는, 화상 취득을 행한 촬상 데이터를 신호선에 공급하고 있었지만, 신호선의 구동 부하가 증대되며, 또한 촬상 데이터를 신호선에 기입하는 시간도 짧기 때문에, 화면 사이즈를 크게 하거나, 해상도를 높게 하는 것이 곤란하다. 따라서, 촬상 데이터를 신호선에 공급하는 대신, 촬상 데이터가 인접하는 화소 간에 순서대로 전송되도록 하여도 된다.

도 20은, 촬상 데이터를 화면의 아래 방향으로 순서대로 전송하도록 한 화상 취득 센서(7)의 주변 구성의 일례를 도시하는 회로도이며, 아래에서부터 위로 촬상 데이터를 전송하는 예를 나타내고 있다. 여기서, 촬상 데이터의 전송 방향은 아래 방향에 한하지 않고, 위 방향이나 좌우 방향이어도 된다.

도 20의 회로는, 도 17의 회로로부터, 인버터와 트랜지스터를 생략한 구성으로 되어 있다. 인버터의 출력이 인접 화소의 트랜지스터의 접속 노드에 공급된다.

도 20의 회로에서는, 촬상 데이터가 부하가 큰 신호선에 공급되지 않고, 부하가 작은 인접 화소에 공급되기 때문에, 센서 용량 C1의 후단에 1 화소마다 앰프 AMP를 설치할 필요가 없어져서, 트랜지스터의 수를 삭감할 수 있다. 또한, 부하가 작기 때문에, 촬상 데이터를 고속으로 전송할 수 있어서, 소비 전력도 줄일 수 있다.

도 21은, 도 1의 시리얼 신호 출력 회로(4)의 내부 구성의 일례를 도시하는 블록도이다. 도 21의 시리얼 신호 출력 회로(4)는, 복수의 P/S 변환기(61)와, 어레이 기판의 밖에서 데이터 위치 검출에 이용하는 ENAB 회로(62)와, 출력 버퍼(63)를 갖는다.

각 P/S 변환기(61)에는, 320개의 신호선이 접속되며, 이들 신호선 상의 촬상 데이터를 시리얼 출력한다.

도 22는, P/S 변환기(61)의 내부 구성의 일례를 도시하는 블록도이다. 도 22의 P/S 변환기(61)는, 레벨 시프터(64)와, 레벨 시프터(64)의 출력에 접속되는 래치 회로(65)와, 래치 회로(65)의 출력에 접속되는 스위치(66)와, 스위치(66)의 후단에 접속되는 시프트 레지스터(67)를 갖는다.

도 23은, 레벨 시프터(64)의 내부 구성의 일례를 도시하는 회로도이다. 도 23의 레벨 시프터는, 입력 단자 in과 출력 단자 out 사이에 직렬 접속되는 스위치(71), 캐패시터 C2, 인버터(72), 스위치(73), 인버터(74) 및 스위치(75)와, 입출력 단자 사이에 접속되는 스위치(76)와, 인버터(74)의 입출력 단자에 접속되는 스위치(77)와, 스위치(71) 및 캐패시터 C2의 접속 경로와 전원 단자 VTP 사이에 접속되는 스위치(78)와, 스위치(73)와 인버터(74)의 접속 경로와 접지 단자 사이에 접속되는 스위치(79)를 갖는다.

레벨 시프터(64)는, 고속 판독을 하는 경우와, 저소비전력 판독을 하는 경우에 동작이 상이하다. 컬러의 화상 취득을 행하는 경우 등, 화상 취득을 행해야 할 데이터량이 많은 경우에는 고속 판독이 선택되며, 흑백의 화상 취득을 행하는 경우 등, 화상 취득을 행해야 할 데이터량이 적은 경우에는 저소비 전력 판독이 선택된다.

고속 판독을 하는 경우, 먼저, 제어 신호 TPC를 하이 레벨로 설정하고, 제어 신호 THU를 로우 레벨로 설정한다. 이것에 의해, 레벨 시프터(64)의 용량이 캐패시터 C2에 프리차지된다. 다음으로, 제어 신호 TPC를 로우 레벨로 설정하고, 제어 신호 THU를 로우 레벨로 설정한다. 이것에 의해, 레벨 시프터(64)에 입력되는 신호선 전압이 전원 전압 VTP(=4V)보다 높은지의 여부에 따라, 하이 레벨 또는 로우 레벨의 신호를 출력한다. 이와 같이, 고속 판독 시에는 신호선의 전위 변화량이 작아도 레벨 시프터(64)에 의해 0V 또는 5V의 진폭차가 큰 전압으로 변환되기 때문 에, 고속 판독이 가능하게 된다.

저소비 전력 판독을 하는 경우, 먼저, 제어 신호 TPC를 하이 레벨로 설정하고, 제어 신호 THU를 하이 레벨로 설정한다. 이것에 의해, 레벨 시프터(64)가 바이패스되어, 신호선 전압이 그대로 출력된다. 이 경우에는, 신호선의 전위가 5V 또는 0V로 비교적 크게 변화한 후가 아니면 판독이 가능하지 않기 때문에, 판독 속도는 비교적 늦어진다. 그러나, 인버터 등에 중간 전압이 인가되지 않기 때문에 소비 전력은 비교적 작다. 도시하지 않지만, 저소비 전력 판독 시에는, 레벨 시프터의 인버터(72)와 인버터(74)로의 전력 공급은 차단하도록 한다.

덧붙여서, 통상 표시 시에는, 제어 신호 TPC를 하이 레벨로 설정하고, 제어 신호 THU를 로우 레벨로 설정한다. 이 경우, 아무것도 출력되지 않는다.

도 24는, 도 21의 시리얼 신호 출력 회로(4) 내의 ENAB 회로(62)의 내부 구성의 일례를 도시하는 회로도이다. 도 24의 ENAB 회로(62)는, 종속 접속된 인버터(81, 82), 시프트 레지스터(83) 및 출력 버퍼(84)를 갖는다.

도 25는, 도 24의 ENAB 회로(62) 내의 출력 버퍼(63)의 내부 구성의 일례를 도시하는 회로도이다. 도 25의 출력 버퍼(63)는 짝수단의 인버터로 이루어진다.

도 26은, 도 24의 ENAB 회로(62) 내의 P/S 변환기(61) 내의 래치 회로의 내부 구성의 일례를 도시하는 회로도이다. 도 26의 래치 회로는, 클럭드 인버터와 인버터로 구성되어 있다.

도 27은, 도 26의 P/S 변환기(61) 내의 S/R 회로의 내부 구성의 일례를 도시하는 회로도이다. 도 27의 S/R 회로는, 클럭드 인버터와 인버터로 구성되어 있다.

도 28 및 도 29는 도 1의 표시 장치의 동작 타이밍도이다. 도 28의 기간 p1은 통상 표시 기간, 도 28의 기간 p2와 도 29의 기간 p3은 촬상전 표시 설정 기간, 도 29의 기간 p4는 화상 취득 기간(프리차지/노광/데이터 출력 기간)의 동작 타이밍을 각각 나타내고 있다. 편의를 위해, 도 28의 기간 p2와 도 29의 기간 p3은 동일한 기간을 중복 기재하고 있다.

먼저, 통상 표시 기간 p1의 동작을 설명한다. 통상 표시 기간 p1에서는, 도 4에 나타내는 제어 신호 MUX, MOD, SEL이 각각 L, H, H로 설정된다. 이것에 의해, 시프트 레지스터(11)의 시프트 펄스가 순선대로 게이트선 Gate1∼Gate240에 행 단위로 출력되고, 신호선 전위(0.5∼45V)가 행마다 순서대로 보조 용량 Cs에 축적되어 간다.

다음으로, 촬상전 표시 설정 기간 p2, p3의 동작을 설명한다. 촬상전 표시 설정 기간 p2, p3에서는, 도 4에 도시하는 제어 신호 MUX, MOD, SEL은 각각 H, H, H로 설정된다. 이것에 의해, 모든 게이트선이 하이 레벨로 되어, 신호선 전위(0V나 5V)가 전체 화소 동시에 보조 용량 Cs에 축적된다.

다음으로, 화상 취득 기간 p4의 동작을 설명한다. 도 29의 시각 t1∼t2는 프리차지 기간, 시각 t3∼t4는 노광 및 촬상 데이터 출력 기간을 각각 나타내고 있다. 프리차지 기간은 제어 신호 MUX, MOD, SEL을 각각 L, H, L로 한다. 이것에 의해, 제어선 CRT1∼CRT240이 순차 구동되어, 행마다 센서 용량 C1에 프리차지 전압(5V)이 기입된다. 노광 및 촬상 데이터 출력 기간은, 제어 신호 MUX, MOD를 각각 L, L로 하고, 제어 신호 SEL을 교대로 H 또는 L로 한다. 제어 신호 SEL이 H일 때, 제어 신호 SFB가 행마다 H가 되어, 화소 내의 앰프 AMP가 신호선에 접속되어서, 화소로부터 시리얼 신호 출력 회로(4)로 판독 결과가 전달된다. 또한, 소스 팔로워로 이루어지는 화소 내의 앰프가 적정하게 동작되도록, 제어 신호 SEL이 L일 때에, 신호선을 5V로 프리차지한다.

도 30은, 본 실시예에 따른 표시 장치의 데이터 및 신호의 흐름을 모식적으로 도시하는 도면이다. 어레이 기판(90)은, 인터페이스부(I/F2)(91)를 통해 메모리 내장 ASIC(92)와 접속되어 있으며, 이 ASIC(92)는 인터페이스부(I/F1)(93)를 통해 호스트 PC(94)와 접속되어 있다. 메모리 내장 ASIC(92)는 SRAM(95)과 처리 회로(96)를 갖는다. 메모리 내장 ASIC(92)는 FPGA이어도 된다.

호스트 PC(94)는, 메모리 내장 ASIC(92)에 대하여, 표시용 영상 데이터와 영상·각종 설정 재기입 커맨드를 보낸다. 호스트 PC(94)로부터의 표시 데이터는 SRAM(95)에 저장되고, 영상·각종 설정 재기입 커맨드는 처리 회로(96)에 저장된다. SRAM(95)에 저장된 영상 데이터는, 인터페이스부(91)를 통해 어레이 기판(90)으로 보내진다. 또한, 처리 회로(96)는, 인터페이스부(91)를 통해 어레이 기판(90)에 표시/촬상용 제어 신호를 보낸다. 어레이 기판(90)에 의해 촬상된 촬상 데이터는, 인터페이스부(91)를 통해 SRAM(95)으로 보내진다. 처리 회로(96)는, SRAM(95)에 저장된 영상 데이터 및 촬상 데이터에 대하여 화상 처리 연산을 한다. 화상 처리 연산된 처리 화상 데이터는, SRAM(95)으로부터 인터페이스부(93)를 통해 호스트 PC(94)로 보내진다.

처리 회로(96)에 의한 화상 처리는, 하드웨어와 소프트웨어 중 어느 쪽에서 행하여도 무방하다. 표시 장치로부터 메모리 내장 ASIC(92)에는, 대량의 촬상 데이터가 보내지지만, 메모리 내장 ASIC(92)로부터 호스트 PC(94)로는 화상 처리가 이루어진 후의 화상 데이터만이 보내진다.

도 30으로부터 알 수 있듯이, 메모리 내장 ASIC(92)와 어레이 기판(90) 사이에서 송수신되는 각종 제어 신호, 영상 신호 및 촬상 데이터 모두 CPU 버스를 통하지 않기 때문에, CPU 버스의 붐비는 상황에 의존하지 않게 되어, CPU의 처리 부담을 경감할 수 있다.

CPU 버스를 통한 전송은, 처리 화상 데이터 수집과 영상·각종 설정 재기입 커맨드뿐이기 때문에, 천천히 전송하면 된다. 1개 촬상할 때마다, 재배치&가산 처리를 ASIC의 내부에서 행할 수 있기 때문에, 화상 처리 시간을 대폭 단축할 수 있다. CPU 버스의 속도는 느려도 되기 때문에, 전체 시스템의 저비용화가 가능하게 된다.

이와 같이, 본 실시예에서는, 게이트선 구동 회로(33) 내에 1개만 시프트 레지스터(11)를 설치하고, 이 시프트 레지스터(11)의 출력인 시프트 펄스로부터 화소 회로(5)를 제어하기 위한 3 종류의 제어 신호 GATE, CRT, SFB를 생성하도록 하였기 때문에 게이트선 구동 회로(33)의 구성을 간략화할 수 있어서, 소비 전력을 저감할 수 있음과 함께, 어레이 기판의 프레임 면적을 줄일 수 있다.

또한, 신호선 구동 회로(2) 내에 신호선을 프리차지하는 프리차지 회로(34)를 설치하고, 이 프리차지 회로(34)에 의해 각 신호선을 색마다 상이한 프리차지 전압으로 프리차지 가능하도록 하였기 때문에, 화상 취득에 최적의 프리차지 전압 을 설정할 수 있다.

또한, 화소 회로를 도 31과 같이 하여도 된다. 도 2로부터 JVSS선을 삭제하고, 대신에 녹 신호선을 센서나 용량 C1의 접지선으로 한 것이다. 이와 같이 하면, 접지선 전용 배선이 없어지는 만큼, 개구율이 높아져서 백 라이트의 소비 전력을 절약할 수 있다. 도 31의 회로에서는, 데이터 출력 시에, 녹 신호선을 0V로 프리차지해둔다. 프리차지 회로를 색별로 설치하였기 때문에, 이러한 것이 가능하게 되어 있다.

이상의 실시예는, 화소 내에 광 센서를 설치하는 것을 예로 설명하였지만, 광 센서에 한하지 않고, 용량 센서 등 다른 센서에 의해 디스플레이 표면으로의 외부 입력을 화소 내의 센서 회로에 의해 전기 신호로 변환하는 입력 기능 내장 디스플레이에 마찬가지의 취지로 적용할 수 있다.

이상의 실시예는, 표시면 위에 촬상 대상(문서, 사진, 명함 등)을 두고, 그 화상 판독을 행하는 것을 예로 설명하였다. 「손가락으로 터치한 위치의 검출」이나 「라이트펜(펜 끝이 발광하는 지시용 펜)으로 지시한 위치의 검출」에 응용하여, 터치 패널 기능 내장 표시 장치, 또는 디지타이저 기능 내장 표시 장치로서 이용할 수 있다.

본 발명에 따르면, 광전 변환 소자를 화소에 내장하여도, 개구율을 저하시키지 않고, 프레임을 작게 할 수 있는 표시 장치를 제공할 수 있다.

Claims

종횡으로 배치되는 신호선 및 주사선의 각 교점 부근에 형성되는 화소 각각의 내부에 설치되는 표시 소자와,

상기 화소 내에서 복수의 화소에 대하여 1개의 비율로 설치되는, 각각이 피사체의 소정 범위의 촬상을 행하는 복수의 촬상 회로와,

주사선을 구동하는 주사선 구동 회로와,

신호선을 구동하는 신호선 구동 회로와,

화소 전압을 대응하는 상기 신호선에 공급할지 여부를 전환 제어하는 화소 전압 공급 제어 회로와,

각 신호선마다 화상 취득시에 프리차지 전압을 공급하는 프리차지 전압 공급 제어 회로

를 포함하고,

상기 촬상 회로는 외부 입력을 전기 신호로 전환하는 센서 소자를 갖고, 상기 촬상 회로는 소정의 타이밍에 상기 신호선을 통해 신호를 출력하는 표시 장치.
삭제
제1항에 있어서,

상기 프리차지 전압 공급 제어 회로는, 통상 표시 시에는, 각 색 모두 공통의 전압 레벨의 프리차지 전압을 극성 반전의 타이밍에 맞춰 대응하는 신호선에 공급하고, 화상 취득 시에는, 각 신호선에 따른 프리차지 전압을 대응하는 신호선에 공급하는 표시 장치.
제1항에 있어서,

상기 프리차지 전압 공급 제어 회로는, 통상 표시 기간에는, 중간 전위로 이루어지는 프리차지 전압을 모든 신호선에 공급하고, 화상 취득 직전에는, 화소의 휘도가 통상 표시 기간보다 높게 되는 프리차지 전압을 소정의 색에 대응하는 신호선에 공급하며, 화상 취득 시에는, 각 신호선에 따른 프리차지 전압을 대응하는 신호선에 공급하는 표시 장치.
삭제
제1항에 있어서,

상기 표시 소자의 온·오프를 전환 제어하는 제1 제어선과,

상기 센서 회로의 동작을 제어하기 위한 적어도 하나의 제2 제어선

을 구비하고,

상기 주사선 구동 회로는,

소정의 펄스폭의 펄스 신호를, 화소 표시 타이밍에 맞춰 시프트하는 복수단의 레지스터 회로를 갖는 시프트 레지스터와,

상기 시프트 레지스터의 출력 신호에 기초하여, 상기 복수의 제어선의 신호 레벨을 제어하는 공급 제어 회로

를 구비하는 표시 장치.
제6항에 있어서,

상기 센서 소자는 광전 변환 소자이며,

상기 센서 회로는,

센서의 신호를 증폭하는 증폭 회로와,

상기 증폭 회로의 출력을 검출선에 공급할지 여부를 전환하는 출력 제어 트 랜지스터와,

상기 증폭 회로의 입력을 초기화하는 프리차지 트랜지스터와,

상기 출력 제어 트랜지스터의 온·오프를 전환 제어하는 제2 제어선과,

상기 프리차지 트랜지스터의 온·오프를 전환 제어하는 제3 제어선

을 가지며,

상기 주사선 구동 회로는,

상기 시프트 레지스터의 출력 신호에 기초하여, 상기 제1, 제2 및 제3 제어선 중 적어도 2개의 신호 레벨을 제어하는 공급 제어 회로

를 구비하는 표시 장치.
제6항에 있어서,

상기 복수단의 레지스터 회로의 출력 레벨을 변환하는 레벨 시프트 회로를 더 포함하며,

상기 공급 제어 회로는, 외부로부터 공급되는 제어 신호의 논리에 기초하여, 상기 레벨 시프트 회로의 출력 신호를 대응하는 상기 제1, 제2 또는 제3 제어선에 공급하는 표시 장치.
제6항에 있어서,

상기 촬상 회로는, 1 화소를 구성하는 청, 녹 및 적의 3개의 상기 표시 소자를 단위로 하여 1개씩 설치되는 표시 장치.
제1항에 있어서,

상기 촬상 회로의 출력 레벨을 변환하는 레벨 시프트 회로와,

상기 레벨 시프트 회로에 의해 변환된 신호를 시리얼 신호로 변환하는 시리얼/패러랠 변환 회로

를 포함하며,

상기 레벨 시프트 회로는,

상기 촬상 회로의 출력 전압이 기준 전압과 비교하여 큰지 작은지에 따른 전압을 출력하는 고속 판독부와,

상기 촬상 회로의 출력 전압을 레벨 변환하지 않고 출력하는 저소비 전력부

를 구비하는 표시 장치.
제10항에 있어서,

상기 레벨 시프트 회로는, 컬러 화상의 촬상을 행하는 경우에는 상기 고속 판독부를 동작시키며, 흑백 화상의 촬상을 행하는 경우에는 상기 저소비 전력부를 동작시키는 표시 장치.
삭제
삭제
삭제
삭제
삭제
제1항에 있어서,

상기 촬상 회로는,

상기 센서 소자에서 광전 변환한 전하를 축적하는 캐패시터와,

상기 캐패시터의 양단 전압을 증폭하는 증폭 회로를 구비하고,

상기 증폭 회로의 출력은, 인접 화소에 공급되는 표시 장치.
제1항에 있어서,

상기 촬상 회로의 입력 단자에는, 상기 신호선을 통해 소정의 타이밍에 소정의 전압이 공급되고,

상기 촬상 회로의 접지 단자에는, 상기 신호선을 통해 소정의 타이밍에 소정의 전압이 공급되는 표시 장치.