JP5413870B2 - シフトレジスタ回路および表示装置ならびに電子機器 - Google Patents

Description

本発明は、シフトレジスタ回路および表示装置に関し、特に、ソースにクロックが入力されるトランジスタを備えたシフトレジスタ回路および表示装置ならびに電子機器に関する。

液晶素子や有機ＥＬ（Electro Luminescence）素子などの電気光学素子を画素アレイ部に適用した表示装置では、画素アレイ部の各画素を順次駆動するための信号をシフトレジスタ回路によって生成している（例えば、特許文献１参照。）。

ここで、表示装置の駆動回路のうち水平駆動回路においては、共通の信号線にシリアル転送される映像信号を画素アレイ部の各信号線に設けたラッチ回路へ順次に書き込むために、シフトレジスタで生成したパルス信号が用いられている。また、垂直駆動回路においては、一垂直走査期間に各々の水平走査線を順次選択するために、シフトレジスタで生成したパルス信号が用いられている。

特開２００５−１４９６２４号公報

しかしながら、従来のシフトレジスタ回路において、トランジスタのソースにクロックが入力される構成では、クロック配線の時定数によって消費電力の低減を図ることが困難となっている。また、シフトレジスタ回路を構成する複数のトランジスタとして同一導電型のものを用いる単一チャネル型シフトレジスタ回路においては、クロックからのカップリングノイズにより、クロック−出力間のスイッチングを行っているトランジスタのゲート電位の変動による誤動作が問題となる。さらに、単一チャネル型シフトレジスタ回路においては、トランジスタのゲートがＯＮ電位のフローティングとなるノードの存在によってリークを回避する手段を設けることもあるが、そのリーク回避手段としてクロックを用いた回路を用いる場合など、クロック配線の負荷が大きくなるという問題が生じている。

よって、本発明は、クロック配線の負荷を軽減し、動作安定性の高いシフトレジスタ回路および表示装置ならびに電子機器を提供することを目的とする。

本発明のある観点によれば、ゲート電極に入力信号が与えられ、ソース電極にクロックが入力され、ドレイン電極に出力線が接続される、同一の導電型で構成される次のような複数のトランジスタを備えたシフトレジスタ回路が提供される。トランジスタは、ゲート電極と、ゲート電極上に形成された絶縁膜と、当該絶縁膜上に形成されたポリシリコンと、当該ポリシリコンに形成されたソース領域及びドレイン領域にそれぞれ形成されたソース電極及びドレイン電極と、ドレイン電極と導通し、ゲート電極の上側まで延設されたシールドメタルとを有し、ゲート−ソース間容量よりゲート−ドレイン間容量の方が大きい。

また、本発明の別の観点によれば、ゲート電極に入力信号が与えられ、ソース電極にクロックが入力され、ドレイン電極に出力線が接続される、同一の導電型で構成される次のような複数のトランジスタを備えたシフトレジスタ回路が提供される。トランジスタは、ポリシリコンと、当該ポリシリコン上に形成された絶縁膜と、当該絶縁膜上に形成されたゲート電極と、ポリシリコンに形成されたソース領域及びドレイン領域にそれぞれ形成されたソース電極及びドレイン電極と、ドレイン電極と導通し、ゲート電極の上側まで延設されたシールドメタルとを有し、ゲート−ソース間容量よりゲート−ドレイン間容量の方が大きい。

また、本発明のさらに別の観点によれば、上記のシフトレジスタ回路を搭載した表示装置、当該表示装置を搭載した電子機器が提供される。

本発明によれば、シフトレジスタ回路においてソースにクロックが入力されるトランジスタに容量非対称トランジスタを用いることで、クロック配線の負荷を軽減でき、消費電力の低減を図ることが可能となる。また、トランジスタのゲートの電位変動を抑制し、長期間ＯＮ電位のフローティングとなるノードを削減できることから、回路の安定性向上およびリークマージンの増大を図ることが可能となる。これにより、低消費電力で高安定性のシフトレジスタ回路および表示装置ならびに電子機器を提供することが可能となる。

以下、本発明の実施の形態を図に基づき説明する。

＜シフトレジスタ回路の全体の構成例＞
図１は、本実施形態に係るシフトレジスタ回路の構成例を示すブロック図である。図１に示すように、本実施形態に係るシフトレジスタ回路は、ポリシリコンプロセスまたはアモルファスシリコンプロセスにより、絶縁性基板（図示せず）上に単一チャネル（同じ導電型）のトランジスタによって構成されてなるシフトレジスタ回路であって、Ｎ段のレジスタ（Ｓ／Ｒ）１１−１〜１１−Ｎと、必要に応じて２つのトランスファーゲート回路１２、１３とを有し、いくつかのデータを並列に記憶しておき、定められた順番で直列に出力し、レジスタ１１−１〜１１−Ｎの各々に格納されたデータを最下位桁から１ビットずつ加算処理する機能を持っている。

本シフトレジスタ回路には、入力パルスＳＴと２相のクロックパルスＣＫ１、ＣＫ２が入力される。図２に、入力パルス（入力信号）ＳＴ、クロックパルスＣＫ１、ＣＫ２およびレジスタ１１−１〜１１−Ｎの各入出力ＩＮ１（１）、ＩＮ２（Ｎ）、ＯＵＴ（１）〜ＯＵＴ（Ｎ）のタイミング関係を示す。図２から明らかなように、入力パルスＳＴは１フィールド期間に２回、具体的には１フィールド期間の開始部分と終了部分でアクティブな状態となる。ここでは便宜上、１フィールド期間の開始部分でアクティブとなる入力パルスＳＴをＳＴ１、１フィールド期間の終了部分でアクティブとなる入力パルスＳＴをＳＴ２とする。

Ｎ段のレジスタ１１−１〜１１−Ｎにおいて、あるｎ段目のレジスタ１１−ｎを基準にして説明すると、レジスタ１１−ｎは前段のレジスタ１１−ｎ-1の出力ＯＵＴ（ｎ−１）を第１の入力ＩＮ１とするとともに、後段のレジスタ１１−ｎ+1の出力ＯＵＴ（ｎ＋１）を第２の入力ＩＮ２とする。そして、前段の出力ＯＵＴ（ｎ−１）の入力によって２相のクロックパルスＣＫ１、ＣＫ２に同期して転送（シフト）動作を行い、後段の出力ＯＵＴ（ｎ＋１）の入力によって初期化を行う。

正側の電源電圧をＶＤＤ、負側の電源電圧をＶＳＳとすると、入力パルスＳＴおよびクロックパルスＣＫ１、ＣＫ２のパルス振幅はＶＤＤ〜ＶＳＳであり、トランスファーゲート回路１２は、入力パルスＳＴとクロックパルスＣＫ１の立ち下がりでアクティブになることによって１つ目の入力パルスＳＴを選択し、当該パルスＳＴを初段のレジスタ１１−１に第１の入力ＩＮ１として与える。トランスファーゲート回路１３は、入力パルスＳＴとクロックパルスＣＫ２の立ち下がりでアクティブになることによって２つ目の入力パルスＳＴを選択し、当該パルスＳＴを最終段のレジスタ１１−Ｎに第２の入力ＩＮ２として与える。この入出力関係を実現するためには、本シフトレジスタ回路の総段数Ｎは偶数である必要がある。

なお、ここでは、トランスファーゲート回路１２で生成したパルスＳＴを初段のレジスタ１１−１に第１の入力ＩＮ１として与え、トランスファーゲート回路１３で生成したパルスＳＴを最終段のレジスタ１１−Ｎに第２の入力ＩＮ２として与える構成を採っているが、これらパルスＳＴを外部から与える構成を採る場合には、トランスファーゲート回路１２、１３を設ける必要がない。また、シフトレジスタの総段数Ｎも偶数である必要がなくなる。

このような構成からなるシフトレジスタ回路において、本実施形態では、シフトレジスタ回路を構成するトランジスタのうち、ゲートに入力信号が与えられ、ソースにクロックが入力され、ドレインに出力線が接続されるトランジスタのゲート−ソース間容量とゲート−ドレイン間容量とを非対称にしている点に特徴がある。

＜シフトレジスタ回路の基本回路の構成例＞
図３は、本実施形態に係るシフトレジスタ回路の基本回路の構成例を説明する図である。この基本回路１は、図１に示すレジスタの１段に対応するもので、前段からの出力信号および次段からの出力信号を受けてノードＡの電位を制御する制御回路２と、ノードＡの電位を保持する電位保持回路３と、ゲートに入力信号が与えられ、ソースにクロックが入力され、ドレインに出力線が接続される第１のトランジスタＴｒ１とを備えた構成となっている。

制御回路２は、第１のトランジスタＴｒ１のゲート（ノードＡ）を前段の出力によってＯＮ電位のフローティング状態にセットする手段と、第１のトランジスタＴｒ１のゲート（ノードＡ）を後段の出力によってＯＦＦ電位のフローティング状態にリセットする手段とが含まれる。また、電位保持回路３は、次段の出力信号が入力されてから前段の次の出力が入力されるまで第１のトランジスタＴｒ１のゲート（ノードＡ）をＯＦＦ電位に保つ機能を備えている。

第１のトランジスタＴｒ１は、制御回路２の出力がゲートに入力され、ソースにクロックが入力され、ドレインに出力線が接続されたもので、制御回路２から出力される信号によってゲートが制御され、ソースに入力されるクロックのタイミングによってドレインに出力信号を発生させる。

図４は、図３に示す基本回路の動作を説明するタイミングチャートである。なお、ここでは、基本回路を構成する第１のトランジスタのチャネル型をＮチャネルとし、Ｈ、ＬはＨ＞Ｌの関係を持つ電源電圧を示すものとする。

先ず、前段からの出力信号であるＯＵＴｐｒｅパルス（図１、図２におけるＯＵＴ（ｎ−１）に対応）によりノードＡがＨ−Ｖｔｈまで充電された後、Ｈ電位（ＯＮ電位）のフローティング状態となる。ここで、Ｖｔｈは第１のトランジスタＴｒ１の閾値電圧である。次に、クロックＣＫ１がＬからＨになると同時に第１のトランジスタの容量を介してノードＡの電位が上昇し、クロックＣＫ１のＨ電位がＶｔｈ降下せずに出力線であるＯＵＴへ出力される。

次に、クロックＣＫ１がＨからＬになり出力線であるＯＵＴもＨからＬになる。同時にノードＡの電位もＨ−Ｖｔｈに戻る。その後、次段からの出力信号であるＯＵＴｎｅｘｔパルス（図１、図２におけるＯＵＴ（ｎ＋１）に対応）によりノードＡがＬにリセットされる。ＯＵＴｎｅｘｔパルスの立下り後はノードＡがＬ電位（ＯＦＦ電位）のフローティング状態となる。このＬ電位は、電位保持回路によって前段の次の出力信号が入力されるまで保持される。

本実施形態では、この第１のトランジスタＴｒ１に容量非対称トランジスタを用いることにより、ノードＡがＬ電位（ＯＦＦ電位）でフローティング状態の時、クロックＣＫ１から受けるカップリング量を小さくでき、誤動作に対するマージンを増加させることができる。

ここで、容量非対称トランジスタを第１のトランジスタに適用する場合、ソースにクロックＣＫ１が入力されることから、ゲート−ソース間容量よりゲート−ドレイン間容量の方が大きくなるよう設定する。これによって、同じチャネル領域サイズであって容量対象トランジスタを用いる場合に比べ、ゲート−ソース間容量が小さくなり、ゲートのノードＡがＬ電位でフローティングの状態でソースに入力されるクロックＣＫ１のカップリングの影響を抑制できるようになる。

＜シフトレジスタ回路の基本回路の具体的な構成例＞
図５は、本実施形態に係るシフトレジスタ回路の基本回路の具体的な構成例を説明する回路図である。この回路図は、図３に示す基本回路の具体的な回路構成の一つであり、図１に示すレジスタの１段に対応している。なお、以下で説明する基本回路の具体的な回路構成は一例であり、本発明はこれに限定されるものではない。

すなわち、このシフトレジスタ回路は、ゲートに入力信号が与えられ、ソースにクロック（ここではＣＫ１）が入力され、ドレインに出力線が接続される第１のトランジスタＴｒ１と、第１のトランジスタＴｒ１のゲートを前段の出力によってＯＮ電位のフローティング状態にセットする手段と、第１のトランジスタＴｒ１のゲートを後段の出力によってＯＦＦ電位のフローティング状態にリセットする手段と、次の前段出力が入力されるまで第１のトランジスタＴｒ１のゲートをＯＦＦ電位に保つ容量Ｃとを備えている。この第１のトランジスタＴｒ１として、先に説明した容量非対称トランジスタを適用する。

第１のトランジスタＴｒ１のゲートを前段の出力によってＯＮ電位のフローティング状態にセットする手段は、例えば第４のトランジスタＴｒ４と第３のトランジスタＴｒ３とを含み、ダイオード接続となっている第４のトランジスタＴｒ４のゲートに前段からの出力信号ＯＵＴｐｒｅが入力される。また、第３のトランジスタＴｒ３のゲートにはＯＮ電位が印加され、ドレインが第１のトランジスタＴｒ１のゲートに接続されている。

第１のトランジスタＴｒ１のゲートを後段の出力によってＯＦＦ電位のフローティング状態にリセットする手段は、例えば第５のトランジスタＴｒ５と第３のトランジスタＴｒ３とを含み、第５のトランジスタＴｒ５のゲートには後段からの出力信号ＯＵＴｎｅｘｔが入力される。また、第５のトランジスタＴｒ５のソースは第４のトランジスタＴｒ４のドレインと接続され、第５のトランジスタＴｒ５のドレインはＯＦＦ電位に接続される。

電位保持機能を備える容量Ｃ１は、第１のトランジスタＴｒ１のゲート−ドレイン間に接続されており、ノードＡの電位を保持する役目を果たす。また、第１のトランジスタＴｒ１のドレインには第２のトランジスタＴｒ２が接続され、第２のトランジスタＴｒ２のゲートに出力線ＯＵＴの信号がインバータＩｎｖを介して反転入力される。

図６は、図４に示す基本回路の動作を説明するタイミングチャートである。なお、ここでは、基本回路を構成する第１トランジスタのチャネル型をＮチャネルとし、Ｈ、ＬはＨ＞Ｌの関係を持つ電源電圧を示すものとする。

先ず、前段からの出力信号であるＯＵＴｐｒｅがＨになると、第４のトランジスタのドレインからＨ信号が出力される。これにより、ノードＡ、ＢがＨ−Ｖｔｈまで充電され、第１のトランジスタがＯＮ状態となる。ノードＡ、Ｂが充電された後は、Ｈ電位のフローティング状態となる。

次に、前段の出力信号ＯＵＴｐｒｅがＬになると、第４のトランジスタがダイオード接続のためにノードＡ、ＢはＨ−Ｖｔｈに保たれる状態となる。その後、クロックＣＫ１がＨになると、ノードＡはフローティングのため、クロックＣＫ１の電位上昇とともにカップリングにより電位上昇する。これにより、第１のトランジスタはゲート−ソース間電位Ｖｇｓを閾値以上に保つことができ、クロックＣＫ１のＨ信号（ＯＮ電位）をドレイン側の出力線ＯＵＴへ通すことができる（ブートストラップ構造）。

なお、この際、ノードＡとノードＢとは導通していないため、ノードＢがカップリングの影響を受けることはない。これにより、第４、第５のトランジスタに高いＶｄｓ電位がかからずに済む。また、出力線ＯＵＴがＨ状態となると、ノードＣがＬ状態となり、第２のトランジスタがＯＦＦ状態となる。

次に、クロックＣＫ１がＬになると、電位上昇していたノードＡはＨ−Ｖｔｈに戻り、出力線ＯＵＴがＬに下がるにつれてノードＣがＨに上がり、第２のトランジスタがＯＮ状態となる。

次いで、次段の出力信号ＯＵＴｎｅｘｔがＨになると、第５のトランジスタがＯＮとなり、ＯＦＦ電位に接続されることからノードＡ、ＢがＬとなる。その後、次段の出力信号ＯＵＴｎｅｘｔがＬになると、第５のトランジスタがＯＦＦとなり、ノードＡ、ＢはＬ電位でフローティング状態となる。このＬ電位でのフローティング状態は、容量Ｃによって次の前段からの出力信号ＯＵＴｐｒｅがＨとなるまで保持されることになる。

このような回路構成から成る本実施形態のシフトレジスタ回路では、クロックＣＫ１の入力が第１のトランジスタのソースのみであるため、クロック配線の負荷を軽減することが可能となる。また、長期間ＯＮ電位でフローティングとなるノードが存在せず、また長期間ＯＦＦ電位でフローティングとなるノードにつながるトランジスタからのリーク先が同じＯＦＦ電位となるため、リークに対するマージンを増加でき、電圧保持回路の簡略化を図ることが可能となる。

＜容量非対称トランジスタの構成例＞
図７は、本実施形態のシフトレジスタ回路で適用される容量非対称トランジスタの構造を説明する模式断面図で、（ａ）はボトムゲート構造、（ｂ）はトップゲート構造である。

図７（ａ）に示すボトムゲート構造では、ゲート電極１０ｇの上に絶縁膜３０を介してポリシリコン４０が形成され、このポリシリコン４０に形成されたソース領域およびドレイン領域にソース電極１０ｓおよびドレイン電極１０ｄが形成されている。本実施形態では、ドレイン電極１０ｄと導通するシールドメタル（図中破線参照）２０をチャネル上まで延出させる一方、ソース電極１０ｓにはシールドメタル２０を設けない構造を採用している。このようなシールドメタル２０の構造によって、ソース−ゲート間容量Ｃｇｓよりドレイン−ゲート間容量（Ｃｇｄ＋Ｃｇｄ２）の方が大きくなる。

図７（ｂ）に示すトップゲート構造では、ポリシリコン４０の上に絶縁膜３０を介してゲート電極１０ｇが形成され、ポリシリコン４０に形成されたソース領域およびドレイン領域にソース電極１０ｓおよびドレイン電極１０ｄが形成されている。本実施形態では、ドレイン電極１０ｄと導通するシールドメタル（図中破線参照）２０をゲート電極１０ｇ上まで延出させる一方、ソース電極１０ｓにはシールドメタル２０を設けない構造を採用している。このようなシールドメタル２０の構造によって、ソース−ゲート間容量Ｃｇｓよりドレイン−ゲート間容量（Ｃｇｄ＋Ｃｇｄ２）の方が大きくなる。

図８は、容量非対称トランジスタの構造を説明する模式平面図である。図８（ａ）に示す例は、図７に示すシールドメタルの構造を平面から見たもので、ドレイン電極に接続されるシールドメタルがチャネル領域（ゲート電極）上まで延出した状態となっている。

ここで、トランジスタがＯＦＦの時のソース−ゲート間容量Ｃｇｓおよびドレイン−ゲート間容量Ｃｇｄは、主にゲート電極のフリンジ部分で発生する。したがって、トランジスタがＯＦＦの時のソース−ゲート間容量Ｃｇｓを小さくしたい場合、ソース側のゲート長を小さくすれば良い。この時、トランジスタのＯＮ電流を下げないためには、ドレイン側のゲート長を大きくする必要がある。この例が、図８（ｂ）となっている。図８（ｂ）では、平面でみたときにチャネル領域においてソース電極側のゲート長を短く、ドレイン電極側のゲート長を長くしたものである。結果としてソース−ゲート間容量Ｃｇｓが小さく、ドレイン−ゲート間容量Ｃｇｄが大きいトランジスタとなる。

図８（ｃ）は、チャネル領域におけるソース電極側のゲート長が短く、ドレイン電極側のゲート長が長くなっているとともに、ドレイン電極に接続されるシールドメタルをチャネル領域まで延出した構造である。ソース側のゲート長が短い構造に加え、ドレイン側のシールドメタルが長く延出されていることから、ソース−ゲート間容量Ｃｇｓをドレイン−ゲート間容量Ｃｇｄに比べてより小さくできることになる。

図８（ｄ）は、ゲート電極の形状をドーナツ型にしたもので、ドーナツ型の内側にソース電極、外側にドレイン電極を配置した構造となっている。また、図８（ｅ）は、図８（ｄ）の構造に加え、ドレイン側のシールドメタルを大きくした構造となっている。このような構造であっても、ソース−ゲート間容量Ｃｇｓよりドレイン−ゲート間容量Ｃｇｄの方を大きくすることができる。

なお、上記説明した容量非対称トランジスタの構造は一例であり、本発明はこれらの構造に限定されるものではない。

図９は、図５に示す反転ユニットの回路例を説明する図である。反転ユニットとは、シフトレジスタ回路に入力される前段の出力ＯＵＴｐｒｅと次段の出力ＯＵＴｎｅｘｔとの切り換えを行う回路であり、信号の転送方向を反転させる際に用いられる。図９（ａ）、（ｂ）いずれの例でも、ｉｎ１に例えば前段の出力ＯＵＴｐｒｅが入力され、ｉｎ２に例えば次段の出力ＯＵＴｎｅｘｔが入力された場合、ＤＷＮ信号およびＤＷＮ信号の反転の”Ｈ”、”Ｌ”によってｏｕｔ１、ｏｕｔ２への出力切り換えを行うことができる。

また、図１０は、図５に示すインバータの回路例を説明する図である。インバータは、図５に示す第２のトランジスタのゲートと接続され、出力線ＯＵＴの信号を反転して第２のトランジスタのゲートに入力するものである。図１０（ａ）、（ｂ）いずれの例でも、ｉｎ側に図５の出力線ＯＵＴが入力され、これが”Ｈ”になった際、ｏｕｔを”Ｌ”にラッチすることができる。

＜適用例：表示装置＞
上記説明した本実施形態に係るシフトレジスタ回路は、液晶表示装置や有機ＥＬ（Electro Luminescence）あるいはＬＥＤ(Light Emitting Diode)表示装置に代表されるパネル型表示装置や、ＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置において、画素を選択するための垂直駆動回路や水平駆動回路を構成するシフトレジスタ回路として用いることができる。ただし、この適用例は一例に過ぎず、本発明によるシフトレジスタ回路はこの適用例に限られるものではなく、一般的なシフトレジスタ回路として広く用いることができる。

図１１に示すように、本発明の適用例に係るアクティブマトリクス型液晶表示装置は、画素１００１が行列状に多数配置されてなる画素アレイ部１００２と、この画素アレイ部１００２の各画素１００１を行単位で順次選択する垂直駆動回路１００３と、この垂直駆動回路１００３によって選択された行の各画素に映像信号を書き込む水平駆動回路１００４とを少なくとも有する構成となっている。垂直駆動回路１００３および水平駆動回路１００４は、画素アレイ部１００２と共に表示パネル１００５上に集積されて当該画素アレイ部１００２を駆動する駆動回路を構成している。

表示パネル１００５には、垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫがパネル外部から入力される。垂直スタートパルスＶＳＴおよび水平スタートパルスＨＳＴは、レベルシフト（Ｌ／Ｓ）回路群１００６およびインバータ回路群１００７を経た後、垂直駆動回路１００３および水平駆動回路１００４に与えられる。

垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平クロックパルスＨＣＫ，ｘＨＣＫは、レベルシフト回路群１００６およびインバータ回路群１００７を経た後、バッファ回路１００８，１００９およびバッファ回路１０１０，１０１１を介して直接垂直駆動回路１００３および水平駆動回路１００４に与えられる。レベルシフト回路群１００６は、低電圧振幅の垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫの各々を、高電圧振幅のパルス信号にレベルシフト（レベル変換）する。

なお、本例では、垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫを表示パネル１００５の外部から入力する構成としているが、これらの各種のタイミングパルスを生成するタイミングジェネレータを表示パネル１００５上に集積し、垂直スタートパルスＶＳＴおよび水平スタートパルスＨＳＴについては当該タイミングジェネレータから垂直駆動回路１００３および水平駆動回路１００４に直接に与え、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平クロックパルスＨＣＫ，ｘＨＣＫについてはバッファ回路１００８〜１０１１を介して垂直駆動回路１００３および水平駆動回路１００４に与える構成を採ることも可能である。

表示パネル１００５は、画素アレイ部１００２において、２枚の透明な絶縁性基板（例えば、ガラス基板）の一方の基板に、画素アレイ部１００２の行数ｍ分の走査線１０１２（１０１２−１〜１０１２−ｍ）と列数ｎ分の信号線１０１３（１０１３−１〜１０１３−ｎ）とがマトリクス状に配線されるとともに、所定の間隙をもって対向配置された他方の基板との間に液晶層が保持され、例えばその裏面側にバックライトが配置された構造となっている。そして、走査線１０１２と信号線１０１３との交点部分に画素１００１が配されることになる。

画素１００１は、図１１から明らかなように、ゲートが走査線１０１２に接続され、ソースが信号線１０１３に接続された薄膜トランジスタからなる画素トランジスタＴＦＴと、この画素トランジスタＴＦＴのドレインに画素電極が接続された液晶セルＬＣと、画素トランジスタＴＦＴのドレインに一方の電極が接続された保持容量ＣＳとを有す構成となっている。ここでは、液晶セルＬＣは、画素トランジスタＴＦＴで形成される画素電極とこれに対向して形成される対向電極との間で発生する容量を意味する。液晶セルＬＣの対向電極は、例えば保持容量ＣＳの他方の電極と共にコモン線１０１４に接続されている。

図１２は、垂直駆動回路の具体的な構成の一例を示すブロック図である。図１２から明らかなように、垂直駆動回路１００３はシフトレジスタ１０２１などによって構成され、垂直スタートパルスＶＳＴが与えられると、当該垂直スタートパルスＶＳＴを垂直クロックパルスＶＣＫに同期して順次シフトし、画素アレイ部１００２の各画素１００１を行単位で順次選択するための垂直走査パルスφＶ１〜φＶｍを各段から出力する。垂直走査パルスφＶ１〜φＶｍは、バッファ回路１０２２−１〜１０２２−ｍを介して画素アレイ部１０２の走査線１０２２−１〜１０２２−ｍに与えられる。

水平駆動回路１０４も、少なくともシフトレジスタを有する構成となっている。この水平駆動回路１００４において、シフトレジスタは水平スタートパルスＨＳＴが与えられると、当該水平スタートパルスＨＳＴを水平クロックパルスＨＣＫに同期して順次シフトし、各段から順次サンプリングパルスを出力する。そして、水平駆動回路１００４では、このサンプリングパルスを用いて表示パネル１００５の外部から供給される映像信号をサンプリングし、垂直駆動回路１００３によって選択された行の各画素１００１に対して点順次で、あるいは線順次で書き込む動作が行われる。

上記構成の液晶表示装置において、例えば、画素アレイ部１００２の各画素１００１を行単位で順次選択するための垂直走査パルスφＶ１〜φＶｍを各段から出力するシフトレジスタ１０２１として、先述した本実施形態に係るシフトレジスタ回路が用いられる。この実施形態に係るシフトレジスタ回路は、先述したように、第１のトランジスタとして容量非対称トランジスタが適用され、トランジスタのゲートの電位変動を抑制し、回路の安定性向上およびクロック配線の付加の軽減による低消費電力化を図ることができる。したがって、本実施形態に係るシフトレジスタ回路を、垂直駆動回路１００３のシフトレジスタ１０２１として用いることにより、走査線１０１２−１〜１０１２−ｍを少ない消費電力で、かつ安定した動作で駆動することができるため本液晶表示装置の低消費電力化および動作信頼性向上を図ることができる。

なお、本適用例では、本実施形態に係るシフトレジスタ回路を垂直駆動回路１００３を構成するシフトレジスタ１０２１として用いる場合を例に挙げて説明したが、この適用例は一例に過ぎず、水平駆動回路１００４を構成するシフトレジスタとして用いることも可能である。

また、本適用例では、画素１００１の表示エレメントとして液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られるものではなく、画素１００１の表示エレメントとして例えば有機ＥＬ素子を用いた有機ＥＬ表示装置など、他のアクティブマトリクス型表示装置にも同様に適用可能である。

＜適用例：電子機器＞
本実施形態に係るシフトレジスタ回路を適用した表示装置は、図１３に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上２００２に、液晶素子、薄膜トランジスタ、薄膜容量、受光素子等からなる画素をマトリックス状に集積形成した画素アレイ部２００２ａを設ける、この画素アレイ部（画素マトリックス部）２００２ａを囲むように接着剤２０２１を配し、ガラス等の対向基板２００６を貼り付けて表示モジュールとする。この透明な対向基板２００６には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてもよい。表示モジュールには、外部から画素アレイ部２００２ａへの信号等を入出力するためのコネクタとして例えばＦＰＣ（フレキシブルプリントサーキット）２０２３を設けてもよい。

以上説明した本実施形態に係る表示装置は、図１４〜図１８に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。以下に、本実施形態が適用される電子機器の一例について説明する。

図１４は、本実施形態が適用されるテレビを示す斜視図である。本適用例に係るテレビは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本実施形態に係る表示装置を用いることにより作成される。

図１５は、本実施形態が適用されるデジタルカメラを示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本実施形態に係る表示装置を用いることにより作製される。

図１６は、本実施形態が適用されるノート型パーソナルコンピュータを示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本実施形態に係る表示装置を用いることにより作製される。

図１７は、本実施形態が適用されるビデオカメラを示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本実施形態に係る表示装置を用いることにより作製される。

図１８は、本実施形態が適用される携帯端末装置、例えば携帯電話機を示す図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含み、そのディスプレイ１４４やサブディスプレイ１４５として本実施形態に係る表示装置を用いることにより作製される。

＜適用例：表示撮像装置＞
本実施形態に係る表示装置は、以下のような表示撮像装置に適用可能である。また、この表示撮像装置は、先に説明した各種電子機器に適用可能である。図１９には、表示撮像装置の全体構成を表すものである。この表示撮像装置は、Ｉ／Ｏディスプレイパネル２０００と、バックライト１５００と、表示ドライブ回路１２００と、受光ドライブ回路１３００と、画像処理部１４００と、アプリケーションプログラム実行部１１００とを備えている。

Ｉ／Ｏディスプレイパネル２０００は、複数の画素が全面に渡ってマトリクス状に配置された液晶パネル（ＬＣＤ（Liquid Crystal Display））からなり、線順次動作をしながら表示データに基づく所定の図形や文字などの画像を表示する機能（表示機能）を有すると共に、後述するようにこのＩ／Ｏディスプレイ２０００に接触または近接する物体を撮像する機能（撮像機能）を有するものである。また、バックライト１５００は、例えば複数の発光ダイオードが配置されてなるＩ／Ｏディスプレイパネル２０００の光源であり、後述するようにＩ／Ｏディスプレイ２０００の動作タイミングに同期した所定のタイミングで、高速にオン・オフ動作を行うようになっている。

表示ドライブ回路１２００は、Ｉ／Ｏディスプレイパネル２０００において表示データに基づく画像が表示されるように（表示動作を行うように）、このＩ／Ｏディスプレイパネル２０００の駆動を行う（線順次動作の駆動を行う）回路である。

受光ドライブ回路１３００は、Ｉ／Ｏディスプレイパネル２０００において受光データが得られるように（物体を撮像するように）、このＩ／Ｏディスプレイパネル２０００の駆動を行う（線順次動作の駆動を行う）回路である。なお、各画素での受光データは、例えばフレーム単位でフレームメモリ１３００Ａに蓄積され、撮像画像として画像処理部１４へ出力されるようになっている。

画像処理部１４００は、受光ドライブ回路１３００から出力される撮像画像に基づいて所定の画像処理（演算処理）を行い、Ｉ／Ｏディスプレイ２０００に接触または近接する物体に関する情報（位置座標データ、物体の形状や大きさに関するデータなど）を検出し、取得するものである。なお、この検知する処理の詳細については後述する。

アプリケーションプログラム実行部１１００は、画像処理部１４００による検知結果に基づいて所定のアプリケーションソフトに応じた処理を実行するものであり、例えば検知した物体の位置座標を表示データに含むようにし、Ｉ／Ｏディスプレイパネル２０００上に表示させるものなどが挙げられる。なお、このアプリケーションプログラム実行部１１００で生成される表示データは表示ドライブ回路１２００へ供給されるようになっている。

次に、図２０を参照してＩ／Ｏディスプレイパネル２０００の詳細構成例について説明する。このＩ／Ｏディスプレイパネル２０００は、表示エリア（センサエリア）２１００と、表示用Ｈドライバ２２００と、表示用Ｖドライバ２３００と、センサ読み出し用Ｈドライバ２５００と、センサ用Ｖドライバ２４００とを有している。

表示エリア（センサエリア）２１００は、バックライト１５００からの光を変調して表示光を出射すると共にこのエリアに接触または近接する物体を撮像する領域であり、発光素子（表示素子）である液晶素子と後述する受光素子（撮像素子）とがそれぞれマトリクス状に配置されている。

表示用Ｈドライバ２２００は、表示ドライブ回路１２００から供給される表示駆動用の表示信号および制御クロックに基づいて、表示用Ｖドライバ２３００と共に表示エリア２１００内の各画素の液晶素子を線順次駆動するものである。

センサ読み出し用Ｈドライバ２５００は、センサ用Ｖドライバ２４００と共にセンサエリア２１００内の各画素の受光素子を線順次駆動し、受光信号を取得するものである。

次に、図２１を参照して、表示エリア２１００における各画素の詳細構成例について説明する。この図２１に示した画素３１００は、表示素子である液晶素子と受光素子とから構成されている。

具体的には、表示素子側には、水平方向に延在するゲート電極３１００ｈと垂直方向に延在するドレイン電極３１００ｉとの交点に薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）などからなるスイッチング素子３１００ａが配置され、このスイッチング素子３１００ａと対向電極との間に液晶を含む画素電極３１００ｂが配置されている。そしてゲート電極３１００ｈを介して供給される駆動信号に基づいてスイッチング素子３１００ａがオン・オフ動作し、オン状態のときにドレイン電極３１００ｉを介して供給される表示信号に基づいて画素電極３１００ｂに画素電圧が印加され、表示状態が設定されるようになっている。

一方、表示素子に隣接する受光素子側には、例えばフォトダイオードなどからなる受光用のセンサ３１００ｃが配置され、電源電圧ＶＤＤが供給されるようになっている。また、この受光センサ３１００ｃには、リセットスイッチ３１００ｄとコンデンサ３１００ｅが接続され、リセットスイッチ３１００ｄによってリセットされながら、コンデンサ３１００ｅにおいて受光量に対応した電荷が蓄積されるようになっている。そして蓄積された電荷は読み出しスイッチ３１００ｇがオンとなるタイミングで、バッファアンプ３１００ｆを介して信号出力用電極３１００ｊに供給され、外部へ出力される。また、リセットスイッチ３１００ｄのオン・オフ動作はリセット電極３１００ｋにより供給される信号により制御され、読み出しスイッチ３１００ｇのオン・オフ動作は、読出し制御電極３１００ｋにより供給される信号により制御される。

次に、図２２を参照して、表示エリア２１００内の各画素とセンサ読み出し用Ｈドライバ２５００との接続関係について説明する。この表示エリア２１００では、赤（Ｒ）用の画素３１００と、緑（Ｇ）用の画素３２００と、青（Ｂ）用の画素３３００とが並んで配置されている。

各画素の受光センサ３１００ｃ，３２００ｃ，３３００ｃに接続されたコンデンサに蓄積された電荷は、それぞれのバッファアンプ３１００ｆ，３２００ｆ，３３００ｆで増幅され、読み出しスイッチ３１００ｇ，３２００ｇ，３３００ｇがオンになるタイミングで、信号出力用電極を介してセンサ読み出し用Ｈドライバ２５００へ供給される。なお、各信号出力用電極には定電流源４１００ａ，４１００ｂ，４１００ｃがそれぞれ接続され、センサ読み出し用Ｈドライバ２５００で感度良く受光量に対応した信号が検出されるようになっている。

次に、本実施の形態の表示撮像装置の動作について詳細に説明する。

まず、この表示撮像装置の基本動作、すなわち画像の表示動作および物体の撮像動作について説明する。

この表示撮像装置では、アプリケーションプログラム実行部１１００から供給される表示データに基づいて、表示用ドライブ回路１２００において表示用の駆動信号が生成され、この駆動信号により、Ｉ／Ｏディスプレイ２０００に対して線順次表示駆動がなされ、画像が表示される。また、このときバックライト１５００も表示ドライブ回路１２００によって駆動され、Ｉ／Ｏディスプレイ２０００と同期した点灯・消灯動作がなされる。

ここで、図２３を参照して、バックライト１５００のオン・オフ状態とＩ／Ｏディスプレイパネル２０００の表示状態との関係について説明する。

まず、例えば１／６０秒のフレーム周期で画像表示がなされている場合、各フレーム期間の前半期間（１／１２０秒間）にバックライト１５００が消灯し（オフ状態となり）、表示が行われない。一方、各フレーム期間の後半期間には、バックライト１５００が点灯し（オン状態となり）、各画素に表示信号が供給され、そのフレーム期間の画像が表示されるようになっている。

このように、各フレーム期間の前半期間は、Ｉ／Ｏディスプレイパネル２０００から表示光が出射されない無光期間である一方、各フレーム期間の後半期間は、Ｉ／Ｏディスプレイパネル２０００から表示光が出射される有光期間となっている。

ここで、Ｉ／Ｏディスプレイパネル２０００に接触または近接する物体（例えば、指先など）がある場合、受光ドライブ回路１３００による線順次受光駆動により、このＩ／Ｏディスプレイパネル２０００における各画素の受光素子においてその物体が撮像され、各受光素子からの受光信号が受光ドライブ回路１３００へ供給される。受光ドライブ回路１３００では、１フレーム分の画素の受光信号が蓄積され、撮像画像として画像処理部１４へ出力される。

そして画像処理部１４００では、この撮像画像に基づいて、以下説明する所定の画像処理（演算処理）を行い、Ｉ／Ｏディスプレイ２０００に接触または近接する物体に関する情報（位置座標データ、物体の形状や大きさに関するデータなど）が検出される。

本実施形態に係るシフトレジスタ回路の構成例を示すブロック図である。 入力パルスＳＴ、クロックパルスＣＫ１、ＣＫ２およびレジスタ１１−１〜１１−Ｎの各入出力ＩＮ１（１）、ＩＮ２（Ｎ）、ＯＵＴ（１）〜ＯＵＴ（Ｎ）のタイミングチャートである。 本実施形態に係るシフトレジスタ回路の基本回路の構成例を説明する図である。 図３に示す基本回路の動作を説明するタイミングチャートである。 本実施形態に係るシフトレジスタ回路の基本回路の具体的な構成例を説明する回路図である。 図４に示す基本回路の動作を説明するタイミングチャートである。 本実施形態のシフトレジスタ回路で適用される容量非対称トランジスタの構造を説明する模式断面図である。 容量非対称トランジスタの構造を説明する模式平面図である。 図５に示す反転ユニットの回路例を説明する図である。 図５に示すインバータの回路例を説明する図である。 本発明の適用例に係るアクティブマトリクス型液晶表示装置を説明する図である。 垂直駆動回路の具体的な構成の一例を示すブロック図である。 フラット型のモジュール形状の例を示す模式図である。 本実施形態が適用されるテレビを示す斜視図である。 本実施形態が適用されるデジタルカメラを示す斜視図である。 本実施形態が適用されるノート型パーソナルコンピュータを示す斜視図である。 本実施形態が適用されるビデオカメラを示す斜視図である。 本実施形態が適用される携帯端末装置、例えば携帯電話機を示す図である。 本発明の第１の実施の形態に係る表示撮像装置の構成を表すブロック図である。 図１に示したＩ／Ｏディスプレイパネルの構成例を表すブロック図である。 各画素の構成例を表す回路図である。 各画素とセンサ読み出し用Ｈドライバとの接続関係を説明するための回路図である。 バックライトのオン・オフ状態と表示状態との関係について説明するためのタイミング図である。

符号の説明

１…基本回路、２…制御回路、３…電位保持回路、２１１−１〜１１−Ｎ…レジスタ、１２…トランスファーゲート回路、１３…トランスファーゲート回路、Ｃ１…容量、Ｔｒ１…第１のトランジスタ、Ｔｒ２…第２のトランジスタ、Ｔｒ３…第３のトランジスタ、Ｔｒ４…第４のトランジスタ、Ｔｒ５…第５のトランジスタ

Claims (7)

1. ゲート電極に入力信号が与えられ、ソース電極にクロックが入力され、ドレイン電極に出力線が接続される、同一の導電型で構成される複数のトランジスタを備えたシフトレジスタ回路において、
   前記トランジスタは、前記ゲート電極と、前記ゲート電極上に形成された絶縁膜と、当該絶縁膜上に形成されたポリシリコンと、当該ポリシリコンに形成されたソース領域及びドレイン領域にそれぞれ形成された前記ソース電極及び前記ドレイン電極と、前記ドレイン電極と導通し、前記ゲート電極の上側まで延設されたシールドメタルとを有し、ゲート−ソース間容量よりゲート−ドレイン間容量の方が大きい
   シフトレジスタ回路。
2. ゲート電極に入力信号が与えられ、ソース電極にクロックが入力され、ドレイン電極に出力線が接続される、同一の導電型で構成される複数のトランジスタを備えたシフトレジスタ回路において、
   前記トランジスタは、ポリシリコンと、当該ポリシリコン上に形成された絶縁膜と、当該絶縁膜上に形成された前記ゲート電極と、前記ポリシリコンに形成されたソース領域及びドレイン領域にそれぞれ形成された前記ソース電極及び前記ドレイン電極と、前記ドレイン電極と導通し、前記ゲート電極の上側まで延設されたシールドメタルとを有し、ゲート−ソース間容量よりゲート−ドレイン間容量の方が大きい
   シフトレジスタ回路。
3. 前記トランジスタと、前記トランジスタのゲートを前段の出力によってＯＮ電位のフローティング状態にセットする手段と、前記トランジスタのゲートを後段の出力によってＯＦＦ電位のフローティング状態にリセットする手段と、次の前段出力が入力されるまで前記トランジスタのゲートをＯＦＦ電位に保つ電位保持機能とを基本回路として備える
   請求項１又は２に記載のシフトレジスタ回路。
4. チャネル領域において前記ソース電極側のゲート長が短く形成され、かつ、前記ドレイン電極側のゲート長が長く形成される
   請求項１〜３のいずれか１項に記載のシフトレジスタ回路。
5. 前記ゲート電極の形状はドーナツ型であり、前記ソース電極は前記ゲート電極の内側に配置され、前記ドレイン電極は前記ゲート電極の外側に配置される
   請求項１〜３のいずれか１項に記載のシフトレジスタ回路。
6. 複数の画素が配置されて成る画素アレイ部と、
   前記画素アレイ部の各画素に送る信号を転送する、請求項１〜５のいずれか１項に記載のシフトレジスタ回路を有し、当該信号によって前記画素を駆動する駆動回路と
   を備える表示装置。
7. 請求項６に記載の表示装置と、
   前記表示装置が組み込まれる筐体と
   を備える電子機器。

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