JP2006276287A - 表示装置 - Google Patents

Abstract

【課題】 高動作マージン・高信頼性・狭額縁・小型・低コストの駆動回路一体型アクティブマトリクス型の表示装置の提供。
【解決手段】 ゲート線駆動回路１２は、ノードＡを構成する配線等が全てシール材１１よりも外側に配置されている。そのため、シール材１１に覆われている領域よりも容量値が小さいため、対向電極１１の電位変動によるノードＡの電位変動が小さい。したがって、動作マージンや信頼性の低下を、抑制することができる。また、図５（ｂ）に示すように、ノードＡの一部がシール材１１よりも外側に配置されている構成においては、図５（ａ）の構成と比較してシール材１１に覆われている分だけ、対向電極２１との容量が大きくなる。しかし、回路の動作マージンや信頼性の低下への影響を問題ない範囲に抑えることができれば、図５（ａ）と比較してＬを短くすることができる。すなわち、図５（ａ）の構成よりも、さらに表示装置の狭額縁化が可能となる。
【選択図】 図５

Description

本発明は、アクティブマトリクス型などの表示装置に関する。

≪１≫．まず、一般的なアクティブマトリクス型の駆動回路一体型液晶ディスプレイについて説明する。

絶縁基板上に形成したポリシリコンＴＦＴ（Thin Film Transistor：薄膜トランジスタ）は、かつて、高温プロセスのため高価な石英基板が必要であり、小型かつ付加価値の高い表示パネルに適用されていた。その後、減圧（ＬＰ）ＣＶＤ(Chemical
Vapor Deposition)、プラズマ（Ｐ）ＣＶＤ、スパッタリング法等により前駆膜を形成し、これをレーザでアニールして多結晶化する技術、すなわちガラス基板等が使用可能な低温でポリシリコンＴＦＴを形成できる技術が開発された。また同時に酸化膜形成技術や微細加工技術、回路設計技術等も進歩を重ねており、これらの結果、表示パネルの周辺回路を画素と同一の基板上に集積化した携帯電話、携帯情報機器、ノートＰＣ用のポリシリコンＴＦＴ表示パネルが作成されるようになってきている。

具体的な例として特許文献１を挙げることができる。図１９は、特許文献１に記載されている従来の一般的な駆動回路一体型の液晶表示装置のディスプレイシステムの構成を示すブロック図である。

図１９［１］を参照すると、従来の駆動回路一体型液晶表示装置では、マトリクス状に配線されＭ行Ｎ列の画素が配置されたアクティブマトリクス表示領域１１０と、行方向の走査回路（走査線（ゲート線）駆動回路）１０９と、列方向の走査回路（データ線駆動回路）３５０４と、アナログスイッチ３５０５と、レベルシフタ３５０３などが、表示デバイス基板１０１上に、ポリシリコンＴＦＴによって一体化して形成されている。コントローラ１１３、メモリ１１１、デジタル・アナログ変換回路（ＤＡＣ回路）３５０２、走査回路／データレジスタ３５０１などは、単結晶シリコンのウエハー上に形成された集積回路チップ（ＩＣチップ）であり、表示デバイス基板１０１の外部に実装されている。アナログスイッチ３５０５は、アクティブマトリクス表示領域１１０の列方向のデータ線の本数Ｎと同じ出力数を有している。

また、ポリシリコンＴＦＴで構成された従来の駆動回路一体型の液晶表示装置の中には、ＤＡＣ回路等のより複雑な回路を一体化して形成した装置も存在する。図１９［２］は、従来のＤＡＣ回路内蔵型の液晶表示装置のディスプレイシステムの構成を示すブロック図である。従来のＤＡＣ回路内蔵型の液晶表示装置では、ＤＡＣ回路を内蔵しない図１９［１］の装置と同様の、マトリクス状に配線されＭ行Ｎ列の画素が配列されたアクティブマトリクス表示領域１１０と、行方向の走査回路１０９、列方向の走査回路３５０６に加えて、データレジスタ３５０７、ラッチ回路１０５、ＤＡＣ回路１０６、セレクタ回路１０７、レベルシフタ／タイミングバッファ１０８等の回路が、表示デバイス基板１０１上に一体化されて形成されている。

この構成では、表示デバイス基板１０１の外部に実装されているコントローラＩＣは、高電圧を使用するＤＡＣ回路を含まず、メモリ１１１、出力バッファ１１２、コントローラ１１３と全て低電圧の回路・素子で構成可能である。その結果、液晶に書き込むための電圧信号を生成するために必要となる高電圧用のプロセスを併用することなくＩＣを作製できる。このため、その価格は、前述のＤＡＣを混載したＩＣよりも、低く抑えられる。
上記した液晶表示装置は、薄型・軽量である。このような特徴を生かして、これらの液晶表示装置は携帯型情報処理装置に搭載されている。

また、上記液晶表示装置は、一般的なＣＭＯＳ(Complementary Metal-Oxide Semiconductor)構成による駆動回路一体型の表示装置の一例である。ＣＭＯＳ構成をとることにより、例えば上記、行方向の走査回路１０９又は列方向の走査回路３５０６などの走査回路を構成するシフトレジスタ回路は、インバータ回路、及びクロックトインバータ回路を用いたスタティック回路により実現できる。

上記ＣＭＯＳ構成のＴＦＴ回路のみならず、ＮＭＯＳのみ又はＰＭＯＳのみで構成された、いわゆる単チャネルのＴＦＴで構成された駆動回路一体型の表示装置も提案されている。単チャネルのＴＦＴ回路は、ＣＭＯＳ構成のＴＦＴ回路と比較して省プロセスで作製できることから、低コストが期待できる。上記単チャネルのＴＦＴで構成されたシフトレジスタの公知例として、特許文献２を挙げる。

図２０に特許文献２のシフトレジスタの構成を示す回路図、図２１に動作を表すタイミングチャートをそれぞれ示す。

図２０［１］を参照すると、シフトレジスタ１０は実質的に同一の複数のステージ１１を備えている。これらのステージ１１は、図示ブロック内に「段」と表示されており、各ステージには入力端子１２及び出力端子１３が設けられる。これらのステージ１１は、カスケード接続され、したがって、各ステージの出力端子１３が次のステージの入力端子１２に接続されている。各ステージ１１は、また、２つのクロック入力端子１４、１５をも備える。クロック発生器２２は、位相が互いにずれている３つのクロック信号Ｃ１、Ｃ２、Ｃ３を発生する。それぞれ異なる組み合わせのクロック信号対が各ステージのクロック端子１４、１５に入力され、各ステージは、その両隣のステージが受信するクロック信号対とは異なるクロック信号対を受信する。これらのクロックパルスＣ１、Ｃ２、Ｃ３及び４つの出力パルスの関係は、図２１［１］に示されている。

図２０［２］には、図２０［１］の各ステージ１１に含まれる回路の好ましい実施形態が示されている。図２０［２］を参照すると、ステージ１１はＴＦＴ１６〜２１で構成されている。

本公知例の動作について、図２１［２］を中心に用いて説明する。時間Ｔ０では、ノードＰ２はハイレベルであり、ＴＦＴ１７はオンしており、出力端子１３は、低電圧ＶＳＳでバイアスされている。入力パルスが、入力端子１２に入力され、クロックパルスＣ３がクロック端子１５に供給されると、ＴＦＴ１８、２０、２１は同時にオン状態となる。したがって、ノードＰ１は、ＶＤＤ−Ｖｔに等しい電圧に向かって正になり始める。ここに、Ｖｔは、ＴＦＴ１８のしきい値電圧である。これにより、ＴＦＴ１６はバイアスされる。同時にＴＦＴ２１がオン状態となっているので、ノードＰ２はＬｏレベルになる。

ノードＰ２がＬｏレベルになると、ＴＦＴ１７はオフ状態であるが、クロックパルスＣ１がＬｏレベルであるので、出力端子１３はＬｏレベルのままである。ＨｉレベルのクロックパルスＣ１が、クロック端子１４に入力されるときには、ＴＦＴ１６は既にＨｉレベルにプリチャージされており、しかも、ノードＰ１にはゲート／ドレインの固有容量によって昇圧される。これによって、出力端子１３は、クロック信号Ｃ１に追従することができる。したがって、この出力パルスによって表示装置の選択線（ゲート線）を所望の電圧に充電し、さらに後続するステージにＨｉレベルの入力パルスを供給する。

≪２≫．次に、対向電極の反転駆動について説明する。

図１９では、表示装置を構成するトランジスタ回路基板について述べた。しかし、表示装置として機能するためには、対向基板を設け、電気光学素子を狭持する必要がある。以下に、図１９におけるＮ行Ｍ列アクティブマトリクス表示１１０を構成する画素について説明する。

図２２［１］を参照して、一般的な液晶表示装置における画素について説明する。一般的な液晶表示装置における画素の構成図を図２２［１］に示す。図２２［１］を参照すると、一般的な液晶表示装置の画素は、スイッチＴＦＴ１８００、データ線１０１１、ゲート線１０１０、保持容量１８０２、共通線１８０１、電気光学素子（液晶）１００４、対向電極１００２で概ね構成されている。ここでは、スイッチＴＦＴ１８００がＮＭＯＳのＴＦＴで構成されている例を挙げている。

図２２［１］の駆動方法を表すタイミングチャートを、図２２［２］に示す。図２２［２］を参照しながら、駆動方法を説明する。ゲート線１０１０に印加する電圧は、図２２［２］の（Ｇ１，Ｇ２，・・・・，Ｇｎ−１，Ｇｎ：ｎは２以上の整数）のように、順次、Ｈｉ電圧となっていく。ゲート線１０１０がＨｉ電圧となると、スイッチＴＦＴ１８００がオン状態となり、データ線１０１１と保持容量１８０２のノードＡとが導通状態となり、ノードＡにデータ線１０１１の電圧が書き込まれる。このとき、共通線１８０１と対向電極１００２との電位Ｖｃｏｍは、図２２［２］に示すとおり等しい。このとき、ノードＡと対向電極１００２との電圧差が、液晶１００４に印加される電圧である。この電圧によって液晶１００４の透過率が異なるため、この電圧を制御することにより表示素子としての機能を満たす。また、図２２［２］に示すとおり、Ｖｃｏｍは隣り合うゲート線１０１０毎に反転する。さらに、フレーム毎に反転する。こうすることにより、Ｖｃｏｍを一定に駆動する場合と比較して、データ線１０１１の電圧の振幅が小さくて済むというメリットがある。

≪３≫．次に、シール材とドライバ回路との相対位置関係について説明する。

図２２［１］の構成においては、トランジスタ回路で構成された駆動回路は図示しなかったが、画素を駆動する駆動回路におけるＴＦＴ基板上の位置とシール材に対する位置との関係については、以下に挙げるような様々な公知例がある。

まず、特許文献３を示す。図２３［１］は、本公知例の液晶表示装置の断面構造を示す断面図である。図２３［１］より、本公知例では、ドライバ回路３０４が、シール材３０３に対し、液晶部側に位置する構成をとっている。

また、別の公知例として特許文献４を示す。図２３［２］は、本公知例の構成を示す断面図である。この構成では、ゲート線駆動回路（ドライバ回路）２１は、一部が液晶２８に覆われ、残りの部分がシール部材２６の下に設置されている構成である。

また、別の公知例として特許文献５を示す。図２３［３］は、本公知例の構成を示す断面図である。この構成では、ドライバ回路２０３は、シール２０６の下に位置しており、ちょうどシール２０６に覆われている構成である。

また、別の公知例として特許文献６を示す。図２３［４］は、本公知例の構成を示す断面図である。この構成では、ドライバ１０３は、接着剤１０８よりも外側に設置されている構成である。ここでの接着剤１０８は、前述した別の公知例におけるシール材３０３、シール部材２６、シール２０６などとほぼ同等の役割を担う。

≪４≫．次に、対向電極の公知例について説明する。また、導電性シール材による対向基板とのコンタクト方法について説明する。

対向電極の公知例として、特許文献７を示す。図２４［１］に本公知例の平面図、図２４［２］に同じく断面図をそれぞれ示す。

図２４において、電気光学装置は、透明な第１基板の一例としてのＴＦＴアレイ基板１０と、透明な第２基板の一例としての対向基板２０との間に、液晶層５０が封入されて成り、ＴＦＴアレイ基板１０と対向基板２０とは、画素表示領域１０の周辺に位置するシール領域に設けられたシール材５２により相互に接着されている。シール材５２は、両基板を貼り合わせるための、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、製造プロセスにおいてＴＦＴアレイ基板１０上に塗布された後、紫外線照射、加熱などにより硬化したものである。また、シール材５２中には、当該電気光学装置がプロジェクタ用途のように小型で拡大表示を行う電気光学装置であれば、両基板間の距離（基板間ギャップ）を所定値とするためのグラスファイバ又はガラスビーズ等のギャップ材（スペーサ）が散布されていてもよい。又は、当該電気光学装置が液晶ディスプレイや液晶テレビのように大型で等倍表示を行う電気光学装置であれば、このようなギャップ材は液晶層５０に含まれてよい。

シール材５２が配置されたシール領域の内側に並行して、画像表示領域１０の額縁領域を規定する第１遮光膜５３が対向基板２０上に設けられている。シール材５２が配置されたシール領域の外側の周辺領域には、データ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４がこの一辺に隣接する二辺に沿って設けられている。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域の両側にそれぞれ設けられた二つの走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも一箇所において、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が設けられている。

図２４［２］において、ＴＦＴアレイ基板１０上には、画素スイッチング用ＴＦＴや走査線、データ線、容量線等の配線が形成された後の画素電極９ａ上に、ポリイミド系材料からなる配向膜が形成されている。他方、対向基板２０上には、対向電極２１の他、カラーフィルタ、第１遮光膜５３等が形成された最上層部分（図２４［２］において最下に位置する層）に、ポリイミド系材料からなる配向膜が形成されている。これらの一対の配向膜は各々、製造プロセスにおいてポリイミド系材料を塗布し、焼成した後、液晶層５０中の液晶を所定方向に配向させると共に液晶に所定のプレチルト角を付与するように配向処理が施されている。また、液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、一対の配向膜間で所定の配向状態をとる。

本公知例では、図２４［１］に示すように、平面的に見てシール材５２の下辺の大部分を囲む太線で示した矩型領域には、図２４［２］に示すようにシール材５２とＴＦＴ基板アレイ１０との間に導電体からなるシールド層８０が形成されている。特にシールド層８０は、ＴＦＴアレイ基板１０上に形成された電気信号線及びその引き出し線並びにサンプリング回路駆動信号線と、対向基板２０上に形成された対向電極２０上に形成された対向電極２１との間に介在しており、後者を前者から電気的シールドするように構成されている。

特開２００４−４６０５４号公報（第３１−３２頁、図３７、３８） 特許２８３６６４２号公報（第４頁、図１〜図４） 特許３２０８９０９号公報（第４頁、図３（ｂ）） 特許２８９３４３３号公報（第３頁、図２） 特許３４１３２３０号公報（第４頁、図２（ｂ）） 特許３４１０７５４号公報（第３頁、図２） 特開２００１−１８３６９６号公報（第１０頁、図１、２）

前述した図２０のような、単チャネルＴＦＴによるダイナミック回路を、電気光学素子を用いた表示装置に適用した際の問題点について以下に説明する。通常、表示装置は、図２３に示すとおり、二枚の基板を対向させている。すなわち、上記ダイナミック回路が作製された基板に対面するように、対向基板が存在する。ダイナミック回路が作製された基板と対向基板との間の構成は、そのダイナミック回路の作製された位置によって異なる。

例えば、図２３［１］におけるドライバ回路３０４の上面には、液晶材やギャップ材３２１等が存在し、さらにその上面に対向電極３１１が存在する。すなわち、ドライバ回路３０４のあるノードに着目すると、ちょうど対向電極３１１と共に液晶材（さらにギャップ材３２１を加える場合もある）を狭持した容量を形成していることになる。

また、図２３［２］におけるゲート線駆動回路２１は、一部がシール材２６、残りの一部が液晶２８に覆われていて、コモン電極２４が対向して存在する。ゲート線駆動回路２１の着目するノードによって異なるが、やはり容量を形成している。

また、図２３［３］におけるドライバ回路２０３は、シール２０６に覆われ、かつ共通電極２１８が対向して存在している構成である。本公知例のシール２０６が導電性を有し、ドライバ回路２０３の上方で対向基板とコンタクトをとった場合の断面構成について図２５を使って説明する。図２５は、特許文献５の公知例の課題についての説明図である。

シール２０６は、図示されていない対向基板側の電極と導通している。そのシール２０６と、ＴＦＴ基板側の電極である対向コンタクト１２００とが導通している。このとき、対向コンタクト１２００と、その直下にあるドライバ回路２０３のあるノードとが、それぞれ電極となって、層間膜２０７を狭持した容量を形成する。

上記のとおり、対向側の電極（図２３［１］の対向電極３１１、図２３［２］のコモン電極２４、図２３［３］のシール２０６）と、回路基板側の駆動回路（図２３［１］のドライバ回路３０４、図２３［２］のゲート線駆動回路２１、図２３［３］のドライバ回路２０３）のノードとが容量を形成しており、電気光学素子やシール材等を狭持した構成となっている。この様子は、図２６［１］のように模式的に表すことができる。図２６［１］は、駆動回路と対向電極との関係を表した模式図である。

図２６［１］を参照すると、駆動回路のあるノードＮと対向電極１００１とが両電極となり、両者の距離や、狭持してなる液晶や、シール材等の比誘電率などが、容量Ｃのパラメータとなる。ここで、ノードＮの電位をＶｎとした場合、ノードＮがフローティングの状態のときは、Ｖｃｏｍの変動によりＶｎは、図２６［２］のＶｃｏｍ及びＶｎの電位を表すタイミングチャートに示すようなる。つまり、ＶＨからＶＬの振幅で変動するＶｃｏｍに対し、フローティングノードであるノードＮは、ＶＨ’からＶＬ’まで変動する。

フローティング状態のノードの電位が、Ｖｃｏｍの変動により変動する時の問題点について、具体的に特許文献２の公知例を挙げて説明する。図２０［２］及び図２１［２］を参照すると、入力がＬｏレベルになった状態において、ＴＦＴ１８がオフ状態となる。このとき、ノードＰ２はオフ状態であるため、ＴＦＴ１９も同様にオフ状態である。したがって、このときノードＰ１は、フローティング状態であるため、ノードＰ１の電位は図２６［２］におけるＶｎと同様に変動する。ノードＰ１の電位はＴＦＴ１６のゲートに印加する電圧であるため、ノードＰ１の電位が想定値よりも下降すると、ＴＦＴ１６の電流駆動能力が低下する。一方、ノードＰ１の電位が想定値よりも上昇すると、ＴＦＴ１６には必要以上の電圧が印加される。前者の場合、出力１のＨｉレベルに到達するための時間が増加し、回路動作の遅延を引き起こすため、動作マージンの低下を招く。また、後者の場合、ＴＦＴ１６の電圧・電流ストレスによる信頼性低下を招く。

特に、特許文献５の公知例においては、容量形成部分が、対向基板とＴＦＴ回路のノードとではなく、シール材及びＴＦＴ基板のコンタクトに利用している配線とＴＦＴ回路のノードとで形成されているため、形成している容量値が非常大きい。したがって、上記の変動量は必然的に大きくなるため、問題が顕著になる。

また、ＣＭＯＳで構成された駆動回路を用いた場合においても、例えば図２６［３］に示すようなクロックトインバータ回路においては、ＮＭＯＳトランジスタＮ１とＮ２との間のノードＮ又はＰＭＯＳトランジスタＰ１とＰ２との間のノードＰが動作上、フローティングになる期間が存在する。したがって、ダイナミック回路の場合と同様、フローティングノードの電位がＶｃｏｍの変動に伴って変動することにより、上記ダイナミック回路と同様、誤動作や、誤動作を起こさなくとも回路動作マージンの低下や、信頼性低下などを生ずると考えられる。

公知例の図２３［４］の構成のようにドライバ１０３を、接着剤１０８よりも外側に配置した場合については、上述のような問題は低減されると考えられる。しかし、接着剤１０８の端からガラス基板１０１の端までの距離（額縁）を大きくしてしまう、という別の問題が発生する。額縁が大きい場合、基板面積が増大するためにコスト高を引き起こすと共に、近年の表示装置に対する小型化の要請に応えることが困難となる。

また、公知例の図２４の構成では、シールド層を用いることにより、一定電圧である対向電極２１との容量カップリングの問題について、シールド層８０を用いて解決している。しかし、これは配線部に関する公知例であって、駆動回路に対するものではない。また、シールド層８０を作製するプロセスを追加することにより、コスト高を引き起こすことが考えられる。

したがって、各公知例について、対向電極の電位Ｖｃｏｍが時間的に変動する動作を行う表示装置に適用すると、（イ）駆動回路の誤動作や、動作マージンの低下や、信頼性低下、（ロ）額縁の長さの増大、（ハ）高コスト、のいずれかを引き起こすといえる。

そこで、本発明の目的は、高動作マージン・高信頼性・狭額縁・小型・低コストの駆動回路一体型アクティブマトリクス型の表示装置を提供することにある。

［発明の特徴］
本発明の表示装置は、一対の基板を枠状のシール材によって接着し、一対の基板間かつシール材の内側に電気光学素子を狭持し、一方の基板側に電気光学素子を制御する複数の画素を有する表示領域を形成し、他方の基板に対向電極を形成しており、画素を制御するドライバ回路の内、フローティング状態となる期間が存在するノードの少なくとも一部が、シール材よりも外側に存在している。また、画素を制御するドライバ回路の内、フローティング状態となる期間が存在するノードの少なくとも一部が、シール材よりも外側に存在していて、かつ、残りの回路要素が、シール材に覆われている（図１、図５、図９）。

画素を制御するドライバ回路の内、少なくともブートストラップ効果を引き起こすための回路要素が、シール材よりも外側に存在している。また、画素を制御するドライバ回路の内、少なくともブートストラップ効果を引き起こすための回路要素が、シール材よりも外側に存在していて、かつ、残りの回路要素が、シール材に覆われている（図１、図５、図９）。言い換えると、画素を制御するドライバ回路の内、少なくとも画素を活性化状態とする信号を発生する回路要素が、シール材よりも外側に存在していて、かつ、残りの回路要素が、シール材に覆われている。

画素を制御するドライバ回路の内、ダイナミック回路の一部が、シール材よりも外側に存在している。また、画素を制御するドライバ回路の内、ダイナミック回路の一部が、シール材よりも外側に存在していて、かつ、残りの回路要素が、シール材に覆われている（図１、図１２（ｃ））。

画素を制御するドライバ回路が、転送回路と出力回路とから構成されていて、転送回路が、シール材よりも外側に位置し、出力回路がシール材に覆われている（図１２（ｃ））。

画素を制御するドライバ回路と対向する基板上に、対向電極が存在しない（図１４）。

シール材が、第１のシール材と、第２のシール材とで構成されており、第１のシール材が非導電性を有し、第２のシール材が導電性を有し、かつ、ゲート線駆動回路の一部が第１のシール材に覆われている（図１５）。

シール材の外側に、非導電性を有するとともに基板間のギャップを制御する手段が存在し、ゲート線駆動回路の一部が、前記基板間のギャップを制御する樹脂に覆われている(図１６)。

対向電極と、ＴＦＴ基板とを導通する手段が、ゲート線駆動回路が形成されている領域以外に存在する（図１７）。

シール部の外側に非導電性を有する第１のシール材が存在し、かつ、シール部の内側に導電性を有する第２のシール材が存在し、かつ、第１のシール材と第２のシール材との間に、基板間のギャップを制御する樹脂が存在していて、かつ、ゲート線駆動回路の一部が、第１のシール材又は基板間のギャップを制御する樹脂に覆われている(図１８)。

［作用］
本発明の表示装置は、画素を駆動する信号を発生するドライバ回路の内、フローティング状態となる期間が存在するノード又はブートストラップ効果を起こす回路要素が、シール材よりも外側に位置し、他の回路要素がシール材に覆われているため、上記ドライバ回路が、シール材よりも外側に位置する構成と比較して狭額縁を実現するだけでなく、対向基板の電位変動が、前記ノード又は前記ブートストラップ効果を起こす回路要素に影響を及ぼすことがなく、高動作マージン・高信頼性の回路が実現できる。

画素を駆動する信号を発生するドライバ回路の内、ダイナミック回路の少なくとも一部が、シール材よりも外側に位置し、他の回路要素がシール材に覆われているため、上記ドライバ回路が、シール材よりも外側に位置する構成と比較して狭額縁を実現するだけでなく、対向基板の電位変動が、前記ダイナミック回路の動作に影響を及ぼすことがなく、高動作マージン・高信頼性の回路が実現できる。

画素を駆動する信号を発生するドライバ回路の内、転送回路がシール材よりも外側に位置し、出力回路がシール材に覆われているため、上記ドライバ回路が、シール材よりも外側に位置する構成と比較して狭額縁を実現するだけでなく、対向基板の電位変動が、前記転送回路に影響を及ぼすことがなく、高動作マージン・高信頼性の回路が実現できる。

画素を駆動する信号を発生するドライバ回路と対向する基板上に、対向電極が存在しないため、対向基板の電位変動が、前記ドライバ回路の動作に影響を及ぼすことがなく、高動作マージン・高信頼性の回路が実現できる。

狭額縁による基板の小型化が可能となり、低コスト化が実現できる。

シール材が、第１のシール材と、第２のシール材とで構成されており、第１のシール材が非導電性を有し、第２のシール材が導電性を有し、かつ、前記ドライバ回路の一部が第１のシール材に覆われているため、前記ゲート線駆動回路に影響を及ぼすことがなく、高動作マージンの回路・高信頼性が実現できる。

シール材の外側に、非導電性を有する基板間のギャップを制御する手段が存在し、前記ドライバ回路の一部が、前記基板間のギャップを制御する手段に覆われているため、前記ドライバ回路に影響を及ぼすことがなく、高動作マージン・高信頼性の回路が実現できる。

対向電極とＴＦＴ基板とを導通する手段が、前記ドライバ回路が形成されている領域以外に存在するため、前記ドライバ回路に影響を及ぼすことがなく、高動作マージン・高信頼性の回路が実現できる。

本発明によれば、対向電極の電位変動の影響を受けやすい回路要素をシール部外へ置き、そうでない回路要素をシール部内へ置くなどの工夫により、対向電極の電位変動の影響を排除しつつ狭額縁化を図れるので、高動作マージン・高信頼性・狭額縁・小型・低コストの駆動回路一体型アクティブマトリクス型の表示装置を提供することができる。

本発明を実施するための最良の形態について述べるにあたり、「基板間ギャップ」とはＴＦＴ基板１０と対向基板１９との間の距離を示す。

（第１実施形態）
第１実施形態は、請求項１〜８に相当する。第１実施形態について、図面を使って詳細に説明する。

［構造］
図１［１］に、第１実施形態の表示装置の平面図を示す。第１実施形態の表示装置は、ＴＦＴ基板１０上に、シール材１１、ゲート線駆動回路１２、データ線駆動回路１３、画素アレイ１４、ゲート線１５、データ線１６、対向コンタクト１７、端子パッド１８で概ね構成されている。シール材１１は、対向基板（図示せず）との接着に用いられる。シール材１１の中には、基板間ギャップを規定するギャップ調整手段が介在していてもよい。また、シール材１１は、それ自身が導電性を有するものが望ましく、例えばシール材１１を構成する樹脂の中に金属材料を含有する構成が望ましいが、トランスファ電極をシール領域外に設ける場合は、それを含有していなくても構わない。ゲート線駆動回路１２は、ゲート線１５を経由して画素アレイ１４を制御するための回路である。データ線駆動回路１３は、データ線１６を経由して画素アレイ１４に映像信号を供給する回路である。対向コンタクト１７は、ＴＦＴ基板１０上にあって、シール材１１及び対向電極（図示せず）を導通させるための手段である。端子パッド１８は、例えばフレキシブルケーブルを使った外部機器との電気接続に用いられ、ゲート線駆動回路１２、データ線駆動回路１３及び画素アレイ１４に必要な制御信号や電源電圧等を供給する電気配線（図示せず）と接続されている。

図１［２］に、第１実施形態の表示装置の断面図を示す。図１［２］は、図１［１］に示した第１実施形態の表示装置のＩ−Ｉ線縦断面を示している。本図は、ＴＦＴ基板１０に対向基板１９を設置し、シール材１１の内側に電気光学素子２０を狭持している状態を示すものである。ＴＦＴ基板１０上には、ゲート線駆動回路１２が形成されており、ゲート線駆動回路１２の出力部分にゲート線１５が接続されている。ゲート線１５は、シール材１１の下を経由して画素アレイ１４まで延伸されている。ゲート線駆動回路１２は、一部がシール材１１に覆われ、残りがシール材１１よりも外側に位置している。

このとき、ゲート線駆動回路１２上には、シール材１１に覆われている領域とシール材１１よりも外側の領域とが存在する。これらの領域と対向電極２１とで形成されたそれぞれの単位面積あたりの容量値は、ＴＦＴ基板１０と対向基板１９とのギャップが等しいことから、両基板間に介在する物質の比誘電率で比較できる。例えば樹脂で構成されたシール材１１で覆われた領域と、シール材１１よりも外側の領域（大気として扱うことができる）とでは、シール材１１に覆われている領域の比誘電率が高いことは明らかである。したがって、ゲート線駆動回路１２上の任意の領域と対向電極２１とで形成された単位面積あたりの容量値は、シール材１１に覆われている部分の方が大きい。

電気光学素子２０は、例えば画素アレイ１４と対向電極２１との間に印加された電界により自身の透過率が変動する素子（例えば液晶）でも良いし、画素アレイ１４と対向電極２１との間に印加された電界により発光強度が変動する素子（例えばＥＬ）でも良いし、画素アレイ１４に電流を流すことにより発光する素子（例えばＬＥＤ）でも構わない。

ゲート線駆動回路１２は、図２に示すように、クロック信号線２２、転送回路２３等で概ね構成されている。クロック信号線２２は、転送回路２３に供給するクロック信号ＣＬＫ１、ＣＬＫ２及びＩＮを表している。図２より明らかなように、供給するクロック信号は、隣り合う転送回路２３により異なる。例えばＣＬＫ１は、図中のＡ及びＣの転送回路２３に供給される。一方、ＣＬＫ２は、図中のＢの転送回路２３に入力される。また、ＩＮは、この信号を順次転送することにより、転送回路２３をアクティブ状態とし得る信号である。転送回路２３は、前述のクロック信号線２２の信号を受けて制御され、順次図中の上の転送回路２３へ制御信号を転送する機能と、画素をアクティブにする信号を発生して、ゲート線１５へ供給する機能とを有する回路である。図２には、Ａ→Ｂ→Ｃへ転送される様子を模式的に示している。

図３に転送回路２３の基本回路例の回路図、図４に動作を示すタイミングチャートを示す。転送回路２３は、薄膜トランジスタＮ１〜Ｎ６で構成されている。本回路の出力は、ゲート線１５に接続されている。図４（ａ）におけるＩＮは図３におけるＩＮに対応している。また、Ｎ＋１は、後段の転送回路２３からの出力に対応している。また、ＶＨ及びＶＬは、それぞれＨｉレベル及びＬｏレベルの電圧を示す。また、Ｖｃｏｍは対向電極２１の電位を示す。

転送回路２３を構成する薄膜トランジスタＮ１，Ｎ６とシール材１１との相対位置について、図５を用いて説明する。ここに、図５は、ＴＦＴ基板１０上での転送回路２３の位置についての説明図である。図５（ａ）ではノードＡがシール材１１よりも外側に位置しているのに対して、図５（ｂ）ではノードＡの一部がシール材１１に覆われている。ここで、ＴＦＴ基板１０の基板端からシール材１１の外側のエッジまでの距離をＬとしたとき、図５（ｂ）に示す構成の方がＬを短くすることができる。

［動作］
まず、図１、図３及び図４を用いて第１実施形態の表示装置の動作について説明する。図示されていない外部機器からの制御信号は、端子パッド１８を経由して、データ線駆動回路１３、ゲート線駆動回路１２及び画素アレイ１４へ外部機器のクロック信号に従って順次転送される。

データ線駆動回路１３は、外部機器からの制御信号に従って、映像信号をデータ線１６を経由して画素アレイ１４へ供給する。また、ゲート線駆動回路１２は、データ線駆動回路１３と同様、外部機器からの制御信号に従って、ゲート線１５に画素アレイ１４を制御するための制御信号を供給する。画素アレイ１４は、データ線駆動回路１３より供給された映像信号に応じて表示動作を行う。

転送回路２３の動作について、図３及び図４を参照しながら説明する。まず、初段の転送回路２３（図２中のＡ）について説明する。ここでは、図３中のＣＬＫには、図４（ａ）のＣＬＫ１が供給される。まず、Ｔ１においてＩＮがＨｉになった時、ノードＡはＮ２によって（ＶＨ−Ｖｔ）に充電され、ノードＢはＮ３によってＶＬに放電される。ここに、ＶｔはＮ２のしきい値電圧である。続いて、Ｔ２においてそれぞれＩＮがＬｏ、ＣＬＫ１がＨｉになったときに、Ｎ２及びＮ３が非導通となり、ノードＡ及びＢが共にフローティング状態となる。この状態において、Ｎ５は、ゲート電極及びソース電極がそれぞれＶＬのため（Ｖｇｓ＝０Ｖ）、Ｎ５は非導通状態である。ここで、ＣＬＫ１がＨｉになっているので、Ｎ６のゲート容量とノードＡ及び対向電極２１で形成される容量との容量結合により、ノードＡの電位はＶＨからさらにＶｂだけ上昇する。これにより、最終的に出力信号の振幅はＶＤＤまで到達する。次段以降については、図３のＩＮに前段の出力信号を入力することにより、次段の転送回路２３がアクティブ状態となり、初段と同様の動作を行う。このように、順次転送しながら、各ゲート線１５に出力信号を供給してゆく。

ここで、ノードＡ及びノードＢがフローティング状態となっている期間（Ｔ２〜Ｔ３）において、ＶｃｏｍがＨｉ又はＬｏの場合、ノードＡの電位は、図４（ｂ）に示すとおり、それぞれＶｂ１又はＶｂ２に変動する。このとき、対向電極２１とノードＡとで形成される容量値が大きいほど、その変動値は大きくなる。ノードＡの電位がＶｂ１に減少した場合、Ｎ６のゲート印加電圧が設計値以下に減少するため、Ｎ６の電流駆動能力が下がり、回路の動作マージンが低下する。また、Ｖｂ２に増加した場合、Ｎ６のゲート印加電圧が設計値以上に増加するため、例えばＮ６の電圧・電流ストレスが増大し、信頼性が低下する。ノードＢの場合は、ノードＡとは異なり、電源電圧範囲内の動作であるため、ノードＡと比較すると回路動作への影響は小さい。したがって、対向電極２１の電位変動により、フローティング状態となったノードの電位も変動するので、回路の動作マージンや信頼性の低下を引き起こす。

しかしながら、本実施形態におけるゲート線駆動回路１２は、図５（ａ）に示すとおり、ノードＡを構成する配線等が全てシール材１１よりも外側に配置されている。そのため、シール材１１に覆われている領域よりも容量値が小さいため、対向電極２１の電位変動によるノードＡの電位変動が小さい。したがって、動作マージンや信頼性の低下を、抑制することができる。

また、図５（ｂ）に示すようにノードＡの一部がシール材１１よりも外側に配置されている構成においては、図５（ａ）の構成と比較してシール材１１に覆われている分だけ、対向電極２１との容量が大きくなる。しかし、回路の動作マージンや信頼性の低下への影響を問題ない範囲に抑えることができれば、図５（ａ）と比較してＬを短くすることができる。すなわち、図５（ａ）の構成よりも、さらに表示装置の狭額縁化が可能となる。

［製造方法］
本発明の第１実施形態の製造方法について以下に述べる。図６（ａ）〜（ｆ）に基づき、第１実施形態のＴＦＴ基板１０の製造方法について説明する。図６は、ガラス基板上にポリシリコンＴＦＴ技術により、ＮＭＯＳ
ＴＦＴで構成されたＴＦＴ基板１０を製造するプロセスを示している。

まず始めに、ガラス基板３０上に、酸化シリコン膜３１を形成した後、アモルファスシリコン３２を成長させる。ここに、酸化シリコン膜３１は、ガラス基板３０と、アモルファスシリコン３２との間に介在することにより、ガラス基板３０がアモルファスシリコン３２に与える影響を軽減するための層である。次に、エキシマレーザを用いてアニールし、アモルファスシリコン３２をポリシリコン化させる（図６（ａ））。

次に、フォトレジスト及びエッチングプロセスにより、ポリシリコン膜３２’をパターニングする（図６（ｂ））。さらに、フォトレジスト３３を塗布し露光した後、パターニングした状態で、リン（Ｐ）をドーピングすることにより、ｎチャネルのソースとドレイン領域を形成する（図６（ｃ））。

次に、膜厚が例えば９０ｎｍの酸化シリコン膜３４を成長させた後、例えばマイクロクリスタルシリコン（μ−ｃ−Ｓｉ）及びタングステンシリサイド（ＷＳｉ）で構成された層を成長させ、パターニングすることによりゲート電極３５を形成する（図６（ｄ））。

次に、酸化シリコン膜又は窒化シリコン膜で形成された層間膜３７を積層した後（図６（ｅ））、その層間膜３７にコンタクトホール３８を形成する（図６（ｆ））。

次に、アルミニウム又はクロムなどで形成された電極層３９を、例えばスパッタリング法で形成し、パターニングを行う（図１５（ｇ））。

このようにして、ＮＭＯＳ
ＴＦＴ及び容量を作成する。本実施形態では、ポリシリコン膜３２’の形成にエキシマレーザを用いるが、他のレーザ例えば連続発振するＣＷレーザ等を用いてもよいし、熱処理による固層成長を用いてもよい。このようにして、図６に示した工程により、ガラス基板３０にポリシリコンによるＴＦＴ基板１０が形成される。また、ＴＦＴ基板１０の作製プロセスのメリットとして、大面積基板上の高密度配線が可能となる。これは、高精細の画素アレイ１４を有する表示装置の実現に寄与する。

次に、対向基板１９の作製プロセスであるが、図１［２］の断面構造図では、対向基板１９に、対向電極２１が積層された構成をとっている。しかし、実際は、カラーフィルタや、電気光学素子２０に液晶材を用いた場合には配向膜等が積層される。

ＴＦＴ基板１０及び対向基板１９が作製された後、重ね合わせのプロセスに移行する。シール材１１は、予めシール材料の中に金属材料を含有させたものを、スクリーン印刷又はディスペンサ等により塗布した上で、ＴＦＴ基板１０及び対向基板１９を貼り合わせることが望ましい。上記プロセスにより、第１実施形態の表示装置を作製することができる。

（第２実施形態）
第２実施形態は、第１実施形態のＮＭＯＳをＰＭＯＳに置き換えたものであり、請求項１〜８に相当する。

［構造］
第２実施形態の構造について以下に説明する。第２実施形態の表示装置の平面構造は、第１実施形態と相違ないため、図１［１］が適用される。また、断面構造においても、第１実施形態と相違ないため、図１［２］が適用される。また、図１に示したゲート線駆動回路１２についても、第１実施形態と相違ないため、図３が適用される。

第２実施形態における第１実施形態との相違点は、転送回路２３の構成であるため、図７に構成例、図８に動作を表すタイミングチャートを示し以下に説明する。転送回路２３は、第１実施形態における薄膜トランジスタＮ１〜Ｎ６が薄膜トランジスタＰ１〜Ｐ６に、ＶＬがＶＨに、ＶＨがＶＬに、それぞれ置き換わった構成である。

第２実施形態における転送回路２３を構成する薄膜トランジスタＰ１及びＰ６と、シール材１１との相対位置について、図９を用いて説明する。ここに、図９は、転送回路２３のＴＦＴ基板１０上の位置についての説明図である。図９（ａ）ではノードＡがシール材１１よりも外側に位置しているのに対して、図９（ｂ）ではノードＡの一部がシール材１１に覆われている。ここで、ＴＦＴ基板１０の基板端からシール材１１の外側のエッジまでの距離をＬとしたとき、図９（ｂ）の構成の方がＬの長さを短くすることができる。

［動作］
第１実施形態と構成が同じものについては、その動作も第１実施形態と同じである。以下、第２実施形態独自の構成である図７に示した転送回路２３の動作について、図７及び図８を参照しながら説明する。

図７に示した回路は、図３に示した回路のＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）を、ＰＭＯＳトランジスタ（Ｐ１〜Ｐ６）に置き換えたものである。転送回路２３の動作について、図７及び図８を参照しながら説明する。まず、初段の転送回路２３（図２中のＡ）について説明する。ここでは、図７中のＣＬＫには、図８（ａ）のＣＬＫ１が供給される。まず、Ｔ１においてＩＮがＬｏになった時、ノードＡはＰ２によってＶＬに放電され、ノードＢはＰ３によってＶＨに放電される。続いて、Ｔ２においてＩＮがＨｉになったときにＰ２及びＰ３が非導通となり、ノードＡ及びＢが共にフローティング状態となる。この状態において、Ｐ５は、ゲート電極及びソース電極がそれぞれＶＨのため（Ｖｇｓ＝０Ｖ）、非導通状態である。ここで、ＣＬＫ１がＬｏであるため、Ｐ６のゲート容量とノードＡ及び対向電極２１で形成される容量との容量結合により、ノードＡの電位はＶＬからさらにＶｂだけ下降する。これにより、最終的に出力信号の振幅はＶＳＳまで到達する。次段以降については、図７のＩＮに前段の出力信号を入力することにより、次段の転送回路２３がアクティブ状態となり、初段と同様の動作を行う。このように、順次転送しながら、各ゲート線１５に出力信号を供給してゆく。

第２実施形態におけるゲート線駆動回路１２もまた、第１実施形態と同様、ノードＡがフローティングになる期間が存在する。そのため、Ｖｃｏｍの変動により、図８（ｂ）に示すとおり、ＶｂはＶｂ１又はＶｂ２に変動するので、動作マージンの低下や信頼性の低下が起こる。しかしながら、図１に示すように第１実施形態と平面構造及び断面構造に差異がないため、第１実施形態と同様、上記動作マージンの低下や信頼性の低下を抑えることができる。

［製造方法］
まず、図１０（ａ）〜（ｇ）をもとに第２実施形態のＴＦＴ基板１０の製造方法について説明する。図１０は、ガラス基板上にポリシリコンＴＦＴ技術により、ＰＭＯＳ
ＴＦＴで構成されたＴＦＴ基板１０を製造するプロセスを示している。

まず始めに、ガラス基板３０上に、酸化シリコン膜３１を形成した後、アモルファスシリコン３２を成長させる。ここに、酸化シリコン膜３１は、ガラス基板３０とアモルファスシリコン３２との間に介在することにより、ガラス基板３０がアモルファスシリコン３２に与える影響を軽減するための層である。次に、エキシマレーザを用いてアニールし、アモルファスシリコン３２をポリシリコン化させる（図１０（ａ））。

次に、フォトレジスト及びエッチングプロセスにより、ポリシリコン膜３２’をパターニングする（図１０（ｂ））。さらに、フォトレジスト３３を塗布後、露光してパターニングした状態で、ボロン（Ｐ）をドーピングすることにより、ｐチャネルのソースとドレイン領域を形成する（図１０（ｃ））。

次に、膜厚が例えば９０ｎｍの酸化シリコン膜３４を成長させた後、例えばマイクロクリスタルシリコン（μ−ｃ−Ｓｉ）及びタングステンシリサイド（ＷＳｉ）で構成された層を成長させ、パターニングすることによりゲート電極３５を形成する（図１０（ｄ））。

次に、酸化シリコン膜又は窒化シリコン膜で形成された層間膜３７を積層した後（図１０（ｅ））、その層間膜３７にコンタクトホール３８を形成する（図１０（ｆ））。

次に、アルミニウム又はクロムなどで形成された電極層３９を、例えばスパッタリング法で形成し、パターニングを行う（図１０（ｇ））。

このようにして、ｐ−ｃｈ
ＴＦＴ及び容量を作成する。本実施形態では、ポリシリコン膜の形成に、エキシマレーザを用いるが、他のレーザ例えば連続発振するＣＷレーザ等を用いてもよいし、熱処理による固層成長を用いてもよい。このようにして、図１０に示した工程により、ガラス基板３０にポリシリコンによるＴＦＴ基板１０が形成される。また、ＴＦＴ基板１０の作製プロセスのメリットとして、大面積基板上の高密度配線が可能となる。これは、高精細の画素アレイ１４を有する表示装置の実現に寄与する。

次に、対向基板１９の作製プロセスについて述べる。図１［２］の断面構造図では、対向基板１９に対向電極２１が積層されている構成をとっているが、実際はカラーフィルタや、電気光学素子２０に液晶材を用いた場合には配向膜等が積層される。

ＴＦＴ基板１０及び対向基板１９が作製された後、重ね合わせのプロセスに移行する。シール材１１は、予めシール材料の中に金属材料を含有させたものを、スクリーン印刷又はディスペンサ等により塗布する。その上で、ＴＦＴ基板１０及び対向基板１９を貼り合わせることが望ましい。上記プロセスにより、第２実施形態の表示装置を作製することができる。

（第３実施形態）
第３実施形態は、ＮＭＯＳ又はＰＭＯＳの代わりにＣＭＯＳを用いたものであり、クロックトインバータのフローティングゲートをシール外へ出しており、請求項１〜８に対応する。

［構造］
第３実施形態の表示装置の構造について以下に説明する。第３実施形態の表示装置の平面構造は、第１実施形態及び第２実施形態と相違ないため、図１［１］が適用される。また、断面構造においても、第１実施形態及び第２実施形態と相違ないため、図１［２］が適用される。また、図１に示したゲート線駆動回路１２についても、第１実施形態と相違ないため、図２が適用される。

第３実施形態と、第１実施形態又は第２実施形態との相違点は、転送回路２３及び出力回路２４の構成であるため、図１１及び図１２に構成例を示し以下に説明する。第３実施形態における転送回路２３は、例えば図１１（ａ）に示すとおり、インバータ回路ＩＮＶ１及びクロックインバータ回路ＣＩＮＶ１及びＣＩＮＶ２で概ね構成されている。インバータ回路及びクロックトインバータ回路をＴＦＴで構成した例を、図１１（ｂ）（ｃ）にそれぞれ示す。ＣＬＫ１及びＣＬＫ２はクロック信号であり、ＣＬＫ２はＣＬＫ１の反転した信号であることが望ましい。また、第３実施形態における出力回路２４は、例えば図１２（ａ）に示すとおり、インバータ回路ＩＮＶ１〜ＩＮＶ４で構成されている。これをＴＦＴで構成した例を図１２（ｂ）に示す。

第３実施形態における転送回路２３及び出力回路２４とシール材１１との相対位置は、図１２（ｃ）のようになる。この構成により、転送回路２３は、シール材１１よりも外側に位置するため、対向基板１９の電位変動の影響は非常に小さく、かつ、出力回路２４は、ＣＭＯＳ回路で構成されたインバータ回路であるため、上記影響による誤動作や、動作マージンの低下はほとんど見られない。またさらに、シール材１１のエッジは、転送回路２３と出力回路２４との間に位置するのが望ましい。これにより、出力回路２４はシール材１１に覆われた状態となるため、第１実施形態や第２実施形態と同様、ＣＭＯＳ構成のゲート線駆動回路１２においても、ＴＦＴ基板１０のエッジから、シール材１１のエッジまでの距離Ｌは、ゲート線駆動回路１２を全てＬの中に収めた場合と比較して、Ｌを短くすることが可能となる。

［動作］
第１実施形態や第２実施形態と同様の構成の部分については、その動作も第１実施形態や第２実施形態と同様である。以下、第３実施形態独自の構成である転送回路２３及び出力回路２４の動作について説明する。

図１１に示した転送回路２３は、ＣＭＯＳ回路で構成したシフトレジスタ回路であるため、ＩＮＶ１とＣＩＮＶ２とで構成されたラッチにより、ＣＩＮＶ１を経由して入力されたスタートパルスを、ＣＬＫ１及びＣＬＫ２に同期して、ラッチ及び転送を繰り返す。これにより、順次隣の転送回路２３へスタートパルスを転送してゆく。

図１２（ａ）（ｂ）に示した出力回路２４は、ＣＭＯＳ回路で構成した多段（４段）のインバータ回路である。インバータ回路の段数を偶数にすることでＩＮとＯＵＴのＨｉ／Ｌｏの関係は保たれる。また、最終段のインバータを構成するトランジスタ（Ｎ４，Ｐ４）のＴＦＴサイズ（チャネル長又はチャネル幅で規定される）を十分大きくすることにより、ゲート線１５の抵抗負荷又は容量負荷を充放電できるようにすることが望ましい。

［製造方法］
まず、図１３（ａ）〜（ｈ）に基づき、第３実施形態のＴＦＴ基板１０の製造方法について説明する。図１３は、ガラス基板上にポリシリコンＴＦＴ技術により、ＣＭＯＳ構成のＴＦＴ基板１０を製造するプロセスを示している。

まず始めに、ガラス基板３０上に、酸化シリコン膜３１を形成した後、アモルファスシリコン３２を成長させる。ここに、酸化シリコン膜３１は、ガラス基板３０とアモルファスシリコン３２との間に介在することにより、ガラス基板３０がアモルファスシリコン３２に与える影響を軽減するための層である。次に、エキシマレーザを用いてアニールし、アモルファスシリコンをポリシリコン化させる（図１３（ａ））。

次に、フォトレジスト及びエッチングプロセスにより、ポリシリコン膜３２’をパターニングする（図１３（ｂ））。

次に、フォトレジスト３３を塗布後、露光してパターニングした状態で、リン（Ｐ）をドーピングすることにより、ｎチャネルのソースとドレイン領域を形成する（図１３（ｃ））。

次に、膜厚が例えば９０ｎｍの酸化シリコン膜３４を成長させた後、例えばマイクロクリスタルシリコン（μ−ｃ−Ｓｉ）及びタングステンシリサイド（ＷＳｉ）で構成された層を成長させ、パターニングすることによりゲート電極３５を形成する（図１３（ｄ））。

次に、フォトレジスト３６を塗布してパターニングし（ｎチャネル領域をマスクする）、ボロン（Ｂ）をドーピングし、ｐチャネルのソースとドレイン領域を形成する（図１３（ｅ））。

次に、酸化シリコン膜又は窒化シリコン膜で形成された層間膜３７を積層した後（図１３（ｆ））、その層間膜３７にコンタクトホール３８を形成する（図１３（ｇ））。

次に、アルミニウム又はクロムなどで形成された電極層３９を、例えばスパッタリング法で形成し、パターニングを行う（図１３（ｈ））。

このようにして、ｎ−ｃｈ
ＴＦＴ、ｐ−ｃｈ ＴＦＴ及び容量を作成する。本実施形態では、ポリシリコン膜の形成に、エキシマレーザを用いるが、他のレーザ例えば連続発振するＣＷレーザ等を用いてもよいし、熱処理による固層成長を用いてもよい。このようにして、図１３に示した工程により、ガラス基板３０にポリシリコンによるＴＦＴ基板１０が形成される。また、ＴＦＴ基板１０の作製プロセスのメリットとして、大面積基板上の高密度配線が可能となる。これは高精細の画素アレイ１４を有する表示装置の実現に寄与する。

次に、対向基板１９の作製プロセスについて述べる。図１１の断面構造図では、対向基板１９に対向電極２１が積層されている構成をとっているが、実際はカラーフィルタや、電気光学素子２０に液晶材を用いた場合には配向膜等が積層される。ＴＦＴ基板１０及び対向基板１９が作製された後、重ね合わせのプロセスに移行する。シール材１１は、予めシール材料の中に金属材料を含有させたものを、スクリーン印刷又はディスペンサ等により塗布する。その上で、ＴＦＴ基板１０及び対向基板１９を貼り合わせることが望ましい。

対向基板１９及びシール材１１の作製方法については、第１実施形態と相違ない。したがって、上記プロセスで作製されたＴＦＴ基板１０と対向基板１９とを、シール材１１を用いて貼り合わせることにより、第３実施形態の表示装置が作製できる。

（第４実施形態）
第４実施形態は、対向基板の対向電極が無いものであり、請求項９と対応する。

［構造］
第４実施形態の表示装置の構造について以下に説明する。第４実施形態の表示装置の平面構造については、第１実施形態と相違ないため、図１が適用される。第４実施形態と第１実施形態との相違点は、図１におけるＩ−Ｉ線縦断面における構造にある。図１４［１］に第４実施形態の断面構造図を示す。

図１４［１］を参照すると、第４実施形態の表示装置は、第１実施形態と比較して、対向電極２１の構成が異なる。図１［２］に示すとおり、第１実施形態における断面構造は、対向電極２１が対向基板１９のほぼ全面に積層されている。一方、第４実施形態における断面構造は、対向電極２１のエッジが、シール材１１に覆われている部分に存在している。

図１４［２］に、シール材１１、ゲート線駆動回路１２、対向電極２１の相対位置についての平面図を示す。ここに、ゲート線駆動回路１２の構成は、第１実施形態又は第２実施形態の構成で構わない。図１４［２］を参照すると、ゲート線駆動回路１２と対向電極２１とが対面していないことがわかる。このことから、対向電極２１とシール材１１とが重なっている領域における電気的な影響は、少なくともゲート線駆動回路１２には及ばない。これが第４実施形態の特徴である。なお、ＴＦＴ基板１０上の回路は、第１実施形態又は第２実施形態の回路が適用される。

［動作］
第４実施形態の動作に関しては、ＴＦＴ基板１０上の回路が第１実施形態に相当する場合と第２実施形態に相当する場合とで動作が異なるので、それぞれの回路の動作方法が適用される。

［製造方法］
第４実施形態の製造方法において、ＴＦＴ基板１０の作製方法については、第１実施形態又は第２実施形態が適用される。ただし、第４実施形態は、対向電極２１の構成が第１実施形態と異なる。第１実施形態では、図１［２］に示すとおり対向基板１９の全面に対向電極２１が積層された構成であるが、第４実施形態は、図１４［１］に示すとおり、対向電極２１が対向基板１９の周辺において取り除かれる必要がある。そこで、第４実施形態の製造方法として、対向基板１９上に、例えばフォトレジストによりマスクを行い、対向電極２１をパターニングする方法が望ましい。上記プロセスにより得られた対向基板１９とＴＦＴ基板１０とをシール材１１を用いて貼り合わせることにより、第４実施形態の表示装置を作製できる。

（第５実施形態）
第５実施形態は、二重シールを採用しており、請求項１１、１２と対応する。

［構造］
第５実施形態の表示装置の構造について以下に説明する。第５実施形態の表示装置の平面構造図を図１５［１］に示す。図１５［１］を参照すると、第５実施形態の表示装置は、ＴＦＴ基板１０上に、第１のシール材１１ａ、第２のシール材１１ｂ、ゲート線駆動回路１２、データ線駆動回路１３、画素アレイ１４、ゲート線１５、データ線１６、端子パッド１８等で概ね構成されている。

図１５［１］におけるＩ−Ｉ線縦断面の断面構造図を図１５［２］に示す。第１実施形態と第５実施形態との違いは、シール材の構成にある。第５実施形態では、第１のシール材１１ａと第２のシール材１１ｂとで構成されている。ここで、第１のシール材１１ａは非導電性を有することが望ましく、第２のシール材１１ｂは導電性を有することが望ましい。ＴＦＴ基板１０上の第２のシール材１１ｂの下に、対向コンタクト１７が存在しているので、対向電極２１に与える電気信号は、対向コンタクト１７から第２のシール材１１ｂを経由して転送される。

［動作］
第５実施形態の動作に関しては、ＴＦＴ基板１０上の回路が第１実施形態に相当する場合と第２実施形態に相当する場合とで動作が異なるので、それぞれの回路の動作方法が適用される。

［製造方法］
第５実施形態の製造方法において、ＴＦＴ基板１０及び対向基板１９の作製方法については、それぞれ第１実施形態又は第２実施形態と差異はない。第５実施形態は、シール材の構成が他の実施形態と異なるため、シール材の作製方法について以下に説明する。第１のシール材１１ａ及び第２のシール材１１は、それぞれ例えばディスペンサにより、所定の場所に設置するのが望ましいが、印刷版を用いたスクリーン印刷でも構わない。第１のシール材１１ａ及び第２のシール材１１ｂの作製プロセスを利用して、ＴＦＴ基板１０と対向基板１９とを貼り合わせることにより、第５実施形態の表示装置が作製される。

（第６実施形態）
第６実施形態は、外側にポスト材を有し、請求項１３、１４に対応する。

［構造］
第６実施形態の表示装置の構造について以下に説明する。第６実施形態の表示装置の平面構造図を、図１６［１］に示す。図１６［１］を参照すると、第６実施形態の表示装置は、ＴＦＴ基板１０上に、基板間ギャップ制御手段４０、シール材１１、ゲート線駆動回路１２、データ線駆動回路１３、画素アレイ１４、ゲート線１５、データ線１６、端子パッド１８等で概ね構成されている。図１６［１］におけるＩ−Ｉ線縦断面の構造図を、図１６［２］に示す。

第６実施形態の第１実施形態には無い違いは、基板間ギャップ制御手段４０を備えていることである。基板間ギャップ制御手段４０は、図１６［２］の上下方向の荷重に対して、それ自身の変形量がシール材１１よりも小さいことが望ましい。これにより、ＴＦＴ基板１０と対向基板１９との間のパネルギャップを制御することが可能となる。また、基板間ギャップ制御手段４０は、非導電性を有することが望ましい。一般的に基板間ギャップ制御手段４０の比誘電率は、３．４〜３．７とシール材１１の比誘電率（３．５〜４．１）に対して小さいため、対向電極２１とゲート線駆動回路１２のノードとで形成された容量を介した、対向電極２１の電位変動の影響は低減される。さらに、基板間ギャップ制御手段４０をシール材１１よりも外側に設置することにより、シール材１１のプロセス上の“ずれ”や、ＴＦＴ基板１０と対向基板１９との貼り合わせ工程における、シール材１１の“つぶれ”等によるシール材１１の設置位置の変動を抑止するという新たな効果がある。なお、シール材１１自体は、第１実施形態と相違ない。

［動作］
第６実施形態の動作に関しては、ＴＦＴ基板１０上の回路が第１実施形態に相当する場合と第２実施形態に相当する場合とで動作が異なるので、それぞれの回路の動作方法が適用される。

［製造方法］
第６実施形態の製造方法において、ＴＦＴ基板１０及び対向基板１９の作製方法については、それぞれ第１実施形態又は第２実施形態と差異はない。また、シール材１１の作製プロセスにおいても、第１実施形態等と同様である。

基板間ギャップ制御手段４０は、ＴＦＴ基板１０の作製プロセスに追加する形で行われるのが望ましい。ＴＦＴ基板１０を作製した後、再びレジストを塗布し、それをパターニングすることにより、所定の位置に基板間ギャップ制御手段４０を形成する。このプロセスの空間分解能はゲート線駆動回路１２と同等のため、ゲート線駆動回路１２と基板間ギャップ制御手段４０との相対位置精度は、ゲート線駆動回路１２とシール材１１との相対位置精度と比較して非常に高いという特徴を有する。なお、基板間ギャップ制御手段４０の材料は、例えば光を受けて硬化する感光性樹脂である。

基板間ギャップ制御手段４０が形成されたＴＦＴ基板１０に、シール材１１を用いて対向基板１９と貼り合わせを行うことにより、第６実施形態の表示装置が作製される。

（第７実施形態）
第７実施形態は、対向コンタクトをゲートドライバ横から外したものであり、請求項１〜８に含まれる。

［構造］
第７実施形態の表示装置の構造について以下に説明する。第７実施形態の表示装置の平面構造図を図１７［１］に示す。図１７［１］を参照すると、第７実施形態の表示装置は、ＴＦＴ基板１０上に、シール材１１、ゲート線駆動回路１２、データ線駆動回路１３、対向コンタクト１７、画素アレイ１４、ゲート線１５、データ線１６、端子パッド１８等で概ね構成されている。

第１実施形態と第７実施形態との違いは、対向コンタクト１７の平面上の位置である。第１実施形態では、シール材１１と同様、対向コンタクト１７が画素アレイ１４の周囲に設置されている。これに対し、第７実施形態では、図１７［１］において対向コンタクト１７が画素アレイ１４の上下の部分に設置されている。

図１７［１］におけるＩ−Ｉ線縦断面の構造図を図１７［２］に示す。第７実施形態のＩ−Ｉ線縦断面においては、シール材１１の下には、対向コンタクト１７が存在しない。これにより、対向電極２１の電位変動によるゲート線駆動回路１２への影響が低減できる。

［動作］
第７実施形態の動作に関しては、ＴＦＴ基板１０上の回路が第１実施形態に相当する場合と第２実施形態に相当する場合とで動作が異なるので、それぞれの回路の動作方法が適用される。

［製造方法］
基本的には、ＴＦＴ基板１０、対向電極１９、シール材１１のそれぞれの作製方法は、第１実施形態又は第２実施形態と相違ない。本実施形態は、対向コンタクト１７の作製位置が異なるが、これはパターニングの際のパターンの違いのみであるので、特にプロセスの変更は必要ない。したがって、第１実施形態と同様のプロセスにより、第７実施形態の表示装置が作製できる。

（第８実施形態）
第８実施形態は、二重シール間にポスト剤を設けたものであり、請求項１５に対応する。

［構造］
第８実施形態の表示装置の構造について以下に説明する。第８実施形態の表示装置の平面構造図を図１８［１］に示す。図１８［１］を参照すると、第８実施形態の表示装置は、ＴＦＴ基板１０上に、第１のシール材１１ａ、第２のシール材１１ｂ、基板間ギャップ制御手段４０、ゲート線駆動回路１２、データ線駆動回路１３、画素アレイ１４、ゲート線１５、データ線１６、端子パッド１８等で概ね構成されている。

図１８［１］におけるＩ−Ｉ線縦断面の構造図を、図１８［２］に示す。第１実施形態と第８実施形態との違いは、シール材の構成にある。第８実施形態では、第１のシール材１１ａと、第２のシール材１１ｂと、基板間ギャップ制御手段４０とで構成されている。ここで、第１のシール材１１ａ及び第２のシール材１１ｂは、第５実施形態と相違ない。また、基板間ギャップ制御手段４０は、第６実施形態と相違ない。ＴＦＴ基板１０上の第２のシール材１１ｂの下に対向コンタクト１７が存在しているので、対向電極２１に与える電気信号は、対向コンタクト１７から第２のシール材１１ｂを経由して転送される。

［動作］
第８実施形態の動作に関しては、ＴＦＴ基板１０上の回路が第１実施形態に相当する場合と第２実施形態に相当する場合とで動作が異なるので、それぞれの回路の動作方法が適用される。

［製造方法］
第８実施形態の製造方法において、ＴＦＴ基板１０及び対向基板１９の作製方法については、それぞれ第１実施形態又は第２実施形態と差異はない。第８実施形態は、シール材等の構成が他の実施形態と異なるため、シール材の作製方法について以下に説明する。基板間ギャップ制御手段４０は、ＴＦＴ基板１０の作製プロセスに追加する形で行われるのが望ましい。ＴＦＴ基板１０を作製した後、再びレジストを塗布し、それをパターニングすることにより、所定の位置に基板間ギャップ制御手段４０を形成する。続いて、第２のシール材１１ｂと第１のシール材１１ａとは、それぞれ例えばディスペンサにより所定の場所に設置するのが望ましいが、印刷版を用いたスクリーン印刷でも構わない。上記第１のシール材１１ａ及び第２のシール材１１ｂの作製プロセスを利用して、ＴＦＴ基板１０と対向基板１９とを貼り合わせることにより、第８実施形態の表示装置が作製される。

第１実施形態の表示装置を示し、図１［１］は平面図、図１［２］は部分断面図である。 第１実施形態におけるゲート線駆動回路の構成を示すブロック図である。 第１実施形態における転送回路の構成例を示す回路図である。 第１実施形態における転送回路の動作を示すタイミングチャートであり、図４（ａ）は全体図、図４（ｂ）は部分拡大図である。 第１実施形態における転送回路のＴＦＴ基板上の位置についての説明図であり、図５（ａ）はＬが大きい場合、図５（ｂ）はＬが小さい場合である。 第１実施形態におけるＴＦＴ基板の製造方法を示す説明図であり、図６（ａ）〜図６（ｇ）の順に工程が進行する。 第２実施形態における転送回路の構成例を示す回路図である。 第２実施形態における転送回路の動作を示すタイミングチャートであり、図８（ａ）は全体図、図８（ｂ）は部分拡大図である。 第２実施形態における転送回路のＴＦＴ基板上の位置についての説明図であり、図９（ａ）はＬが大きい場合、図９（ｂ）はＬが小さい場合である。 第２実施形態におけるＴＦＴ基板の製造方法を示す説明図であり、図１０（ａ）〜図１０（ｇ）の順に工程が進行する。 第３実施形態における転送回路の構成例を示す回路図であり、図１１［ａ］はインバータ等で構成した例であり、図１１［ｂ］はＴＦＴで構成した第一例であり、図１１［ｃ］はＴＦＴで構成した第二例である。 図１２（ａ）（ｂ）は第３実施形態における出力回路の構成例を示す回路図であり、図１２（ａ）はインバータで構成した例であり、図１２（ｂ）はＴＦＴで構成した例である。図１２（ｃ）は第３実施形態における転送回路及び出力回路のＴＦＴ基板上の位置についての説明図である。 第３実施形態におけるＴＦＴ基板の製造方法を示す説明図であり、図１３（ａ）〜図１３（ｈ）の順に工程が進行する。 第４実施形態の表示装置を示し、図１４［１］は部分断面図、図１４［２］は部分平面図である。 第５実施形態の表示装置を示し、図１５［１］は平面図、図１５［２］は部分断面図である。 第６実施形態の表示装置を示し、図１６［１］は平面図、図１６［２］は部分断面図である。 第７実施形態の表示装置を示し、図１７［１］は平面図、図１７［２］は部分断面図である。 第８実施形態の表示装置を示し、図１８［１］は平面図、図１８［２］は部分断面図である。 図１９［１］は、従来の一般的な駆動回路一体型の液晶表示装置のディスプレイシステムの構成を示すブロック図である。図１９［２］は、従来のＤＡＣ回路内蔵型の液晶表示装置のディスプレイシステムの構成を示すブロック図である。 公知例（特許文献２）の構成を示す回路図である。 公知例（特許文献２）の動作を表すタイミングチャートである。 図２２［１］は、一般的な液晶表示装置における画素の構成を示す回路図である。図２２［２］は、一般的な液晶表示装置における画素の動作を表すタイミングチャートである。 公知例の液晶表示装置の構造を示す断面図であり、図２３［１］は特許文献３、図２３［２］は特許文献４、図２３［３］は特許文献５、図２３［４］は特許文献６を示す。 公知例（特許文献７）の表示装置を示し、図２４［１］は平面図、図２４［２］は断面図である。 特許文献５の公知例の課題についての説明図である。 従来技術を示し、図２６［１］は駆動回路と対向電極との関係を表した模式図、図２６［２］はＶｃｏｍとＶｎの電位を表すタイミングチャート、図２６［３］はクロックトインバータ回路の回路図である。

符号の説明

１０ ＴＦＴ基板
１１ シール材
１１ａ 第１のシール材
１１ｂ 第２のシール材
１２ ゲート線駆動回路
１３ データ線駆動回路
１４ 画素アレイ
１５ ゲート線
１６ データ線
１７ 対向コンタクト
１８ 端子パッド
１９ 対向基板
２０ 電気光学素子
２１ 対向電極
２２ クロック信号線
２３ 転送回路
２４ 出力回路
３０ ガラス基板
３１ 酸化シリコン膜
３２ アモルファスシリコン
３２’ ポリシリコン膜
３３ フォトレジスト膜
３５ ゲート電極
３７ 層間膜
３８ コンタクトホール
３９ 電極層
４０ 基板間ギャップ制御手段

Claims (20)

1. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
   前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
   このドライバ回路は、フローティング状態となる期間を有するノードの少なくとも一部が、前記シール部よりも外側に存在する、
   ことを特徴とする表示装置。
2. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
   前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
   このドライバ回路は、フローティング状態となる期間を有するノードの少なくとも一部が、前記シール部よりも外側に存在し、残りの回路要素が前記シール部に覆われている、
   ことを特徴とする表示装置。
3. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
   前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
   このドライバ回路は、少なくともブートストラップ効果を引き起こすための回路要素が、前記シール部よりも外側に存在する、
   ことを特徴とする表示装置。
4. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
   前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
   このドライバ回路は、少なくともブートストラップ効果を引き起こすための回路要素が、前記シール部よりも外側に存在し、残りの回路要素が前記シール部に覆われている、
   ことを特徴とする表示装置。
5. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
   前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
   このドライバ回路は、少なくとも前記画素を活性化状態とする信号を発生する回路要素が、前記シール部よりも外側に存在する、
   ことを特徴とする表示装置。
6. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
   前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
   このドライバ回路は、少なくとも前記画素を活性化状態とする信号を発生する回路要素が、前記シール部よりも外側に存在し、残りの回路要素が前記シール部に覆われている、
   ことを特徴とする表示装置。
7. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
   前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
   このドライバ回路は、少なくともダイナミック回路の一部が、前記シール部よりも外側に存在する、
   ことを特徴とする表示装置。
8. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
   前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
   このドライバ回路は、少なくともダイナミック回路の一部が、前記シール部よりも外側に存在し、残りの回路要素が前記シール部に覆われている、
   ことを特徴とする表示装置。
9. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
   前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
   このドライバ回路は、少なくとも順次制御信号を転送する転送回路と、この転送回路からの信号を受けて、前記画素を制御する信号を出力する出力回路とを有し、この出力回路の少なくとも一部が前記シール部に覆われている、
   ことを特徴とする表示装置。
10. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
    前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
    このドライバ回路は、少なくとも順次制御信号を転送する転送回路と、この転送回路からの信号を受けて、前記画素を制御する信号を出力する出力回路とを有し、前記転送回路の少なくとも一部が前記シール部よりも外側に存在し、前記出力回路の少なくとも一部が前記シール部に覆われている、
    ことを特徴とする表示装置。
11. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
    前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
    このドライバ回路と対向する前記他方の基板上の領域に前記対向電極が存在しない、
    ことを特徴とする表示装置。
12. 前記シール部に金属材料が含有されている、
    ことを特徴とする請求項１乃至１１のいずれかに記載の表示装置。
13. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
    前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
    前記シール部が導電性のシール材と非導電性のシール材とで構成され、
    前記ドライバ回路の一部が前記非導電性シール材に覆われている、
    ことを特徴とする表示装置。
14. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
    前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
    前記シール部は、前記電気光学素子に近い側が導電性のシール材から成り、前記電気光学素子に遠い側が非導電性のシール材から成り、
    前記ドライバ回路の一部が前記非導電性のシール材に覆われている、
    ことを特徴とする表示装置。
15. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
    前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
    前記シール部は、導電性を有するシール材と、非導電性を有するとともに前記一方及び他方の基板間の距離を規定する機能を有する樹脂とで構成され、
    前記ドライバ回路の一部が前記樹脂に覆われている、
    ことを特徴とする表示装置。
16. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
    前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
    前記シール部は、前記電気光学素子に近い側が導電性を有するシール材から成り、前記電気光学素子に遠い側が非導電性を有するとともに前記一方及び他方の基板間の距離を規定する機能を有する樹脂から成り、
    前記ドライバ回路の一部が前記樹脂に覆われている、
    ことを特徴とする表示装置。
17. 一方及び他方の基板が枠状のシール部によって接着され、前記一方及び他方の基板間の前記シール部の内側に電気光学素子が狭持され、前記一方の基板に前記電気光学素子を制御する複数の画素を有する表示領域が形成され、前記他方の基板に対向電極が形成された表示装置において、
    前記表示領域と共に前記一方の基板上に形成され、前記画素を制御するドライバ回路を備え、
    前記シール部は、前記電気光学素子に近い側が導電性を有するシール材から成り、前記電気光学素子に遠い側が非導電性を有するとともに前記一方及び他方の基板間の距離を規定する機能を有する樹脂から成り、この樹脂の外側が非導電性を有するシール材から成り、
    前記ドライバ回路の一部が前記樹脂又は前記非導電性を有するシール材に覆われている、
    ことを特徴とする表示装置。
18. 前記樹脂が光を受けて硬化する感光性を有する、
    ことを特徴とする請求項１５乃至１７のいずれかに記載の表示装置
19. 前記電気光学素子の材質が液晶材である、
    ことを特徴とする請求項１乃至１６のいずれかに記載の表示装置。
20. 前記ドライバ回路が多結晶シリコン薄膜トランジスタで形成されている、
    ことを特徴とする請求項１乃至１９のいずれかに記載の表示装置。

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