KR100673884B1

KR100673884B1 - 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법

Info

Publication number: KR100673884B1
Application number: KR1020030065691A
Authority: KR
Inventors: 이성권; 이민석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-09-22
Filing date: 2003-09-22
Publication date: 2007-01-25
Anticipated expiration: 2023-09-22
Also published as: US6972262B2; US20050064727A1; KR20050029432A

Abstract

본 발명은, SOG막의 큐어링시 막 두께의 의존성에 의해 발생하는 막 치밀도 차이로 인해 습식 세정시 유발되는 SOG막 하부의 어택을 방지할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것이다.

이를 위해 본 발명은, 하나의 방법으로 SOG막의 큐어링시 막 두께 의존성이 4000Å 정도인 것을 고려하여 SOG막을 도포하고 1차 큐어링을 실시한 후, SOG막을 셀영역에서 약 4000Å 정도로만 남도록 식각한 다음 2차 큐어링을 실시하여 SOG막 하부까지 막 치밀화를 이룬 후 후속 SAC 식각 공정과 세정 공정을 실시한다.

다른 하나의 방법으로는 제1 SOG막을 4000Å 정도의 두께로 도포하고 1차 큐어링을 실시한 다음, 제2 SOG막을 4000Å 정도로 도포하고 2차 큐어링을 실시하여 제1 및 제2 SOG막 하부까지 막 치밀화를 이룬 후 후속 SAC 식각 공정과 세정 공정을 실시한다.

이렇듯, SOG막 하부까지 막 치밀화를 이룸으로써 습식 세정에 의한 SOG막의 어택을 방지할 수 있다.

BOE(Buffered Oxide Etchant), 습식 세정 , 어택, SOG(Spin On Glass)막, 큐어링(Curing), 하드마스크, 라인 패턴, 홀 패턴.

Description

습식 세정에 의한 어택을 방지할 수 있는 반도체 장치 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE CAPABLE OF PROTECTING ATTACK BY WET CLEANING}

도 1은 SAC 식각 및 습식 세정 공정 후의 BPSG막과 SOG막의 단면을 비교 도시한 SEM 사진.

도 2는 플러그 형성 공정 완료 후의 BPSG막과 SOG막의 평면을 비교 도시한 SEM 사진.

도 3은 랜딩 플러그 콘택 형성을 위한 SAC 식각 공정이 완료된 레이아웃을 개략적으로 도시한 평면도.

도 4a 내지 도 4e는 본 발명의 제1 실시예에 따른 반도체소자의 패턴 형성 공정을 도시한 단면도.

도 5는 도 4b의 SOG막 제거 공정을 보다 상세하게 설명하기 위한 공정 단면도.

도 6a 내지 도 6c는 본 발명의 제2실시예에 따른 반도체소자의 패턴 형성 공정을 도시한 단면도.

도 7a 내지 도 7c는 본 발명의 제3 실시예에 따른 반도체소자의 패턴 형성 공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

40 : 기판 41 : 게이트 절연막

42 : 게이트 전도막 43 : 게이트 하드마스크

44 : 식각정지막 45 : SOG막 46 : SOG막의 식각

51 : 셀오픈 마스크인 포토레지스트 패턴 G1, G2, Gp : 게이트전극 패턴

본 발명은 반도체 장치 제조 방법에 관한 것으로 특히, 반도체 장치의 자기정렬콘택 형성 방법에 관한 것이다.

일반적으로 반도체 장치는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 장치가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 반도체 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.

80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.

한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.

이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 일명, 랜딩 플러그 콘택(Landing plug contact) 기술이 도입되어 통상적으로 사용되고 있다.

랜딩 플러그 콘택을 형성하기 위해서 필요한 것이 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 식각 공정이다. SAC 식각 공정은 식각선택비를 갖는 하지 구조를 따라 식각을 실시하여 콘택을 형성하는 기술로, 통상 산화막과 질화막의 식각선택비를 이용한다.

한편, 소자의 집적도는 증가하고 디자인 룰은 감소함에 따라 인접한 도전패턴(예컨대, 게이트전극) 사이의 거리가 감소하게 되며, 이와는 반대로 도전패턴의 두께는 증가함에 따라, 도전패턴의 높이와 도전패턴들 사이의 거리의 비를 나타내는 종횡비(Aspect ratio)는 점차 증가하게 된다.

이에 따라 각 도전패턴들 사이에서 높은 종횡비를 갖는 빈 공간을 채우기 위한 기술이 필요하게 되었다. 우수한 갭-필링(Gap-filling) 특성을 가지는 BPSG(Boro Phospho Silicate Glass)막은 800℃ 이상의 고온 열 유동 공정이 필요로 하여 소자의 측면 확산(Lateral diffusion)을 유발하는 문제점이 있다.

이러한 문제점을 개선하기 위해 최근 개발 중에 있는 박막이 SOG(Spin On Glass)막(또는 SOD(Spin On Dielectric)막이라고도 함)이다. SOG막은 갭-필 특성이 우수하나, 막 치밀화(Densification)를 위해 600℃ ∼ 700℃에서의 큐어링(Curing) 공정을 필요로 한다.

하지만, 반도체 기판 상에 SOG막을 도포한 후, 큐어링 공정을 실시함에 있어서, 막 하단부가지 충분한 치밀화가 이루어지지 않아 SOG막 하단부로 갈수록 콘택 형성 공정 후에 실시하는 습식 세정 공정에서 매우 취약한 특성을 갖는다.

이를 첨부한 도면을 참조하여 상세하게 살펴 본다.

도 1은 SAC 식각 및 습식 세정 공정 후의 BPSG막과 SOG막의 단면을 비교 도시한 SEM(Scanning Electron Microscopy) 사진이다.

도 1의 (a)는 층간절연막(ILD1)으로 BPSG막을 사용한 경우를 도시한 것으로, 콘택홀 형성을 위한 SAC 식각 공정 후 콘택 저면의 임계치수(Critical Dimension; 이하 CD라 함) 확보 및 식각 잔류물 제거를 위해 실시하는 BOE(Buffered Oxide Etchant) 용액을 이용한 습식 세정 공정에서 층간절연막(ILD1)에 대한 어택이 상하부에 걸쳐 전체적으로 발생하지 않았음을 알 수 있다.

한편, 도 1의 (b)는 층간절연막(ILD2)으로 SOG막을 사용한 경우로서, 큐어링이 완벽하게 이루어지지 않는 하단부에서 막의 치밀화가 제대로 되지 않아 막질이 취약하여 습식 용액에 의해 'A'와 같이 어택을 받았음을 알 수 있다. 반면, 층간절연막(ILD2)의 상단부에서는 'T'와 같이 어택이 거의 발생하지 않았음을 알 수 있다. 도 1의 (b)에서 'T'와 같이 큐어링이 완벽하게 이루어지는 두께는 층간절연막(ILD2)의 최상단부로부터 약 4000Å 정도의 깊이인 것을 확인할 수 있다.

도 2는 플러그 형성 공정 완료 후의 BPSG막과 SOG막의 평면을 비교 도시한 SEM 사진이다.

도 2의 (a)는 층간절연막(ILD1)으로 BPSG막을 사용한 경우를 도시한 것으로, 콘택홀을 포함한 전면에 플러그 형성용 전도막(예컨대, 폴리실리콘막)을 전면에 증착한 후 실시하는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 통해 형성된 복수의 플러그(P1)가 층간절연막(ILD1)에 의해 서로 격리되어 있는 것을 나타낸다. BPSG막을 층간절연막(ILD1)으로 사용한 경우 층간절연막(ILD1)에 대한 어택이 없으므로 플러그(P1) 간의 전기적 단락 또는 절연 특성의 열화와 같은 문제점이 발생하지 않았음을 알 수 있다.

한편, 도 2의 (b)는 층간절연막(ILD2)으로 SOG막을 사용한 경우로서, 층간절 연막(ILD2)의 하단부에서 습식 세정 용액에 의해 발생된 어택에 의해 도시된 'X'와 같이 플러그(P2) 간의 절연 특성이 열화되었음을 알 수 있다. 이러한 층간절연막(ILD2)의 어택이 보다 심할 경우에는 플러그(P2)가 서로 전기적으로 단락될 수도 있다.

따라서, SOG막의 큐어링되는 깊이의 한계에 따라 발생하는 막 치밀도의 차이에 의해 발생되는 습식 세정 공정에서의 어택을 방지할 수 있는 공정 기술이 필요한 실정이다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, SOG막의 큐어링시 막 두께의 의존성에 의해 발생하는 막 치밀도 차이로 인해 콘택홀을 형성한 후 습식 세정시 유발되는 SOG막 하부의 어택을 방지할 수 있는 반도체 장치 제조 방법을 제공하는 것을 그 목적으로 한다.

상기의 목적을 달성하기 위해 본 발명은, 셀영역과 주변회로영역을 구비하는 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막이 형성된 기판 전면에 SOG(Spin On Glass)막을 형성하는 단계; 상기 SOG막 상부의 막 치밀화를 위해 1차 큐어링을 실시하는 단계; 상기 셀영역 오픈하는 셀 오픈 마스크를 식각마스크로 하여 상기 셀영역의 상기 SOG막의 1차 큐어링된 부분을 식각하는 단계; 상기 식각되지 않고 잔류하는 SOG막의 막 치밀화를 위해 2차 큐어링을 실시하는 단계; 상기 SOG막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 이웃하는 도전패턴 사이의 상기 SOG막을 식각하여 상기 식각정지막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 저면에서의 상기 식각정지막을 제거하여 상기 기판을 노출시키는 단계; 및 상기 콘택홀 내부를 세정하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.

또한, 상기의 목적을 달성하기 위해 본 발명은, 셀영역과 주변회로영역을 구비하는 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막이 형성된 기판 전면에 제1 SOG막을 형성하는 단계; 상기 제1 SOG막의 막 치밀화를 위해 1차 큐어링을 실시하는 단계; 상기 1차 큐어링된 제1 SOG막 상에 제2 SOG막을 형성하는 단계; 상기 제2 SOG막의 막 치밀화를 위해 2차 큐어링을 실시하는 단계; 상기 제2 SOG막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 이웃하는 도전패턴 사이의 상기 제2 및 제1 SOG막을 식각하여 상기 식각정지막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 저면에서의 상기 식각정지막을 제거하여 상기 기판을 노출시키는 단계; 및 상기 콘택홀 내부를 세정하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.

또한, 상기의 목적을 달성하기 위해 본 발명은, 셀영역과 주변회로영역을 구비하는 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막이 형성된 기판 전면에 SOG막을 형성하는 단계; 상기 SOG막을 1차 큐어링을 실시하여 상기 SOG막의 상부를 치밀화하는 단계; 상기 SOG막의 1차 큐어링된 부분을 식각하는 단계; 상기 식각되지 않고 잔류하는 SOG막을 2차 큐어링을 실시하여 치밀화하는 단계; 상기 SOG막 상에 하스마스크용 물질막과 반사방지막을 차례로 형성하는 단계; 상기 반사방지막 상에 ArF 노광원을 이용한 포토리소그라피 공정을 통해 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 이웃하는 도전패턴 사이의 상기 SOG막을 식각하여 상기 식각정지막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 저면에서의 상기 식각정지막을 제거하여 상기 기판을 노출시키는 단계; 및 상기 콘택홀 내부를 세정하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.

본 발명은, 하나의 방법으로 SOG막의 큐어링시 막 두께 의존성이 4000Å 정도인 것을 고려하여 SOG막을 도포하고 1차 큐어링을 실시한 후, SOG막을 셀영역에서 약 4000Å 정도로만 남도록 식각한 다음 2차 큐어링을 실시하여 SOG막 하부까지 막 치밀화를 이룬 후 후속 SAC 식각 공정과 세정 공정을 실시한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.

도 3은 랜딩 플러그 콘택 형성을 위한 SAC 식각 공정이 완료된 레이아웃을 개략적으로 도시한 평면도이다.

도 3을 참조하면, 웰 및 필드산화막 등과 같이 반도체 소자를 이루기 위한 여러 요소 들이 형성된 기판(도시하지 않음) 상에 복수의 게이트전극 패턴(G1 ∼ G4)이 일정 간격으로 배치되어 있으며, 게이트전극 패턴(G1 ∼ G4)과 교차하는 방향으로 복수의 바 형태(Bar-type)의 분리막 패턴(ISO1 ∼ ISO8)이 배치되어 있으며, 분리막 패턴(ISO1 ∼ ISO8)에 의해 서로 분리된 게이트전극 패턴(G1 ∼ G4) 사이에 복수의 콘택홀(C1 ∼ C7)이 형성되어 있다.

여기서, 콘택홀 'C1∼ C4'는 후속 공정에 의해 비트라인 콘택이 이루어질 영역이고, 콘택홀 'C5 ∼ C7'은 후속 공정에 스토리지노드 콘택이 형성될 영역이다.

이하의 실시예에서는 전술한 도 3의 평면도를 a-a' 및 b-b' 방향으로 절취한 단면을 예로 하여 공정을 설명한다.

<제1 실시예>

도 4a 내지 도 4e는 본 발명의 제1 실시예에 따른 반도체소자의 패턴 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 설명한다.

후술하는 본 발명의 실시예에서는 반도체소자의 스페이스 패턴(Space pattern) 예컨대, 콘택홀 패턴 형성 공정을 그 일예로 하여 설명하는 바, 본 발명의 적용 대상이 되는 콘택홀 패턴은 금속배선 콘택과 비트라인 또는 캐패시터의 스토리지 노드 콘택을 위한 소스/드레인 접합 등의 기판 내의 불순물 접합층과의 콘택 및 콘택 패드 형성을 위한 공정 등에 적용이 가능하다.

먼저 도 4a에 도시된 바와 같이, 반도체 장치를 이루기 위한 여러 요소 예컨대, 필드절연막과 웰 등이 형성된 반도체 기판(40) 상에 게이트 하드마스크(43)/게이트 전도막(42)/게이트 절연막(41)이 적층된 게이트전극 패턴(G1, G2)을 형성한다.

게이트 절연막(41)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(42)은 폴리실리콘, 텅스텐(W), 텅스텐 질화막(WN_x), 텅스텐 실리사이드(WSi_x) 등의 단독 또는 이들의 조합된 형태를 이용한다.

게이트 하드마스크(43)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(42)이 어택받는 것을 방지하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.

게이트전극 패턴(G1, G2) 사이의 기판(40)에 소스/드레인 접합 등의 불순물 확산영역(도시하지 않음)을 형성한다.

이온주입을 통해 게이트전극 패턴(G1, G2) 사이에 소스/드레인 접합 영역을 형성하는 경우, 통상 게이트전극 패턴(G1, G2)에 얼라인되도록 이온주입을 통해 기판(40)에 불순물을 주입시킨 다음, 게이트전극 패턴(G1, G2) 측벽에 스페이서를 형성하고 다시 이온주입을 실시하여 LDD 구조가 되도록 하는 바, 여기서는 LDD 구조와 불순물 확산영역 및 스페이서 형성 공정을 생략하였다.

게이트전극 패턴(G1, G2)이 형성된 전면에 후속 SAC 식각 공정에서 기판(40)의 어택을 방지하기 위해 식각 정지 역할을 하는 식각정지막(44)을 형성한다. 이 때, 게이트전극 패턴(G1, G2)의 프로파일을 따라 식각정지막(44)이 형성되도록 하는 것이 바람직하며, 식각정지막(44)으로는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 이용한다.

다음으로, 식각정지막(44)이 형성된 전체 구조 상부에 층간절연막으로 SOG막(45)을 형성한다.

SOG막(45)은 전술한 바와 같이 게이트전극 패턴(G1, G2) 사이의 종횡비 증가로 인한 갭-필 특성을 향상시키기 위해 적용되는 것으로 스핀 코팅 등의 방식을 이용하여 도포한다.

이어서, 도 4b에 도시된 바와 같이, SOG막(45)을 식각하여 그 두께가 4000Å 정도가 되도록 한다. 이는 SOG(45)막의 큐어링 공정 진행시 큐어링이 이루어지는 한계 두께가 4000Å 정도이기 때문에 게이트전극 패턴(G1, G2) 사이의 식각정지막(44) 상부에서도 SOG막(45)의 막 치밀화를 이루기 위해 식각 공정을 통해 SOG막(45)의 일부를 제거하는 것이다.

도 5는 도 4b의 SOG막(45) 제거 공정을 보다 상세하게 설명하기 위한 공정 단면도이다.

도 5를 참조하면, SOG막(45) 상에 셀 오픈을 위한 마스크인 포토레지스트 패턴(51)을 이용하여 주변회로영역을 마스킹하고 셀영역만을 노출시킨 다음, 셀영역에서의 SOG막(45)을 도시된 '46'과 같이 선택적으로 제거하여 셀영역에서 잔류하는 SOG막(45)의 두께가 4000Å 정도가 되도록 하는 것이다. 이 때, 잔류하는 SOG막(45)이 두께는 3500Å ∼ 4500Å 정도의 범위가 되도록 식각 공정을 제어하는 것이 바람직하다.

요컨대, SOG막(45)을 도포한 다음, 1차 큐어링을 실시하고 셀영역에서 SOG막(45)의 일부를 제거한 다음, 2차 큐어링을 실시한다.

1차 및 2차 큐어링은 600℃ ∼ 700℃의 온도에서 10분 ∼ 1시간 정도 실시하며, 이 때 분위기 가스로는 H₂O, O₂, N₂, H₂, N₂O 등의 단독 또는 조합을 사용한다.

포토레지스트 패턴(51)을 제거한 다음, SOG막(45) 상에 포토레지스트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, KrF, ArF 또는 F₂ 등의 노광원과 콘택홀의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레 지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 LPC 형성을 위한 포토레지스트 패턴(47)을 형성한다.

도 4c에서는 LPC 형성을 위해 콘택홀이 형성된 영역(C/T)을 정의하는 포토레지스트 패턴(47)이 형성된 공정 단면을 나타낸다.

패턴 형성을 위한 노광시 하부 즉, SOG막(45)의 광반사도가 높임으로써 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, SOG막(45)과 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴(47)과 SOG막(45) 사이에 반사방지막(도시하지 않음)을 형성하는 바, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.

계속해서, 도 4d에 도시된 바와 같이, 포토레지스트 패턴(47)을 식각마스크로 피식각층인 SOG막(45)을 식각하여 이웃하는 두 게이트전극 패턴(G1, G2) 사이의 식각정지막(44)을 노출시키는 SAC 식각 공정을 실시하여 콘택홀(48)을 형성한다.

이 때, SOG막(45)의 식각은 통상의 SAC 식각 공정의 레시피를 적용하는 바, CF₄, C₄F₆, C₄F₈, CH₂F₂ 또는 C₅F₈ 등의 가스를 사용하며 여기에 He, Ne 또는 Ar 등의 캐리어 가스를 첨가하여 사용한다.

이어서, 식각정지막(44)을 제거하여 기판(40, 구체적으로는 불순물 확산영역)을 노출시킨다. 식각정지막(44)의 식각은 블랭킷 식각을 주로 이용한다. 이 때 콘택홀(48)이 형성된 게이트전극 패턴(G1, G2) 측면에서는 식각정지막(44)이 제거되어 스페이서(44a) 형상으로 남는다.

이어서, 포토레지스트 패턴(47)을 제거하는 바, 통상의 포토레지스트 스트립 공정을 적용한다. 여기서 도면부호 '49'는 SAC 식각 및 식각정지막(44) 제거 공정에서 발생된 게이트 하드마스크(43)의 어택을 나타낸다.

이어서, 콘택홀(48) 저면의 CD를 확보하고 SAC 및 블랭킷 식각 등에 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다.

한편, SOG막(45)의 저면까지 거의 완벽하게 막 치밀화가 이루어 졌으므로 세정액에 대한 내성이 증가하였으므로 도시된 'Y'의 부분에 대한 어택이 발생하지 않는다.

계속해서, 도 4e에 도시된 바와 같이, 콘택홀(48)이 형성된 기판(40) 전면에 플러그 형성용 전도성 물질을 증착하여 콘택홀(48)을 충분히 매립시킨 다음, 게이트 하드마스크(43)가 노출되는 타겟으로 평탄화 공정을 실시하여 콘택홀(48)을 통해 기판(40) 예컨대, 기판(40)의 불순물 확산영역과 전기적으로 도통되며 게이트 하드마스크(43)와 상부가 평탄화된 플러그(50)를 형성한다.

평탄화 공정으로는 먼저 CMP를 위해 메모리의 셀영역과 주변회로영역의 단차를 감소시키기 위해 플러그 물질에 대한 에치백 공정을 실시한 후 CMP 공정을 통해 플러그 물질을 연마하는 바, CMP 공정을 통해 평탄화시 연마 타겟을 꼭 게이트 하드마스크(43)로 맞출 필요없이, SOG막(45)이 일부가 남도록 할 수도 있다.

플러그(50) 형성용 전도성 물질막으로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 텅스텐 등을 사용하기도 한다.

최근에는 플러그(50)를 형성할 때 전술한 증착 공정 이외에 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하 SEG이라 함) 공정 또한 많이 적용된다.

전술한 제1 실시예에서 살펴본 바와 같이 층간절연용으로 SOG막을 도포한 다음 제1 큐어링을 실시하고, SOG막의 큐어링시 그 한계치인 4000Å 정도로만 SAC 공정이 이루어지는 셀영역의 SOG막이 남도록 하고 다시 큐어링을 실시함으로써, SOG막의 하부까지 막 치밀화를 이룸으로써 SAC 식각 공정 후 실시하는 세정 공정에서 세정액에 의한 SOG막의 어택을 방지할 수 있었다.

<제2 실시예>

한편, ArF 포토리소그라피 등의 고해상도를 이용하는 공정에서는 포토레지스트 패턴 만으로는 식각마스크로서의 역할을 다 할 수가 없으며, 아울러 포토레지스트의 두께 또한 감소해야하므로 이를 위해 하드마스크가 사용되고 있으며, 주로 폴리실리콘과 텅스텐 또는 질화막이 사용되고 있다.

하드마스크 물질로 나열된 전술한 물질 중에 SAC 공정 시에는 질화막이 가장 큰 장점을 가질 수 있는 바, 이하에서는 질화막을 사용하는 것을 그 예로 하면서 질화막을 사용할 경우 폴리실리콘이나 텅스텐을 사용하는 경우에 비해 갖는 장점을 같이 설명한다.

제2 실시예에서는 이러한 하드마스크를 사용하는 경우를 예로 하여 설명하며, 아울러 전술한 제1 실시예와 동일한 구성요소에 대해서는 동일 부호를 사용하며 그 구체적인 설명을 생략한다.

도 6a 내지 도 6c는 본 발명의 제2실시예에 따른 반도체소자의 패턴 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 설명한다.

도 4b와 같이 SOG막(45)이 식각된 전면에 절연성 물질이면서도 SOG막(45)과의 식각선택비를 갖어 하드마스크 재료로 사용되는 하드마스크용 질화막(52)을 형성한다. 하드마스크용 질화막(52)은 PE-질화막 또는 LP-질화막을 사용하는 것이 바람직하며, 그 증착 두께는 후속 SOG막(45)을 SAC 식각시 발생하는 손실량과 식각정지막(44)을 식각하여 불순물 확산영역을 노출할 때 손실되는 양을 모두 고려하여(두 손실되는 양을 합하여) 식각정지막(44) 식각시 인-시튜로 자연스럽게 제거될 수 있을 정도 또는 그 이상으로 하는 것이 바람직하다.

예컨대, 본 발명의 바람직한 실시예에서는 SAC 식각시의 300Å과 식각정지막(44) 식각시의 300Å를 고려하여 500Å ∼ 800Å 정도(100nm 이하의 디바이스인 경우)의 두께로 하였는 바, 이는 적용되는 레티클(Reticle)이나 디바이스에 따라 달라질 수 있다.

하드마스크용 질화막(52) 상에 패턴 형성을 위한 노광시 하부 즉, 하드마스크용 질화막(52)의 광반사도가 높임으로써 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하드마스크용 질화막(52)과 후속 포토레지스트의 접착력을 향상시킬 목적으로 반사방지막(53)을 형성한다.

여기서, 반사방지막(53)은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 사용하는 것이 바람직하다.

아울러, 제2 실시예에서는 반사방지막(53)을 사용하는 것을 그 예로 하였으나, 공정에 따라서는 이를 생략할 수도 있다.

이어서, 반사방지막(53) 상에 포토레지스트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, KrF, ArF 또는 F₂ 등의 노광원과 콘택홀의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 LPC 형성을 위한 포토레지스트 패턴(47)을 형성한다.

도 6a에서는 LPC 형성을 위해 콘택홀이 형성된 영역(C/T)을 정의하는 포토레지스트 패턴(47)이 형성된 공정 단면을 나타낸다.

한편, 텅스텐 또는 폴리실리콘을 하드마스크용 물질로 사용하는 방식에서는 이들 자체의 반사도가 높아 오버래이를 읽는데에 큰 문제점을 드러내어 마스크 정렬시 별도의 얼라인 키 오픈 공정이 필요하였으나, 질화막의 경우 텅스텐과 폴리실리콘에 비해 반사도가 매우 낮으므로 마스크 정렬시 큰 어려움이 없다.

패턴 형성을 위한 포토레지스트의 두께는 얇은 하드마스크용 질화막(52)을 식각하는 정도의 두께만이 필요하므로 하드마스크를 사용하지 않거나 또는 폴리실리콘이나 텅스텐 하드마스크를 사용하는 경우에 비해 얇은 두께의 포토레지스트를 사용하여도 무방하며, 이는 패턴 형성시의 디파인 능력을 향상시키게 되어 패턴의 무너지는 현상이 없이 미세한 미세한 패턴의 형성을 가능하게 한다.

따라서, 80nm 이하의 최소 선폭을 갖는 제조 기술에도 적용이 가능하게 된다. 예컨대, 80nm 기술에서 포토레지스트의 예상 두께는 1500Å이므로 700Å 정도의 하드마스크용 질화막(52)의 식각에 필요한 포토레지스트의 최소 두께는 1000Å 정도로 예상되므로 80nm 이하의 공정에서 충분히 적용할 수 있다.

계속해서, 도 6b에 도시된 바와 같이, 포토레지스트 패턴(47)을 식각마스크로 반사방지막(53)과 하드마스크용 질화막(52)을 식각하여 하드마스크(52a)를 형성한다.

ArF 포토리소그라피 공정을 적용하는 경우 특히, 라인 형태의 질화막을 식각하여 패턴을 형성하는 것은 공정 레시피의 셋업이 극히 어려운 것 중의 하나에 속하는 바, 1000Å 이하의 질화막에 대해 공정 조건을 확보하는 것이 매우 중요하다.

이를 위해 우선 하드마스크용 질화막(52)을 식각하기 위해서는 스트라이에이션 및 패턴 변형에 유리한 레시피를 적용해야 하며, 그 특징은 전극의 온도가 낮고, 장비 내의 구조가 플라즈마 소스와 바이어스가 독립적으로 제어되며, 바이어스 파워가 극도로 낮아야 유리하게 된다.

이를 실험적으로 얻은 레시피는 TEL사의 SCCM 장비를 사용하였을 경우 '50mTorr의 챔버 내의 압력과 1000W의 소스 파워와 200W의 바이어스 파워와 20SCCM의 O₂와 100SCCM의 CF₄ 및 0℃의 전극 온도'라는 레시피가 바람직함을 실험을 통해 얻을 수 있었다.

전술한 레시피는 유기 계열의 반사방지막(53)의 식각과 함께 하드마스크용 질화막(52)의 식각이 동시에 일어나게 하며, 도 6b의 하드마스크(52a) 구조를 실현하기 위해 중요하다. 또한, 이 때 식각 가스와 식각 시간의 제어를 통해 바형 패턴인 하드마스크(52a)의 CD를 조절할 수 있어 후속 SAC 식각 공정을 통한 콘택홀 저면의 CD 확보를 위한 마진을 높일 수 있다.

애싱 공정을 통해 포토레지스트 패턴(47)을 제거하는 바, 반사방지막(53)으로 유기 계열의 물질을 사용할 경우 이러한 애싱 공정에서 포토레지스트 패턴(47)과 같이 제거된다. 애싱 공정은 통상의 포토레지스트 스트립 장치에서 실시하는 포토레지스트 스트립 공정 또는 O₂ 플라즈마 처리를 포함한다.

한편, 포토레지스트 패턴(47)이 잔류할 경우 후속 SAC 식각 공정에서 패턴 불량을 초래할 수 있으므로 제거해야 한다.

계속해서 도 6c에 도시된 바와 같이, 하드마스크(52a)를 식각마스크로 피식각층인 SOG막(45)을 식각하여 이웃하는 두 게이트전극 패턴(G1, G2) 사이의 식각정지막(44)을 노출시키는 SAC 식각 공정을 실시하여 콘택홀(48)을 형성한다.

이 때, SOG막(45)의 식각은 포토레지스트 패턴의 변형을 고려하지 않아도 되므로 하드마스크(52a)와의 선택비를 극대화시키고 콘택홀(48)의 저면 CD를 충분히 확보하는 SAC 고유의 특성을 갖는 레시피를 적용한다.

포토레지스트에 의한 카본(Carbon, C) 소스의 공급이 제한되는 이유로 통상 의 SAC 레시피에 비해 높은 선택비를 갖는 가스의 사용이 필수적이며, 기존의 C₄F₈ 보다는 C₄F₆ 또는 C₅F₈ 등의 CF₂ 래디컬을 다량으로 발생시키는 가스를 사용하는 것이 바람직하다.

또한, 고선택비 사용에 따라 상대적으로 취약해지는 콘택 저면의 CD 확보를 위해 적절한 레시피의 설정이 요구된다. 설정된 레시피는 40℃ 정도의 높은 전극 온도를 사용하여 선택비를 개선시키고 O₂를 첨가하여 콘택홀(48) 저면의 CD를 확보한다.

이를 실험적으로 얻은 SAC 레시피는 TEL사의 SCCM 장비를 사용하였을 경우 '40mTorr의 챔버 내의 압력과 500W의 소스 파워와 1200W의 바이어스 파워와 7SCCM의 C₅F₈과 800SCCM의 Ar과 5SCCM의 O₂ 및 40℃의 전극 온도'라는 레시피가 바람직함을 실험을 통해 얻을 수 있었다.

게이트 하드마스크(43) 손실의 대폭 축소로 인해 후속 식각정지막(44) 식각에서 발생하는 약 300Å 정도의 게이트 하드마스크(43)의 손실을 더하더라도 포토레지스트 패턴을 식각마스크로 SAC 공정을 실시하는 경우에 비해 개선되었음을 알 수 있다. 이는 추가로 USG막 등을 이용하여 게이트전극 패턴(G1, G2) 상부에 캡핑층을 형성하여 게이트 하드마스크(43)를 보호할 필요가 없도록 한다. 즉, 캡핑층의 형성 공정을 생략할 수 있도록 한다.

캡핑층 형성 공정의 생략은 공정 단순화의 측면도 있지만, 캡핑층 형성시 콘택홀 내부에 증착되는 불규칙한 두께로 인해 콘택 오픈을 위한 식각정지막(44) 식 각 공정시 주로 발생하는 콘택 낫 오픈 현상을 방지할 수 있게 한다. 실제로 캡핑층을 적용하고 있는 100nm 정도의 최소 선폭을 갖는 디바이스의 경우 캡핑층 공정 제어의 실패가 자주 발생하고 있으며, 이를 해결하기 위해 캡핑층의 두께 및 습식 세정 공정에 세심한 제어가 요구된다.

또한, 디자인 룰이 더욱 작아지는 80nm 이하의 디바이스에서는 캡핑층 형성 공정이 오버-행 등의 문제가 발생하여 실제 공정에 적용이 불가능하다. 따라서, 80nm 이하의 디바이스에서는 캡핑층의 생략이 필수적이라 할 수 있다.

이어서, 식각정지막(44)을 제거하여 기판(40, 구체적으로는 불순물 확산영역)을 노출시킨다.

식각정지막(44)의 식각은 블랭킷 식각을 이용하며, 이 때 콘택홀(48) 저면의 식각정지막(44)의 게거되는 양과 거의 동일한 약 300Å 정도의 게이트 하드마스크(43)가 손실된다.

식각정지막(44) 식각시에는 전술한 바와 같이, SOG막(45) 상부에 잔존하는 하드마스크(52a)가 인-시튜로 제거되도록 하는 것이 바람직하나, 이를 제어하는 것이 실질적으로 어려우므로 식각정지막(44) 제거 후 게이트 하드마스크(43) 상부에 하드마스크(52a)가 잔류하게 된다.

절연성인 질화막을 하드마스크(52a)로 사용함으로 인해 일련의 LPC 형성 공정을 동일한 장비에서 인-시튜로 진행하는 것이 가능하다. 예를 들면, 포토레지스트 스트리퍼가 장착된 투 챔버 바디(Two chamber body)의 경우 ArF 포토리소그라피 공정에 의해 하드마스크용 질화막을 식각하여 하드마스크를 형성한 후 포토레지스 트 스트립 공정을 진행하고, 다른 챔버에서 SAC 식각 공정과 식각정지막 식각 공정을 실시하는 것이 가능하다. 이 경우 도 6b에서 포토레지스트 패턴(47)이 형성된 기판(40)을 이러한 식각 장치에 장입하여 사용하는 것이 바람직하다.

이는 폴리실리콘 또는 텅스텐 등의 도전성 물질을 하드마스크로 사용하는 경우 도전성 하드마스크를 식각하기 위해 서로 다른 장비를 오가며 식각해야 하는 단점을 해결할 수 있으며, 양산 적용시 TAT 단축에 큰 도움이 될 수 있다.

계속해서, 도 4e에 도시된 바와 같이 콘택홀(48)을 통해 기판(40)의 불순물 확산영역과 전기적으로 도통된 플러그(50)를 형성한다.

전술한 제2 실시예에서는 ArF 등의 고해상도의 포토리소그라피 공정을 적용할 경우 질화막 등을 하드마스크로 사용하여 보다 미세한 SAC 공정이 가능하게 함을 알아 보았다.

제3 실시예에서는 얇은 두께로 SOG막을 도포하는 경우를 예로 하여 설명하며, 아울러 전술한 제1 및 제2 실시예와 동일한 구성요소에 대해서는 동일 부호를 사용하며 그 구체적인 설명을 생략한다.

<제3 실시예>

도 7a 내지 도 7c는 본 발명의 제3 실시예에 따른 반도체소자의 패턴 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 설명한다.

도 7a에 도시된 바와 같이, 게이트전극 패턴(G1, G2)이 형성된 전면에 제1 SOG막(45')을 형성하고 1차 큐어링 공정을 실시한 다음, 큐어링된 제1 SOG막(45') 상에 제2 SOG막(54)을 형성하고 2차 큐어링을 실시한다.

한편, 제3 실시예에서는 제1 및 제2 실시예에서 제시한 바와 같이 SOG막을 도포하고 이를 식각하는 공정을 실시하지 않고, SOG막을 도포할 때 애초에 4000Å 또는 그 이하의 두께가 되도록 제1 SOG막(45')을 도포하고 1차 큐어링을 실시한 다음, 4000Å 또는 그 이하의 두께가 되도록 제2 SOG막(54)을 도포하고 2차 큐어링을 실시한다.

따라서, 제1 및 제2 SOG막(45', 54)은 모두 3500Å ∼ 4500Å 정도의 두께가 되도록 하고, 1차 및 2차 큐어링은 600℃ ∼ 700℃의 온도에서 10분 ∼ 1시간 정도 실시하며, 이 때 분위기 가스로는 H₂O, O₂, N₂, H₂, N ₂O 등의 단독 또는 조합을 사용한다.

이어서, 도 7b에 도시된 바와 같이, 제2 SOG막(54) 상에 포토레지스트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, KrF, ArF 또는 F₂ 등의 노광원과 콘택홀의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 LPC 형성을 위한 포토레지스트 패턴(47)을 형성한다.

도 7b에서는 LPC 형성을 위해 콘택홀이 형성된 영역(C/T)을 정의하는 포토레지스트 패턴(47)이 형성된 공정 단면을 나타낸다.

패턴 형성을 위한 노광시 하부 즉, 제2 SOG막(54)의 광반사도가 높임으로써 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 제2 SOG막(54)과 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴(47)과 제2 SOG막(54) 사이에 반사방지막(도시하지 않음)을 형성하는 바, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.

계속해서, 도 7c에 도시된 바와 같이, 포토레지스트 패턴(47)을 식각마스크로 피식각층인 제2 SOG막(54)과 제1 SOG막(45')을 식각하여 이웃하는 두 게이트전극 패턴(G1, G2) 사이의 식각정지막(44)을 노출시키는 SAC 식각 공정을 실시하여 콘택홀(48)을 형성한다

이어서, 식각정지막(44)을 제거하여 기판(40)을 노출시킨다. 식각정지막(44)의 식각은 블랭킷 식각을 주로 이용한다. 이 때 콘택홀(48)이 형성된 게이트전극 패턴(G1, G2) 측면에서는 식각정지막(44)이 제거되어 스페이서(44a) 형상으로 남는다.

한편, 제1 및 제2 SOG막(45', 54)의 저면까지 거의 완벽하게 막 치밀화가 이루어 졌으므로 세정액에 대한 내성이 증가하였으므로 도시된 'Y'의 부분에 대한 어택이 발생하지 않는다.

전술한 제3 실시예에서 살펴본 바와 같이 층간절연용으로 제1 SOG막을 4000Å 정도의 두게로 도포하고 1차 큐어링을 실시하고, 그 상부에 다시 4000Å 정도의 제2 SOG막을 도포한 다음 2차 큐어링을 실시한다. 즉, SOG막의 큐어링시 그 한계치인 4000Å 정도로만 SAC 공정이 이루어지는 셀영역의 SOG막의 두께를 조절한 후 큐어링을 실시함으로써, SOG막의 하부까지 막 치밀화를 이룸으로써 SAC 식각 공정 후 실시하는 세정 공정에서 세정액에 의한 SOG막의 어택을 방지할 수 있었다.

한편, 제3 실시예에서는 2층 구조의 SOG막 구조를 그 예로 하였으며, SOG막을 도포 및 큐어링하는 단계를 반복하여 실시함으로써 3층 이상의 다층 구조로 SOG막을 형성할 수 있다.

아울러, 제3 실시예와 같이 SOG막을 2층 또는 3층 이상의 다층 구조로 할 경우에도 제2 실시예에서와 같이 SOG막과 포토레지스트 패턴 사이에 반사방지막과 하드마스크를 게재하여 ArF 등의 포토리소그라피 공정을 이용함으로써, 미세 패턴 공정에 적용할 수 있는 바, 자세한 공정은 생략한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 본 발명의 실시예에서는 라인 타입의 SAC 공정만을 그 예로 하였으나, 이외에도 홀(Hole) 타입의 SAC 공정에도 적용이 가능하며, 게이트전극 패턴 사이 뿐만아니라 비트라인 사이를 오픈시키는 공정(즉, 스토리지노드 콘택홀 형성 공정) 또는 비아 콘택 형성 공정 등 다양한 반도체 제조 공정에 적용이 가능하다.

상술한 바와 같은 본 발명은, 큐어링에 따른 SOG막의 막 의존성을 극복할 수 있도록 하여 습식 세정에 의한 SOG막의 어택을 방지함으로써, 반도체 장치 제조시 결함 발생을 최소화하여 수율을 향상시킬 수 있는 효과가 있다.

Claims

셀영역과 주변회로영역을 구비하는 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계;

상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계;

상기 식각정지막이 형성된 기판 전면에 SOG(Spin On Glass)막을 형성하는 단계;

상기 SOG막 상부의 막 치밀화를 위해 1차 큐어링을 실시하는 단계;

상기 셀영역 오픈하는 셀 오픈 마스크를 식각마스크로 하여 상기 셀영역의 상기 SOG막의 1차 큐어링된 부분을 식각하는 단계;

상기 식각되지 않고 잔류하는 SOG막의 막 치밀화를 위해 2차 큐어링을 실시하는 단계;

상기 SOG막 상에 포토레지스트 패턴을 형성하는 단계;

상기 포토레지스트 패턴을 식각마스크로 상기 이웃하는 도전패턴 사이의 상기 SOG막을 식각하여 상기 식각정지막을 노출시키는 콘택홀을 형성하는 단계;

상기 콘택홀 저면에서의 상기 식각정지막을 제거하여 상기 기판을 노출시키는 단계; 및

상기 콘택홀 내부를 세정하는 단계

를 포함하는 반도체 장치 제조 방법.
제 1 항에 있어서,

상기 SOG막을 식각하는 단계에서,

상기 SOG막의 두께가 3500Å 내지 4500Å 정도의 두께가 되도록 하는 것을 특징으로 하는 반도체 장치 제조 방법.
삭제
삭제
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제 1 항에 있어서,

상기 SOG막을 1차 및 2차 큐어링을 실시하는 단계는,

H₂O, O₂, N₂, H₂ 및 N₂O으로 이루어진 그룹에서 선택된 적어도 하나의 가스 분위기 및 600℃ 내지 700℃의 온도 하에서, 10분 내지 60분 동안 실시하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 1 항에 있어서,

상기 세정하는 단계 후,

상기 노출된 기판에 전기적으로 도통된 플러그를 형성하는 단계를 더 포함하며,

상기 플러그를 형성하는 단계는,

상기 노출된 기판에 도통되도록 플러그 형성용 물질을 형성하는 단계;

상기 셀영역과 상기 주변회로영역의 단차를 줄이기 위해 증착된 상기 플러그 형성용 물질의 일부를 에치백하여 제거하는 단계; 및

상기 도전패턴 상부가 노출되는 타겟으로 상기 플러그 형성용 물질을 연마하여 격리된 플러그를 형성하는 단계

를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 7 항에 있어서,

상기 플러그 형성용 물질을 형성하는 단계는,

상기 기판 전면에 상기 플러그 형성용 물질을 증착하는 방식 또는 선택적 에피택셜 성장을 통해 상기 노출된 기판으로부터 성장시키는 방식을 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 1 항에 있어서,

상기 포토레지스트 패턴은, 라인 타입 또는 홀 타입을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 1 항에 있어서,

상기 도전패턴은 게이트전극 패턴, 비트라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 1 항에 있어서,

상기 콘택홀을 형성하는 단계에서, 자기정렬콘택 식각 공정을 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 1 항에 있어서,

상기 식각정지막을 제거하는 단계에서, 블랭킷 식각을 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
셀영역과 주변회로영역을 구비하는 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계;

상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계;

상기 식각정지막이 형성된 기판 전면에 SOG막을 형성하는 단계;

상기 SOG막을 1차 큐어링을 실시하여 상기 SOG막의 상부를 치밀화하는 단계;

상기 SOG막의 1차 큐어링된 부분을 식각하는 단계;

상기 식각되지 않고 잔류하는 SOG막을 2차 큐어링을 실시하여 치밀화하는 단계;

상기 SOG막 상에 하스마스크용 물질막과 반사방지막을 차례로 형성하는 단계;

상기 반사방지막 상에 ArF 노광원을 이용한 포토리소그라피 공정을 통해 포토레지스트 패턴을 형성하는 단계;

상기 포토레지스트 패턴을 식각마스크로 상기 이웃하는 도전패턴 사이의 상기 SOG막을 식각하여 상기 식각정지막을 노출시키는 콘택홀을 형성하는 단계;

상기 콘택홀 저면에서의 상기 식각정지막을 제거하여 상기 기판을 노출시키는 단계; 및

상기 콘택홀 내부를 세정하는 단계

를 포함하는 반도체 장치 제조 방법.
제 13 항에 있어서,

상기 SOG막을 식각하는 단계에서,

상기 SOG막의 두께가 3500Å 내지 4500Å 정도의 두께가 되도록 하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 13 항 또는 제 14 항에 있어서,

상기 SOG막을 식각하는 단계에서,

상기 셀영역을 오픈하는 셀 오픈 마스크를 식각마스크로 하여 상기 셀영역에서의 상기 SOG막을 식각하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 13 항에 있어서,

상기 하드마스크용 물질막은, 폴리실리콘막, 텅스텐막 또는 질화막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.