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KR100645458B1 - 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법 - Google Patents

습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법 Download PDF

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KR100645458B1
KR100645458B1 KR1020030068702A KR20030068702A KR100645458B1 KR 100645458 B1 KR100645458 B1 KR 100645458B1 KR 1020030068702 A KR1020030068702 A KR 1020030068702A KR 20030068702 A KR20030068702 A KR 20030068702A KR 100645458 B1 KR100645458 B1 KR 100645458B1
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Abstract

본 발명은, SOG막의 큐어링시 막 두께의 의존성에 의해 발생하는 막 치밀도 차이로 인해 습식 세정시 유발되는 SOG막 하부의 어택을 방지할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것이다.
이를 위해 본 발명은, 층간절연막으로 SOG막 또는 APL막 등의 유동성 절연막을 이용하며, 통상적인 SAC 공정을 실시하여 식각정지막에서 SAC 식각을 정지한다. 이어서, 전면에 단차피복성이 비교적 열악한 증착 방식으로 어택방지막(질화막과 산화막)을 형성하고 식각정지막을 제거하여 콘택 오픈 공정을 완료한 다음, 세정 공정을 실시한다.
이렇듯, 세정 공정 전에 노출된 유동성 절연막의 어택을 방지할 수 있는 어택방지막을 형성함으로써 습식 세정에 의한 유동성 절연막의 어택을 방지할 수 있다.
BOE(Buffered Oxide Etchant), 습식 세정 , 어택, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막, 큐어링(Curing), 콘택홀, SAC(Self Align Contact).

Description

습식 세정에 의한 어택을 방지할 수 있는 반도체 장치 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE CAPABLE OF PROTECTING ATTACK BY WET CLEANING}
도 1은 SAC 식각 후의 BPSG막과 SOG막의 단면을 비교 도시한 평면 SEM 사진.
도 2는 SAC 식각 및 습식 세정 공정 후의 BPSG막과 SOG막의 단면을 비교 도시한 SEM 사진.
도 3은 플러그 형성 공정 완료 후의 BPSG막과 SOG막의 평면을 비교 도시한 SEM 사진.
도 4는 랜딩 플러그 콘택 형성을 위한 SAC 식각 공정이 완료된 레이아웃을 개략적으로 도시한 평면도.
도 5a 내지 도 5e는 본 발명의 일실시예에 따른 반도체소자의 패턴 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
50 : 기판 51 : 게이트 절연막
52 : 게이트 전도막 53 : 게이트 하드마스크
54, 54a : 식각정지막 55 : 유동성 절연막
57 : 콘택홀 58a : 제1 어택방지막
59a : 제2 어택방지막 G2 ∼ G5 : 게이트전극 패턴
본 발명은 반도체 장치 제조 방법에 관한 것으로 특히, 반도체 장치의 자기정렬콘택 형성 방법에 관한 것이다.
일반적으로 반도체 장치는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 장치가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 반도체 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지 스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 일명, 랜딩 플러그 콘택(Landing plug contact) 기술이 도입되어 통상적으로 사용되고 있다.
랜딩 플러그 콘택을 형성하기 위해서 필요한 것이 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 식각 공정이다. SAC 식각 공정은 식각선택비를 갖는 하지 구조를 따라 식각을 실시하여 콘택을 형성하는 기술로, 통상 산화막과 질화막의 식각선택비를 이용한다.
한편, 소자의 집적도는 증가하고 디자인 룰은 감소함에 따라 인접한 도전패턴(예컨대, 게이트전극) 사이의 거리가 감소하게 되며, 이와는 반대로 도전패턴의 두께는 증가함에 따라, 도전패턴의 높이와 도전패턴들 사이의 거리의 비를 나타내는 종횡비(Aspect ratio)는 점차 증가하게 된다.
이에 따라 각 도전패턴들 사이에서 높은 종횡비를 갖는 빈 공간을 채우기 위 한 기술이 필요하게 되었다. 우수한 갭-필링(Gap-filling) 특성을 가지는 BPSG(Boro Phospho Silicate Glass)막은 800℃ 이상의 고온 열 유동 공정이 필요로 하여 소자의 측면 확산(Lateral diffusion)을 유발하는 문제점이 있다.
이러한 문제점을 개선하기 위해 최근 개발 중에 있는 박막이 유동성(Flowfill) 절연막이다. 이러한 유동성 절연막으로는 APL(Advanced Planarization Layer)막과 SOG(Spin On Glass)막(또는 SOD(Spin On Dielectric)막이라고도 함)이 있다.
이하에서는 유동성 절연막으로 SOG막을 예로 하여 설명한다.
SOG막은 갭-필 특성이 우수하나, 필수적으로 600℃ ∼ 700℃에서의 큐어링(Curing) 공정을 필요로 한다.
하기의 반응식1은 퍼하이드로 폴리실라젠(Perhydro-polysilazane)을 이용하여 SOG막을 형성할 때의 반응 형태를 도시하는 바, 이를 참조하여 SOG막 형성 공정을 살펴본다.
Figure 112003036948513-pat00001
최근의 SOG막 용 물질 가운데 실라제인(Silazane) 계열은 -(SiR1R2NR3)n-로 표시될 수 있는 통상 평균 분자량 1000 ∼ 10000 정도의 물질로, R1, R2 및 R 3가 모두 수소로 된 퍼하이드로 폴리실라제인이나 R1,R2 및 R3가 각각 탄소 1 ∼ 8개의 알킬기나 기타 아릴기, 알콕시기 등의 유기 원자단으로 이루어진 유기 폴리실라제인 등을 포함한다. 폴리실라제인은 디부틸 에테르(Dibuthyl ether), 톨루엔, 크실렌 같은 유기 용매에 일정 중량%(Weight%)로 포함된 상태로 도포에 사용된다. 통상 폴리실라제인으로 불리는 이런 SOG 도포 물질은 실리케이트(Silicate)나, 실세스퀴옥산(Silsesquioxane)을 포함하는 실록산(Siloxane) 계열에 비해 높은 온도에서 열처리가 이루어질 수 있다. 따라서, 보다 완전한 큐어링이 가능하여 습식 식각에 대한 저항성을 높일 수 있고, HSQ와 같은 막에 비해 공정 적용이 용이하다.
SOG막의 두께는 폴리실라제인 용액의 고형물 중량%와 도포에 사용된 스피너 (Spinner)의 속도에 따라 조절될 수 있다. 가령, 디부틸 에테르 용매에 폴리실라제인 고형물 함량 20% 정도의 용액을 이용하여 스피너의 회전수 수백 ∼ 수천rpm(round per minute) 조건으로 도포를 실시하여 5000Å 정도의 충분한 두께로 형성한다.
폴리실라제인을 도포하면 베이크를 통해 용매성분을 제거한다. 베이크는 80 ∼ 350℃ 정도의 프리 베이크(Pre bake)와 400℃를 전후한 하드 베이크(Hard bake) 및 이들의 조합이 모두 가능하다. 이 과정을 통해 SOG막에서 용매 성분과 사일렌 가스, 기타 질소, 수소를 포함하는 성분이 가스 형태로 배출될 수 있다.
그리고, 반응식1에 도시된 바와 같이 700℃ 정도의 고온에서 10분 ∼ 1시간 동안 열처리하여 타 성분을 배출하고, 실리콘 산화막을 이루는 큐어링을 실시한다. 큐어링은 통상 수증기가 공급을 통한 산화성 분위기에서 이루어지며 폴리실라제인의 유기 성분이나 기타 실리콘을 제외한 성분이 제거되고, 산소가 투입되어 실리콘 산화막이 형성된다.
하지만, 반도체 기판 상에 SOG막을 도포한 후, 큐어링 공정을 실시함에 있어서, 막 하단부가지 충분한 치밀화가 이루어지지 않아 SOG막 하단부로 갈수록 콘택 형성 공정 후에 실시하는 습식 세정 공정에서 매우 취약한 특성을 갖는다.
이를 첨부한 도면을 참조하여 상세하게 살펴 본다.
도 1은 SAC 식각 후의 BPSG막과 SOG막의 단면을 비교 도시한 평면 SEM(Scanning Electron Microscopy) 사진이다.
도 1의 (a)는 층간절연막(ILD1)으로 BPSG막을 사용한 경우를 도시한 것으로, SAC 식각 공정 후 콘택홀(C1)이 형성되어 있음을 확인할 수 있으며, 도 1의 (b)는 층간절연막(ILD2)으로 SOG막을 사용한 경우 SAC 식각 공정에 의해 콘택홀(C2)이 형성되어 있음을 확인할 수 있다.
도 2는 SAC 식각 및 습식 세정 공정 후의 BPSG막과 SOG막의 단면을 비교 도시한 SEM 사진이다.
도 2의 (a)는 도 1의 (a)를 a-a' 방향으로 절취한 단면을 나타내는 바, 콘택홀 형성을 위한 SAC 식각 공정 후 콘택 저면의 CD 확보 및 식각 잔류물 제거를 위해 실시하는 BOE 용액을 이용한 습식 세정 공정에서 층간절연막(ILD1)에 대한 어택 이 상하부에 걸쳐 전체적으로 발생하지 않았음을 알 수 있다.
한편, 도 2의 (b)는 도 1의 (b)를 b-b' 방향으로 절취한 단면을 나타내는 바, 큐어링이 완벽하게 이루어지지 않는 SOG막의 하단부에서 막의 치밀화가 제대로 되지 않아 막질이 취약하여 습식 용액에 의해 'A'와 같이 어택을 받았음을 알 수 있다. 반면, 층간절연막(ILD2)의 상단부에서는 'T'와 같이 어택이 거의 발생하지 않았음을 알 수 있다. 도 2의 (b)에서 'T'와 같이 큐어링이 완벽하게 이루어지는 두께는 층간절연막(ILD2)의 최상단부로부터 약 4000Å 정도의 깊이인 것을 확인할 수 있다.
도 3은 플러그 형성 공정 완료 후의 BPSG막과 SOG막의 평면을 비교 도시한 SEM 사진이다.
도 3의 (a)는 층간절연막(ILD1)으로 BPSG막을 사용한 경우를 도시한 것으로, 콘택홀을 포함한 전면에 플러그 형성용 전도막(예컨대, 폴리실리콘막)을 전면에 증착한 후 실시하는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 통해 형성된 복수의 플러그(P1)가 층간절연막(ILD1)에 의해 서로 격리되어 있는 것을 나타낸다. BPSG막을 층간절연막(ILD1)으로 사용한 경우 층간절연막(ILD1)에 대한 어택이 없으므로 플러그(P1) 간의 전기적 단락 또는 절연 특성의 열화와 같은 문제점이 발생하지 않았음을 알 수 있다.
한편, 도 3의 (b)는 층간절연막(ILD2)으로 SOG막을 사용한 경우로서, 층간절연막(ILD2)의 하단부에서 습식 세정 용액에 의해 발생된 어택에 의해 도시된 'X'와 같이 플러그(P2) 간의 절연 특성이 열화되었음을 알 수 있다. 이러한 층간절연막(ILD2)의 어택이 보다 심할 경우에는 플러그(P2)가 서로 전기적으로 단락될 수도 있다.
따라서, SOG막의 큐어링되는 깊이의 한계에 따라 발생하는 막 치밀도의 차이에 의해 발생되는 습식 세정 공정에서의 어택을 방지할 수 있는 공정 기술이 필요한 실정이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, SOG막의 큐어링시 막 두께의 의존성에 의해 발생하는 막 치밀도 차이로 인해 습식 세정시 유발되는 SOG막 하부의 어택을 방지할 수 있는 반도체 장치 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막이 형성된 기판 전면에 유동성 절연막을 형성하는 단계; 상기 유동성 절연막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 이웃하는 도전패턴 사이의 상기 유동성 절연막을 식각하여 상기 식각정지막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 전체 구조 상부에 어택방지막을 형성하는 단계; 상기 콘택홀 저면에서의 상 기 식각정지막을 제거하여 상기 기판을 노출시키는 단계; 및 상기 콘택홀 내부를 세정하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명은, 층간절연막으로 SOG막 또는 APL막 등의 유동성 절연막을 이용하며, 통상적인 SAC 공정을 실시하여 식각정지막에서 SAC 식각을 정지한다. 이어서, 전면에 단차피복성이 비교적 열악한 증착 방식으로 어택방지막(질화막과 산화막)을 형성하고 식각정지막을 제거하여 콘택 오픈 공정을 완료한 다음, 세정 공정을 실시한다.
이렇듯, 세정 공정 전에 노출된 유동성 절연막의 어택을 방지할 수 있는 어택방지막을 형성함으로써 습식 세정에 의한 유동성 절연막의 어택을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4는 랜딩 플러그 콘택 형성을 위한 SAC 식각 공정이 완료된 레이아웃을 개략적으로 도시한 평면도이다.
도 4를 참조하면, 웰 및 필드산화막 등과 같이 반도체 소자를 이루기 위한 여러 요소 들이 형성된 기판(도시하지 않음) 상에 복수의 게이트전극 패턴(G1 ∼ G5)이 일정 간격으로 배치되어 있으며, 게이트전극 패턴(G1 ∼ G5)과 교차하는 방 향으로 복수의 T 형태(T-type)의 랜딩플러그 콘택 형성을 위한 콘택홀 패턴(LP1 ∼ LP7)이 형성되어 있다.
T 형의 각 콘택홀 패턴(LP1 ∼ LP7)은 3개의 콘택홀을 포함한다. 예컨대, LP1에서 C1과 C2는 후속 공정에 스토리지노드 콘택이 형성될 영역을 나타내고, C13은 후속 공정에 의해 비트라인 콘택이 이루어질 영역을 나타낸다.
즉, C1 ∼ C12는 스토리지노드 콘택이 형성될 영역을 나타내고, C13 ∼ C17은 후속 공정에 의해 비트라인 콘택이 이루어질 영역을 나타낸다.
한편, 각 콘택홀 패턴(LP1 ∼ LP7) 사이의 게이트전극 패턴(G1 ∼ G5) 상부에는 층간절연막(도시하지 않음)이 존재한다.
이하의 실시예에서는 전술한 도 4의 평면도를 a-a' 및 b-b' 방향으로 절취한 단면을 예로 하여 공정을 설명한다.
도 5a 내지 도 5e는 본 발명의 일실시예에 따른 반도체소자의 패턴 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 설명한다.
후술하는 본 발명의 실시예에서는 반도체소자의 콘택홀 패턴 형성 공정을 그 일예로 하여 설명하는 바, 본 발명의 적용 대상이 되는 콘택홀 패턴은 금속배선 콘택과 비트라인 또는 캐패시터의 스토리지 노드 콘택을 위한 소스/드레인 접합 등의 기판 내의 불순물 접합층과의 콘택 및 콘택 패드 형성을 위한 공정 등에 적용이 가능하다.
먼저 도 5a에 도시된 바와 같이, 반도체 장치를 이루기 위한 여러 요소 예컨 대, 필드절연막과 웰 등이 형성된 반도체 기판(50) 상에 게이트 하드마스크(53)/게이트 전도막(52)/게이트 절연막(51)이 적층된 게이트전극 패턴(G2 ∼ G5)을 형성한다.
게이트 절연막(51)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(52)은 폴리실리콘, 텅스텐(W), 텅스텐 질화막(WNx), 텅스텐 실리사이드(WSix) 등의 단독 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(53)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(52)이 어택받는 것을 방지하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G2 ∼ G5) 사이의 기판(50)에 소스/드레인 접합 등의 불순물 확산영역(도시하지 않음)을 형성한다.
이온주입을 통해 게이트전극 패턴(G2 ∼ G5) 사이에 소스/드레인 접합 영역을 형성하는 경우, 통상 게이트전극 패턴(G2 ∼ G5)에 얼라인되도록 이온주입을 통해 기판(50)에 불순물을 주입시킨 다음, 게이트전극 패턴(G2 ∼ G5) 측벽에 스페이서를 형성하고 다시 이온주입을 실시하여 LDD 구조가 되도록 하는 바, 여기서는 LDD 구조와 불순물 확산영역 및 스페이서 형성 공정을 생략하였다.
게이트전극 패턴(G2 ∼ G5)이 형성된 전면에 후속 SAC 식각 공정에서 기판(50)의 어택을 방지하기 위해 식각 정지 역할을 하는 식각정지막(54)을 형성한다. 이 때, 게이트전극 패턴(G2 ∼ G5)의 프로파일을 따라 식각정지막(54)이 형성되도록 하는 것이 바람직하며, 식각정지막(54)으로는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 이용한다.
다음으로, 식각정지막(54)이 형성된 전체 구조 상부에 층간절연막으로 유동성 절연막(55)을 형성한다.
유동성 절연막(55)은 전술한 바와 같이 게이트전극 패턴(G2 ∼ G5) 사이의 종횡비 증가로 인한 갭-필 특성을 향상시키기 위해 적용되는 것으로 스핀 코팅 등의 방식을 이용하여 도포한다.
유동성 절연막으로는 SOG막과 APL막을 사용할 수 있다.
유동성 절연막(55)으로 SOG막을 사용하는 경우를 살펴 보면, SOG막 용 물질로는 실라제인 계열을 사용하는 바, -(SiR1R2NR3)n-로 표시될 수 있는 통상 평균 분자량 1000 ∼ 10000 정도의 물질로, R1, R2 및 R3가 모두 수소로 된 퍼하이드로 폴리실라제인이나 R1,R2 및 R3가 각각 탄소 1 ∼ 8개의 알킬기나 기타 아릴기, 알콕시기 등의 유기 원자단으로 이루어진 유기 폴리실라제인 등을 포함한다.
폴리실라제인은 디부틸 에테르, 톨루엔, 크실렌 같은 유기 용매에 일정 중량%(Weight%)로 포함된 상태로 도포에 사용된다. 통상 폴리실라제인으로 불리는 이런 SOG 도포 물질은 실리케이트나, 실세스퀴옥산을 포함하는 실록산 계열에 비해 높은 온도에서 열처리가 이루어질 수 있다. 따라서, 보다 완전한 큐어링이 가능하여 습식 식각에 대한 저항성을 높일 수 있고, HSQ와 같은 막에 비해 공정 적용이 용이하다.
SOG막의 두께는 폴리실라제인 용액의 고형물 중량%와 도포에 사용된 스피너의 속도에 따라 조절될 수 있다. 가령, 디부틸 에테르 용매에 폴리실라제인 고형물 함량 20% 정도의 용액을 이용하여 스피너의 회전수 수백 ∼ 수천rpm 조건으로 도포를 실시하여 5000Å 정도의 충분한 두께로 형성한다.
폴리실라제인을 도포하면 베이크를 통해 용매성분을 제거한다. 베이크는 80 ∼ 350℃ 정도의 프리 베이크와 400℃를 전후한 하드 베이크 및 이들의 조합이 모두 가능하다. 이 과정을 통해 SOG막에서 용매 성분과 사일렌 가스, 기타 질소, 수소를 포함하는 성분이 가스 형태로 배출될 수 있다.
그리고, 반응식1에 도시된 바와 같이 700℃ 정도의 고온에서 10분 ∼ 1시간 동안 열처리하여 타 성분을 배출하고, 실리콘 산화막을 이루는 큐어링을 실시한다. 큐어링은 통상 수증기가 공급을 통한 산화성 분위기에서 이루어지며 폴리실라제인의 유기 성분이나 기타 실리콘을 제외한 성분이 제거되고, 산소가 투입되어 실리콘 산화막이 형성된다.
큐어링은 600℃ ∼ 700℃의 온도에서 10분 ∼ 1시간 정도 1회 내지 2회 이상 복수회 실시하며, 이 때 분위기 가스로는 H2O, O2, N2, H2, N2O 등의 단독 또는 조합을 사용한다.
유동성 절연막(55)으로 SOG막을 사용하는 경우를 살펴 보면, APL막은 소스 가스로 SiH4와 H2O2를 사용한다.
APL막의 증착 1단계에서는, APL막의 접착 및 플로우 특성을 향상시키기 위하여 기판 등의 하부층에 대한 플라즈마 처리를 실시한다. 이 때, PE-CVD 챔버에서 N2O 또는 N2 가스를 이용하며, 챔버 내의 압력은 400mTorr 정도로 유지하며 500W 정도의 파워를 사용한다.
2단계에서는 갭-필링과 자체 평탄화 특성을 통해 APL막을 증착하는 바, LP-CVD 챔버에서 주 소스인 SiH4와 H2O2를 사용하여 (SiH4 + H 2O2 → Si(OH)4 → SiOxHy)의 반응을 통해 실리콘산화막에 수소기가 붙은 형태의 APL막을 형성한 후, 3단계에서 SiH4와 N2O(및/또는 N2)의 분위기에서 노열처리를 실시하여 실리콘산화막에서 수소기를 제거함으로써 APL막을 형성한다.
이어서, 유동성 절연막(55) 상에 포토레지스트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, KrF, ArF 또는 F2 등의 노광원과 콘택홀의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 LPC 형성을 위한 포토레지스트 패턴(56)을 형성한다.
패턴 형성을 위한 노광시 하부 즉, 유동성 절연막(55)의 광반사도가 높임으 로써 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 유동성 절연막(55)과 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴(56)과 SOG막(55) 사이에 반사방지막(도시하지 않음)을 형성하는 바, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
또한, 유동성 절연막(55)과 포토레지스트 사이 또는 유동성 절연막(55)과 반사방지막 사이에 하드마스크를 형성할 수도 있다. 이 때 사용되는 하드마스크 재료로는 질화막 계열의 절연성 물질이나 텅스텐 또는 폴리실리콘 등의 전도성 물질을 이용할 수 있다.
계속해서, 포토레지스트 패턴(56)을 식각마스크로 피식각층인 유동성 절연막(55)을 식각하여 이웃하는 게이트전극 패턴(G2 ∼ G5) 사이의 식각정지막(54)을 노출시키는 SAC 식각 공정을 실시하여 콘택홀(57)을 형성한다.
이 때, 유동성 절연막(55)의 식각은 통상의 SAC 식각 공정의 레시피를 적용하는 바, CF4, C4F6, C4F8, CH2F 2 또는 C5F8 등의 가스를 사용하며 여기에 He, Ne 또는 Ar 등의 캐리어 가스를 첨가하여 사용한다.
이어서, 포토레지스트 패턴(56)을 제거하는 바, 통상의 포토레지스트 스트립 공정을 적용한다. 도 5b는 콘택홀(57)이 형성된 공정 단면을 나타낸다.
계속해서, SAC 식각 공정이 완료된 전면에 질화막 계열의 제1 어택방지막(58)과 산화막 계열의 제2 어택방지막(59)을 형성한다.
제1 어택방지막(58)은 20Å ∼ 150Å 정도의 얇은 두께로 증착하며, 제1 및 제2 어택방지막(58, 59)은 단차피복성이 비교적 열악한 플라즈마 화학기상증착(Plasma Enhanced Chemucal Vapor Deposition; 이하 PECVD라 함) 방식을 이용하여, 콘택 저면에서의 증착 두께가 게이트전극 패턴(G2 ∼ G5)의 상단부에서의 두께에 비해 얇게 증착되도록 한다.
도 5c는 제1 및 제2 어택방지막(58, 59)이 형성된 공정 단면을 나타낸다.
이어서, 도 5d에 도시된 바와 같이, 식각정지막(54)을 제거하여 기판(50, 구체적으로는 불순물 확산영역)을 노출시킨다. 식각정지막(54)의 식각은 블랭킷 식각을 주로 이용한다. 이 때 콘택홀(57)이 형성된 게이트전극 패턴(G2 ∼ G5) 측면에서는 식각정지막(54)과 제1 어택방지막(58)이 제거되어 각각 스페이서(54a, 58a) 형상으로 남는다.
이어서, 콘택홀(57) 저면의 CD를 확보하고 SAC 및 블랭킷 식각 등에 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다.
한편, 제1 및 제2 어택방지막(58, 59)이 유동성 절연막(55)의 측면과 상부를 덮고 있어 세정 공정에서 유동성 절연막(55)에 대한 어택이 발생하지 않는다.
세정 시에는 BOE 또는 불산을 이용하는 바, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 물산을 이용하는 것이 바람직하다.
계속해서, 도 5e에 도시된 바와 같이, 콘택홀(57)이 형성된 기판(50) 전면에 플러그 형성용 전도성 물질을 증착하여 콘택홀(57)을 충분히 매립시킨 다음, 게이 트 하드마스크(53)가 노출되는 타겟으로 평탄화 공정을 실시하여 콘택홀(57)을 통해 기판(50) 예컨대, 기판(50)의 불순물 확산영역과 전기적으로 도통되며 게이트 하드마스크(53)와 상부가 평탄화된 플러그(60)를 형성한다.
평탄화 공정으로는 먼저 CMP를 위해 메모리의 셀영역과 주변회로영역의 단차를 감소시키기 위해 플러그 물질에 대한 에치백 공정을 실시한 후 CMP 공정을 통해 플러그 물질을 연마한다.
플러그(60) 형성용 전도성 물질막으로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 텅스텐 등을 사용하기도 한다.
최근에는 플러그(60)를 형성할 때 전술한 증착 공정 이외에 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하 SEG이라 함) 공정 또한 많이 적용된다.
전술한 바와 같이 본 발명에서는 층간절연용으로 SOG막 또는 APL막 등의 유동성 절연막을 형성한 다음, SAC 식각 공정 후 실시한 다음, 전면에 단차피복성이 열악한 증착 방식을 이용하여 제1 및 제2 어택방지막을 증착하고 식각정지막을 제거한 다음, 세정 공정을 통해 콘택 오픈 공정을 완료한다.
따라서, 세정 공정시 유동성 절연막의 측면 및 상단부를 제1 및 제2 어택방지막을 통해 보호함으로써 세정 공정에서 세정액에 의한 유동성 절연막의 어택을 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 T 타입의 SAC 공정만을 그 예로 하였으나, 이외에도 라인(Line) 타입이나, 홀(Hole) 타입의 SAC 공정에도 적용이 가능하며, 게이트전극 패턴 사이 뿐만아니라 비트라인 사이를 오픈시키는 공정(즉, 스토리지노드 콘택홀 형성 공정) 또는 비아 콘택 형성 공정 등 다양한 반도체 제조 공정에 적용이 가능하다.
상술한 바와 같은 본 발명은, 어택방지막을 통해 습식 세정에 의한 유동성 절연막의 어택을 방지함으로써, 반도체 장치 제조시 결함 발생을 최소화하여 수율을 향상시킬 수 있는 효과가 있다.

Claims (12)

  1. 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계;
    상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계;
    상기 식각정지막이 형성된 기판 전면에 유동성 절연막을 형성하는 단계;
    상기 유동성 절연막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 이웃하는 도전패턴 사이의 상기 유동성 절연막을 식각하여 상기 식각정지막을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 전체 구조 상부에 어택방지막을 형성하는 단계;
    상기 콘택홀 저면에서의 상기 식각정지막을 제거하여 상기 기판을 노출시키는 단계; 및
    상기 콘택홀 내부를 세정하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 어택방지막을 형성하는 단계는,
    상기 콘택홀이 형성된 전면에 질화막 계열의 제1 어택방지막을 형성하는 단계와, 상기 제1 어택방지막 상에 제2 어택방지막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 어택방지막을 형성하는 단계에서, 플라즈마 화학기상증착 방식을 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 2 항에 있어서,
    상기 제1 어택방지막을 20Å 내지 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 유동성 절연막은, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 5 항에 있어서,
    상기 유동성 절연막이 SOG막인 경우, 상기 유동성 절연막을 형성하는 단계 는,
    상기 SOG막을 도포하는 단계와, 상기 SOG막 큐어링하는 단계를 포함하며,
    상기 큐어링하는 단계는,
    H2O, O2, N2, H2 및 N2O으로 이루어진 그룹에서 선택된 적어도 하나의 가스 분위기 및 600℃ 내지 700℃의 온도 하에서, 10분 내지 60분 동안 실시하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 1 항에 있어서,
    상기 세정하는 단계 후,
    상기 노출된 기판에 전기적으로 도통된 플러그를 형성하는 단계를 더 포함하며,
    상기 플러그를 형성하는 단계는,
    상기 노출된 기판에 도통되도록 플러그 형성용 물질을 형성하는 단계;
    상기 셀영역과 상기 주변회로영역의 단차를 줄이기 위해 증착된 상기 플러그 형성용 물질의 일부를 에치백하여 제거하는 단계; 및
    상기 도전패턴 상부가 노출되는 타겟으로 상기 플러그 형성용 물질을 연마하여 격리된 플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제 7 항에 있어서,
    상기 플러그 형성용 물질을 형성하는 단계는,
    상기 기판 전면에 상기 플러그 형성용 물질을 증착하는 방식 또는 선택적 에피택셜 성장을 통해 상기 노출된 기판으로부터 성장시키는 방식을 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 포토레지스트 패턴은, T 타입, 라인 타입 또는 홀 타입 중 어느 하나의 형상을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제 1 항에 있어서,
    상기 도전패턴은 게이트전극 패턴, 비트라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계에서, 자기정렬콘택 식각 공정을 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제 1 항에 있어서,
    상기 식각정지막을 제거하는 단계에서, 블랭킷 식각을 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
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