KR100667706B1 - 직교주파수 분할 다중 접속 시스템의 상향 링크 부채널할당 장치 - Google Patents

Abstract

본 발명은 직교주파수 분할 다중 접속(OFDMA) 시스템의 상향 링크에서 제어 채널과 다이버시티 채널의 부채널 할당을 위한 타일 인덱스 발생 장치, 및 다이버시티 채널 및 적응형 변조 코딩(AMC) 채널의 부채널 할당 장치에 관한 것이다. 본 발명에 따르면, 직교주파수 분할 다중 접속방식에서 상향 링크 부채널 할당을 위한 최적 설계 구조를 가입자 단말의 변조부와 기지국 복조부에게 제공함으로써, 상향 링크 부채널 할당 장치의 복잡도를 감소시키고, 전송 속도를 개선할 수 있다.

OFDMA, 상향링크, 서브채널, 부채널 할당, 제어 채널, 다이버시티, AMC

Description

직교주파수 분할 다중 접속 시스템의 상향 링크 부채널 할당 장치 {A sub-channel allocation apparatus for uplink in Orthogonal Frequency Division Multiple Access system}

도 1은 OFDMA 상향 링크 제어 채널과 다이버시티 채널의 부채널 할당의 기본 단위인 타일 구조도이다.

도 2는 OFDMA 상향 링크 AMC 채널의 부채널 할당의 기본 단위인 빈 구조도이다.

도 3은 본 발명의 실시예에 따른 OFDMA 상향 링크 제어 채널과 다이버시티 채널의 부채널 할당의 기본 단위인 타일 인덱스 발생기의 구성을 나타내는 도면이다.

도 4는 본 발명의 실시예에 따른 OFDMA 상향 링크 다이버시티 채널의 부채널 할당 장치의 구성을 나타내는 도면이다.

도 5는 본 발명의 실시예에 따른 OFDMA 상향 링크 AMC 채널의 부채널 할당 장치의 구성을 나타내는 도면이다.

본 발명은 직교주파수 분할 다중 접속 시스템의 상향 링크 부채널 할당 장치에 관한 것으로서, 보다 구체적으로, 직교주파수 분할 다중 접속(Orthogonal Frequency Division Multiple Access: OFDMA) 시스템의 상향 링크(Up Link)에서 제어 채널, 다이버시티 채널의 부채널 할당을 위한 타일 인덱스 발생 장치, 및 다이버시티 채널 및 적응형 변조 코딩(Adaptive Modulation Coding: AMC) 채널의 부채널 할당 장치에 관한 것이다.

직교주파수 분할 다중 접속 방식에서 부채널 및 부반송파를 할당하는 것은 다중 접속을 위해서 부반송파에 따라 가입자를 분할하기 위한 것이다. 이러한 부채널 및 부반송파 할당은 IEEE 표준인 802.16d Wireless MAN-OFDMA 물리(PHY) 계층에 적용되는 무선 접속 규격으로 정해져 있다.

다시 말하면, 직교주파수 분할 다중 접속 방식에서는 다중 접속을 위해서 가입자에게 몇 개의 부반송파들이 모여 이루어진 부채널 단위로 할당하게 되며, 이때, 다중 가입자 단말은 할당된 부채널을 통해 기지국에 데이터를 전송하게 된다,

여기서, 기지국 섹터(sector)마다 주어진 기지국 식별자에 해당하는 기지국 식별자(Cell ID)에 따라서 부채널 및 부반송파 할당 방법이 다른데, 이와 같이 할당 방법이 다른 이유는 기지국간의 간섭을 막고 주파수 할당의 효율성을 높이기 위한 것이다. 또한, 상향링크 채널은 제어 채널, 다이버시티 채널 및 적응형 변조 코딩(AMC) 채널로 나뉘어지는데, 각각의 부채널 할당 방법이 다르다.

한편, 종래 기술로서, 대한민국 특허출원번호 제2002-9270호(2002년 2월 21일)에는 "직교주파수 분할다중 접속 시스템에서 파일럿 반송파 할당 방법"이라는 명칭의 발명이 개시되어 있다.

상기 선행 발명은 직교주파수 분할 다중(OFDM) 통신시스템에서 직교주파수 분할다중 접속(OFDMA)을 위해 파일럿 반송파(pilot carrier)를 할당하는 스케줄링 방법을 제공하기 위한 것으로, 구체적으로, 상기 선행 발명은 OFDM 통신 시스템의 송신단에서 여러 가입자가 동시에 접속할 경우, 사용 시스템에 할당된 파일럿 반송파들을 가입자별로 나누는 것이 아니라 가입자들이 파일럿 반송파들을 시간 차이를 두고 공유할 수 있도록 함으로써, 한 명의 가입자에게 할당된 파일럿 반송파의 수가 늘어남과 동시에 여러 가입자가 접속할 경우에도 한 가입자가 접속할 때와 동일한 위상 오차 추정 성능을 낼 수 있는 것을 특징으로 한다.

한편, 종래 기술로서, 대한민국 특허출원번호 제2002-14334호(출원일: 2002년 3월 16일)에는 "직교주파수 분할다중 접속 시스템에서 적응적 파일럿 반송파 할당 방법 및 장치"라는 명칭의 발명이 개시되어 있다.

상기 선행 발명은 직교주파수 분할 다중(OFDM) 통신시스템에서 직교주파수 분할다중 접속(OFDMA)을 위해 파일럿 반송파를 적응적으로 할당하는 스케줄링 방법 및 장치를 제공하기 위한 것으로, 구체적으로, 상기 선행 발명은 OFDM 통신시스템의 송신단에서 시스템에 할당된 파일럿 반송파들에 대해 각 파일럿 반송파가 할당된 부채널의 상태에 따라 그 파일럿 반송파의 수를 적응적으로 변화시킴으로써, 이에 따라 가입자가 접속한 부채널의 상태가 좋을 경우, 파일럿 반송파의 수를 줄여 가입자의 전력 소모를 최소화하고, 또한, 부채널의 상태가 나쁠 경우, 파일럿 반송파의 수를 늘림으로써 전력 소모를 늘리더라도 채널 추정 성능을 유지할 수 있는 것을 특징으로 한다.

한편, 종래 기술로서, 대한민국 특허출원번호 제2003-7007962호(출원일: 2003년 6월 13일)에는 "그룹 기반 서브캐리어 할당을 이용하는 멀티캐리어 통신" 이라는 명칭의 발명이 개시되어 있다.

상기 선행 발명은 시스템에 대한 서브캐리어(부반송파) 선택을 위한 방법 및 장치에 관한 것으로서, 구체적으로, 상기 선행 발명은 직교주파수 분할 다중접속에서 다수의 인접 셀에 대하여 동일한 스펙트럼을 사용함으로써 셀간의 간섭을 서브캐리어에 적응적으로 할당하고, 또한, OFDMA 통신 시스템 등에서 서브캐리어를 가입자에게 적응적으로 할당함으로써, 각각의 가입자가 높은 채널 이득을 얻을 수 있는 것을 특징으로 한다.

그러나, 종래의 기술은 상향 링크 제어 채널, 다이버시티 채널, AMC 채널의 부채널 할당에 대한 정의가 실제 설계에 구현할 수 있도록 최적화되어 있지 않기 때문에 기지국 식별자에 따른 부채널 할당과 연산량이 많다는 문제점이 있다.

상기 문제점을 해결하기 위한 본 발명의 목적은, 직교주파수 분할 다중 접속 방식에 있어서 부반송파의 부채널 할당 및 역할당을 위한 최적화된 설계 구조를 제공하고, 기지국 식별자에 따른 부채널 할당과 연산량을 줄일 수 있도록 단순화된 구조를 갖는 직교주파수 분할 다중 접속 시스템의 상향 링크 부채널 할당 장치를 제공하기 위한 것이다.

또한, 본 발명의 다른 목적은, 가입자 단말의 변조기에서 사용되는 부채널의 할당 및 기지국 복조기에서 사용되는 역할당을 위한 기능을 용이하게 구현할 수 있는 직교주파수 분할 다중 접속 시스템의 상향 링크 부채널 할당 장치를 제공하기 위한 것이다.

상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 상향 링크 제어 채널 및 다이버시티 채널의 부채널 할당을 위한 타일 인덱스 발생 장치는, 기지국 식별자(Cell ID)의 하위 비트와 부채널 내의 타일 인덱스를 가산하는 제1 가산부; 상기 기지국 식별자의 상위 비트와 상기 부채널 내의 타일 인덱스를 가산하는 제2 가산부; 상기 기지국 식별자의 하위 비트와 상기 부채널 내의 타일 인덱스의 합을 모듈러 연산하여 출력하는 모듈러 연산부; 상기 모듈러 연산부의 출력에 대한 제1 순열을 순환 회전시키는 제1 순열의 순환 회전부; 상기 제 2 가산부에 대한 제 2 순열을 순환 회전시키는 제2 순열의 순환 회전부; 부채널 인덱스 번호의 상위 비트와 상기 부채널 내의 타일 인덱스를 가산하는 제3 가산부; 부채널 인덱스 번호의 하위 비트, 상기 제1 및 제2 순열의 순환 회전부의 출력을 선택적으로 배타 논리합(XOR)하여 출력하는 XOR 회로; 부채널 인덱스 번호의 하위 비트, 상기 제 3 가산부와 상기 XOR 회로의 출력값을 선택적으로 가산하여 출력하는 복수의 제 4 가산부; 상기 기지국 식별자의 상위 비트 및 하위 비트에 기초하여, 상기 XOR 회로의 출력과 상기 제 4 가산부의 출력을 타일 인덱스로서 선택적으로 출력하는 쉬프트 레지스터를 포함한다.

또한, 본 발명에 따른 다이버시티 부채널 할당 장치는 기지국 식별자(c)에 대해 N 모듈러 연산을 수행하는 제1 모듈러 연산부; 상기 모듈러 연산부의 출력에 대응하여 N개의 미리 연산한 결과를 저장하여 출력하는 연산 변환부; 상기 연산 변화부의 출력에 부반송파 (n)를 더하는 제1 가산부; 및 상기 제1 가산부의 출력을 N 모듈로 연산하여 부반송파 인덱스를 출력하는 제2 모듈러 연산부를 포함한다.

또한, 본 발명에 따른 AMC 채널의 기지국 식별자(Cell ID)의 입력 값의 범위에 따라 미리 정해진 값을 출력하는 제1 연산 변환부; 상기 기지국 식별자(Cell ID)의 입력 값의 범위 단위(N)로 모듈러 연산된 값(per)을 출력하는 제2 연산 변환부; 부반송파에 매칭되는 심벌(j)과 상기 N으로 모듈러 연산된 값(per)을 더하여 per+j 연산을 수행하는 제1 가산부; 상기 제1 가산부의 출력에 대해 N 모듈러 연산하는 제1 모듈러 연산부; 미리 정해진 연산이 저장되어 있으며, 상기 제1 모듈러 연산부 출력을 상기 미리 정해진 연산에 대응하는 N개값중 하나에 대응시켜 출력하는 제3 연산 변환부; 상기 제1 연산 변환부로부터의 출력값과 상기 제3 연산 변환부의 출력을 가산하는 제2 가산부; 상기 제2 가산부의 출력에 대응하는 함수값을 출력하는 제1 및 제2 함수 처리부; 및 상기 제1 연산 변환부로부터의 출력값이 0인 경우, 부반송파 인덱스 값으로 0을 출력하고, 그렇지 않은 경우, 상기 제1 및 제2 함수 처리부의 연산 결과에 대응하는 부반송파 인덱스 값을 출력하여, AMC 채널의 부채널의 부반송파 인덱싱을 정의하는 쉬프트 레지스터를 포함한다.

이하, 첨부한 도면을 참조하여, 본 발명의 실시예에 따른 직교주파수 분할 다중 접속(OFDMA) 시스템의 상향 링크 부채널 할당 장치의 구성 및 동작을 설명한다.

먼저, 전술한 802.16d Wireless MAN-OFDMA PHY에 제시된 상향 링크 부채널을 할당하는 방법을 설명하기로 한다.

도 1은 OFDMA 상향 링크 제어 채널과 다이버시티 채널의 부채널 할당의 기본 단위인 타일 구조도로서, 제어 채널과 다이버시티 채널은 기본적으로 도 1과 같은 타일(tile) 형상을 갖는다.

도 1을 참조하면, OFDMA 상향링크 제어 채널에서 6개의 타일(100)이 하나의 부채널을 이루게 되는데, 이때, 하나의 타일은 3개의 연속된 심벌 구간에서 3개의 인접한 부반송파를 모아서 하나의 타일을 구성하게 된다. 실질적으로는, 파일럿 톤(110)을 제외한 8개의 자원(M0, M1, M2, M3, M4, M6, M7)이 각각 6개의 타일(100)에 포함된다.

상기 6개의 타일로 이루어지는 부채널을 구성하는 방법으로서, 상향 링크 순열 공식이라 불리는 다음의 수학식 1을 이용하게 된다.

여기서, Tile(s, m)는 부채널 s안의 m번째 타일의 타일 인덱스를 나타내며, S=s/16으로 주어지고, s'=s mod 16으로 주어진다. 상기 m은 부채널 내의 타일 인덱스로서, 상기 타일이 6개이므로 0 내지 5의 값을 가지며, 상기 s는 부채널의 인덱스 번호로서, 0 내지 47의 값을 갖는다.

또한, P1,c1(j)은 기본 순열 수열인 P1을 c1회 왼쪽으로 순환 회전시켜 얻은 수열의 j번째 원소를 나타내며, 예를 들어, P1은 1, 2, 4, 8, 3, 6, 12, 11, 5, 10, 7, 14, 15, 13, 9가 될 수 있다. 또한, P2,c2(j)는 기본 순열 수열 P2를 c2회 왼쪽으로 순환 회전시켜 얻은 수열의 j번째 원소를 나타내며, 예를 들어, P2는 1, 4, 3, 12, 5, 7, 15, 9, 2, 8, 6, 11, 10, 14, 13이 될 수 있다. 또한, c1은 IDcell mod 16으로 주어지고, c2는 = IDcell/16으로 주어진다.

전술한 수학식 1에서, [ ]안의 연산은 GF(16) 상에서 이루어지며, GF(2n)에서, 덧셈은 이진 XOR 연산이 된다. 예를 들어, GF(16)에서의 13+4는 [(1101)2 XOR (0100)2]=(1001)2=9가 되며, 여기서,(xxxx)2는 xxxx의 이진수 표현을 나타낸다.

따라서, 전술한 바와 같이 부채널에 대한 타일이 할당되는데, 제어 채널이 상기 각각의 타일에 부반송파를 할당하게 된다.

한편, 다이버시티 채널의 부채널 할당은 6개의 타일에 있는 부반송파에 대한 인덱싱을 다음과 같은 과정으로 수행하게 된다.

먼저, 첫 번째 심벌에서 부채널에 포함되는 타일 내의 부반송파들을 낮은 인덱스 순서로 먼저 인덱싱하고, 마찬가지로, 두 번째 및 세 번째 심벌에 포함되어 있는 타일 내의 부반송파들에 대해서 같은 방법으로 인덱싱한다. 이때, 상기 부반송파의 인덱스는 0～47이 된다.

이와 같이 인덱싱을 마친 후, 실제로 각 부반송파에 데이터가 매핑되는 순서는 다음의 수학식 2에 의해서 결정된다.

여기서, n은 [0, …, 47], c는 IDcell mod 48이다.

한편, 도 2는 OFDMA 상향 링크 AMC 채널의 부채널 할당의 기본 단위인 빈(200) 구조도로서, 동일 심벌에서 인접한 9개의 부반송파(210)로 구성된 빈이 AMC 부채널을 구성하는 기본 단위가 된다.

도 2를 참조하면, AMC 부채널은 동일 대역에 존재하는 9개의 인접한 빈(200)으로 구성된다. 이때, 파일럿 부반송파(210)의 위치는 빈(200)의 위치와 심벌의 위치에 따라 결정된다. AMC 부채널은 동일 대역에 존재하는 6개의 인접한 빈으로 구성된다.

먼저, 상기 AMC 부채널 내에서 트래픽 부반송파를 0에서 47까지 인덱스 한다. 이때, 첫 번째 빈의 첫 번째 트래픽 부반송파 인덱스는 0, 그 다음 트래픽 부반송파 인덱스는 1이며, 이와 같은 방식으로 빈 내의 모드 부반송파에 번호를 매긴다. 여기서, 상기 부반송파의 인덱스는 우선적으로 부반송파를 따라 증가하고, 그 다음으로는 빈을 따라 증가한다.

또한, 부채널 내의 6개의 빈(200)에 대한 인덱스는 6개 빈이 포함되어 있는 심벌 중에서 첫 번째 심벌 내의 가장 낮은 인덱스의 빈부터 시작하여 마지막 심벌 내의 가장 높은 인덱스를 갖는 빈에서 끝난다.

상기 부채널에 대한 인덱스는 각 밴드별로 행해지며, 우선적으로 빈 방향으로 인덱스가 증가하고, 밴드의 끝에 도달하면 심벌 축으로 이동하여 증가한다.

여기서, AMC 부채널이 할당된 48개의 심벌 중에서 j번째 심벌은 다음의 수학식 3과 같이 (

-1)번째 부반송파로 매핑된다. 여기서,

는 수열

의 j번째 원소이며, j의 범위는 0～47이 된다.

이때,

는 기본 순열

를

번 왼쪽으로 순환이동 시킨 신호열의 j번째 원소를 나타낸다.

또한,

는 GF(72)에서 정의된 기본 순열로서, 01, 22, 46, 52, 42, 41, 26, 50, 05, 33, 62, 43, 63, 65, 32, 40, 04, 11, 23, 61, 21, 24, 13, 60, 06, 55, 31, 25, 35, 36, 51, 20, 02, 44, 15, 34, 14, 12, 45, 30, 03, 66, 54, 16, 56, 53, 64, 10으로 나타내는 7진수 표현이다.

여기서,

,

,

은 n÷m의 나머지, 는 X보다 작거나 같은 최대의 정수를 각각 나타낸다.

한편, 상기 수학식 3의

를 구하는 식은 GF(72)에서 정의되고, GF(72) 상의 연산이 적용된다. 즉, GF(72) 상의 덧셈은 각 자릿수별로 mod 7 연산을 수행하는 것이다. 예를 들어, GF(72)에서(56)+(34)=(13)가 되는데, 즉, (5+3)÷7의 나머지인 1과 (6+4)÷7의 나머지인 3을 합하여 13이 된다.

이하, 도 3 내지 도 5를 참조하여, 본 발명의 실시예에 따라, 및 전술한 수학식 1 내지 3으로 나타낸 상향 링크 제어 채널, 다이버시티 채널 및 AMC 채널의 부채널 할당에 대한 정의를 실제 설계에 구현한 구조를 설명하기로 한다.

도 3은 본 발명의 실시예에 따른 OFDMA 상향 링크 제어 채널과 다이버시티 채널의 부채널 할당의 기본 단위인 타일 인덱스 발생기의 구성을 나타내는 도면이다.

도 3을 참조하면, 본 발명의 실시예에 따른 타일 인덱스 발생기는, 제1 가산부(310), 제2 가산부(320), 모듈러(modular) 연산부(330), 제1 곱셈부(340), P1 순열의 순환 회전부(350), P2 순열의 순환 회전부(360), 3개의 XOR 회로, 제3 가산부(370), 제4 내지 제7 가산부(381, 382, 383, 384) 및 시프트 레지스터(390)를 포함한다.

먼저, 제어 채널과 다이버시티 채널의 부채널 기본 단위인 타일 인덱스를 생성한다. 전술한 수학식 1을 실제 구현함으로써 상기 타일 인덱스의 생성이 이루어진다.

도 3을 참조하면, 0 내지 127의 기지국 식별자(Cell ID)는 단순하게 비트를 절단하는 것으로 구현되는데, 즉, 상기 기지국 식별자는 7비트지만, 수학식 1의 c1과 c2에 의해 각각 4비트([3:0]) 및 3비트([6:4])로 절단되며, 결국, c1은 0 내지 15의 값을 갖고, c2는 0 내지 7의 값을 갖게 된다. 또한, 부채널 내의 타일 인덱스는 전술한 바와 같이 0 내지 5의 값을 갖는 3비트 값이다.

따라서, 상기 제1 가산부(310)는 상기 절단된 4비트([3:0]) 기지국 식별자 (c1) 및 부채널 내의 타일 인덱스(m) 3비트를 가산하여, 5비트 값을 출력한다.

상기 제2 가산부(320)는 상기 절단된 3비트([6:4]) 기지국 식별자(c2) 및 상기 부채널 내의 타일 인덱스 3비트를 가산하여, 4비트 값을 출력한다.

상기 제1 곱셈부(340)는 상기 3비트 부채널 내 타일 인덱스(m)와 2비트의 “11”을 곱하여 5비트를 만들고, 이후, [3:0]의 4비트 값이 상기 제3 가산부(370)로 입력된다.

또한, 상기 모듈러 연산부(330)는 c1과 m의 합을 15 모듈러 연산하여 4비트 값을 출력하게 되는데, 이것은 P1 순열의 순환 회전부(350)가 15개의 원소를 가지는 P1 순열이기 때문이다.

또한, P2 순열의 순환 회전부(360)는 c2와 m의 합에 대한 P2 순열의 순환 회전인데, c2와 m의 합이 0～12이므로, 상기 P2 순열의 원소 중에 마지막 14와 13이 없어도 된다.

또한, 0 내지 47의 값을 갖는 6비트의 부채널 인덱스 번호(s)는 [5:4] 및 [3:0]으로 각각 절단되며, 이때, S는 부채널 s의 상위 2비트로서, 0 내지 2의 값을 갖고, s'는 부채널 s의 하위 4 비트로서, 0 내지 15의 값을 갖는다.

상기 제3 가산부(370)는 48m+16S를 연산하기 위한 가산부로서, 48m+16S는 16(3m+S)으로 변경되어 활용된다. 즉, 상기 제3 가산부(370)는 실질적으로 3m+S를 가산하며, 제4 가산부(381)의 입력이 된 후, 16을 곱하여 16(3m+S)을 구현할 수 있다. 여기서, 16을 곱하는 기능은 비트를 왼쪽으로 4 비트 시프트하면 된다. 즉, LSB "0000"을 삽입함으로써 이루어진다.

상기 제4 가산부(381)의 출력은 c1=0, c2=0인 경우의 출력으로서, 48m+16S+s' 기능을 수행한다.

또한, 제5 가산부(382)는 전술한 수학식 1의 설명에서와 같이, 상기 P1 순열의 순환 회전부(350)의 출력과 s'의 XOR 연산 결과 및 상기 48m+16S를 합한 것으로서, c1이 0이 아니고, c2가 0인 경우이다.

마찬가지 방법으로, 나머지의 경우, 즉, c1이 0고, c2가 0아닌 경우 및 c1이 0보다 크고, c2가 16보다 작은 경우도 모두 확인할 수 있으며, 상기 수학식 1의 설계 구조가 도 3에 의해 모두 표현될 수 있다.

결국, 도 3의 시프트 레지스터(390)에서 출력되는 9비트의 타일 인덱스로 상향 링크 제어 채널의 부채널 할당 및 다이버시티 채널의 부채널 할당에 기본 단위인 타일이 결정된다.

한편, 제어 채널은 제어 채널의 부반송파 인덱싱에 맞게 부반송파를 할당하면 되지만, 다이버시티 부채널은 부반송파의 할당을 전술한 수학식 2와 같이 정의된다.

도 4는 본 발명의 실시예에 따른 OFDMA 상향 링크 다이버시티 채널의 부채널 할당 장치의 구성을 나타내는 도면이다.

도 4를 참조하면, 본 발명의 실시예에 따른 OFDMA 상향 링크 다이버시티 채널의 부채널 할당 장치는, 제1 모듈러 연산부(410), 연산 변환부(420), 제1 가산부(430) 및 제2 모듈러 연산부(440)를 포함할 수 있다.

구체적으로, 상기 수학식 2

의 구현 구조는 상기 c가 도 4의 제1 모듈러 연산부(410)에서 구현된다. 즉, 기지국 식별자(Cell ID)는 48로 모듈러 연산이 수행되므로, 0 내지 47의 기지국 식별자(Cell ID)는 원래의 값을 갖고, 48 내지 95의 기지국 식별자(Cell ID)는 각각 Cell ID-48의 값을 가지며, 96 내지 127의 기지국 식별자(Cell ID)는 각각 Cell ID-96의 값을 가지게 된다.

또한, 수학식 2에서 (n+23c)mod48은 ((n)mod48+(23c)mod48)mod48로 전개될 수 있다. 이러한 관계를 이용하여, 연산 변환부(420)에서 (23c)mod48 기능이 먼저 수행된다. 이때, 상기 연산 변환부(420)의 입력인 c의 입력 범위는 0～47이며, 또한, (23c)mod48의 범위도 0～47이므로, 미리 연산한 결과를 상기 연산 변환부(420)에 저장하여 상기 c 값이 입력되면 (23c)mod48이 출력될 수 있게 한다.

또한, 상기 제1 가산부(430)에서는 부반송파(n)를 더하고, 제2 모듈러 연산부(440)에서 Xmod48을 수행한 후, 6비트의 부반송파 인덱스를 출력함으로써, 상기 수학식 2에 대한 설계 및 구현이 이루어질 수 있으며, 이를 이용하여 다이버시티 부채널의 부반송파 인덱싱이 정의되며, 결국 다이버시티 채널의 부채널이 할당될 수 있다.

한편, 도 5는 본 발명의 실시예에 따른 OFDMA 상향 링크 AMC 채널의 부채널 할당 장치의 구성을 나타내는 도면이다.

도 5를 참조하면, 본 발명의 실시예에 따른 OFDMA 상향 링크 AMC 채널의 부 채널 할당 장치는, 제1 연산 변환부(510), 제2 연산 변환부(520), 제1 가산부(530), 제1 모듈러 연산부(540), 제3 연산 변환부(550), 제2 가산부(560), 제1 함수 처리부(570), 제2 함수 처리부(580) 및 시프트 레지스터(590)를 포함할 수 있다.

구체적으로, 상기 AMC 채널은 상기 수학식 3으로 정의되는데, 상기 수학식 3의 off는 도 5의 제1 연산 변환부(510)로 구현되며, per는 제2 연산 변환부(520)로 구현될 수 있다.

즉, 상기 제1 연산 변환부(510)는 0 내지 127의 기지국 식별자(Cell ID)가 입력되면, 0 내지 47의 값인 경우, 0을 출력하고, 48 내지 95의 값인 경우 1을 출력하며, 96 내지 127의 값인 경우 3을 출력한다. 또한, 상기 제2 연산 변환부(520)는 0 내지 127의 기지국 식별자(Cell ID)가 입력되면, 0 내지 47의 값인 경우, Cell ID 값을 출력하고, 48 내지 95의 값인 경우 Cell ID-48 값을 출력하며, 96 내지 127의 값인 경우, Cell ID-96 값을 출력한다. 따라서, off는 0 내지 2의 값을 갖는 2비트 값이 되고, 상기 per는 0 내지 47의 값을 갖는다.

또한, 상기 제1 가산부(530)는 0 내지 47의 값을 갖는 부반송파에 매칭되는 심벌(j)과 상기 per를 더함으로써, 즉, per+j 연산을 수행하여 7비트 값을 출력하며, 이후, 상기 per+j는 P0 순열을 왼쪽으로 시프트시키는데, 이때, 상기 P0 순열의 원소가 48개이므로, 상기 제1 모듈러 연산부(540)에서 modular 48을 수행하게 된다.

또한, 상기 제3 연산 변환부(550)는 미리 연산된 GF(72)이 저장되어 있으며, 상기 제1 모듈러 연산부(540) 출력에 대응하는 6비트 값을 바꾸어 출력하며, 이후, 상기 제2 가산부(560)를 통해 상기 off와의 합이 수행된다.

즉, 수학식 3에서 off가 0이면 상기 시프트 레지스터(590)를 통해 0이 부반송파 인덱스 값으로 출력되고, 그렇지 않은 경우, 제1 함수 처리부(570) 및 제2 함수 처리부(580)의 연산 결과가 상기 시프트 레지스터(590)를 통해 부반송파 인덱스 값이 출력된 후, 이를 이용하여 AMC 채널의 부채널의 부반송파 인덱싱이 정의되며, 결국 AMC 채널의 부채널이 할당될 수 있다.

결국, 본 발명의 실시예는 직교주파수 분할 다중 접속방식에서 상향 링크 부채널 할당을 위한 최적 설계 구조를 가입자 단말의 변조부와 기지국 복조부에게 제공하게 된다.

이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.

본 발명에 따르면, 직교주파수 분할 다중 접속방식에서 상향 링크 부채널 할당을 위한 최적 설계 구조를 가입자 단말의 변조부와 기지국 복조부에게 제공함으로써, 상향 링크 부채널 할당 장치의 복잡도를 감소시키고, 전송 속도를 개선할 수 있다.

Claims (9)

1. 직교주파수 분할 다중 접속방식에서 상향 링크 제어 채널 및 다이버시티 채널의 부채널 할당을 위한 타일 인덱스 발생 장치에 있어서,

   기지국 식별자(Cell ID)의 하위 비트와 부채널 내의 타일 인덱스를 가산하는 제1 가산부;

   상기 기지국 식별자의 상위 비트와 상기 부채널 내의 타일 인덱스를 가산하는 제2 가산부;

   상기 기지국 식별자의 하위 비트와 상기 부채널 내의 타일 인덱스의 합을 모듈러 연산하여 출력하는 모듈러 연산부;

   상기 모듈러 연산부의 출력에 대한 제1 순열을 순환 회전시키는 제1 순열의 순환 회전부;

   상기 제 2 가산부에 대한 제 2 순열을 순환 회전시키는 제2 순열의 순환 회전부;

   부채널 인덱스 번호의 상위 비트와 상기 부채널 내의 타일 인덱스를 가산하는 제3 가산부;

   부채널 인덱스 번호의 하위 비트, 상기 제1 및 제2 순열의 순환 회전부의 출력을 선택적으로 배타 논리합(XOR)하여 출력하는 XOR 회로;

   부채널 인덱스 번호의 하위 비트, 상기 제 3 가산부와 상기 XOR 회로의 출력값을 선택적으로 가산하여 출력하는 복수의 제 4 가산부;

   상기 기지국 식별자의 상위 비트 및 하위 비트에 기초하여, 상기 XOR 회로의 출력과 상기 제 4 가산부의 출력을 타일 인덱스로서 선택적으로 출력하는 쉬프트 레지스터

   를 포함하는 부채널 할당을 위한 타일 인덱스 발생 장치.
2. 제1항에 있어서,

   상기 기지국 식별자(Cell ID)는 N 비트 값을 갖는 경우, 상기 N 비트는 모듈러 연산부의 젯수 값에 기초하여 상위 비트 및 하위 비트로 분할되어 상기 제1 및 제2 가산부로 입력되는 것을 특징으로 하는 부채널 할당을 위한 타일 인덱스 발생 장치.
3. 제1항에 있어서,

   상기 부채널 인덱스 번호(s)는 M비트의 값이며, 상기 M비트를 2비트의 최상위 2 비트와 하위 비트로 분할되어 각각 제 3 가산부와 제 4 가산부에 입력되는 것을 특징으로 하는 부채널 할당을 위한 타일 인덱스 발생 장치.
4. 제1항에 있어서,

   상기 쉬프트 레지스터는,

   상기 기지국 식별자의 상위 비트가 0 인 경우에는 상기 제 1 순열의 순환 회전부 출력에 기초한 타일 인덱스값을 출력하며,

   상기 기지국 식별자의 하위 비트가 0 인 경우에는 상기 제 2 순열의 순환 회전부 출력에 기초한 타일 인덱스 값을 출력하며,

   상기 기지국 식별자의 상위 비트 및 하위 비트가 모두 0 이 아닌 경우에는 상기 제 1 순열의 순환 회전부 출력 및 제 2 순열의 순환 회전부의 출력 모두에 기초한 타일 인덱스 값을 출력하는 부채널 할당을 위한 타일 인덱스 발생 장치.
5. 제4항에 있어서,

   상기 쉬프트 레지스터는, 상기 상위 비트 및 하위 비트가 모두 0 인 경우에는 부채널의 인덱스 번호 및 부채널 내의 타일 인덱스 번호에 기초한 타일 인덱스 값을 출력하는 것을 특징으로 하는 부채널 할당을 위한 타일 인덱스 발생 장치.
6. 직교주파수 분할 다중 접속방식에서 상향 링크 다이버시티 채널의 부채널 할당 장치에 있어서,

   기지국 식별자(c)에 대해 N 모듈러 연산을 수행하는 제1 모듈러 연산부;

   상기 모듈러 연산부의 출력에 대응하여 N개의 미리 연산한 결과를 저장하여 출력하는 연산 변환부;

   상기 연산 변화부의 출력에 부반송파 (n)를 더하는 제1 가산부; 및

   상기 제1 가산부의 출력을 N 모듈로 연산하여 부반송파 인덱스를 출력하는 제2 모듈러 연산부

   를 포함하는 상향 링크 다이버시티 채널의 부채널 할당 장치.
7. 제6항에 있어서,

   상기 연산 변환부는, 기지국 식별자에 미리 정해진 계수가 곱해진 N 모듈러 연산값에 대한 N 모듈러 연산 출력값이 미리 저장된 상향링크 다이버 시티 부채널 할당 장치
8. 직교주파수 분할 다중 접속방식에서 상향 링크 AMC(Adaptive Modulation Coding) 채널의 부채널 할당 장치에 있어서,

   기지국 식별자(Cell ID)의 입력 값의 범위에 따라 미리 정해진 값을 출력하는 제1 연산 변환부;

   상기 기지국 식별자(Cell ID)의 입력 값의 범위 단위(N)로 모듈러 연산된 값(per)을 출력하는 제2 연산 변환부;

   부반송파에 매칭되는 심벌(j)과 상기 N으로 모듈러 연산된 값(per)을 더하여 per+j 연산을 수행하는 제1 가산부;

   상기 제1 가산부의 출력에 대해 N 모듈러 연산하는 제1 모듈러 연산부;

   미리 정해진 연산이 저장되어 있으며, 상기 제1 모듈러 연산부 출력을 상기 미리 정해진 연산에 대응하는 N개값중 하나에 대응시켜 출력하는 제3 연산 변환부;

   상기 제1 연산 변환부로부터의 출력값과 상기 제3 연산 변환부의 출력을 가산하는 제2 가산부;

   상기 제2 가산부의 출력에 대응하는 함수값을 출력하는 제1 및 제2 함수 처 리부; 및

   상기 제1 연산 변환부로부터의 출력값이 0인 경우, 부반송파 인덱스 값으로 0을 출력하고, 그렇지 않은 경우, 상기 제1 및 제2 함수 처리부의 연산 결과에 대응하는 부반송파 인덱스 값을 출력하여, AMC 채널의 부채널의 부반송파 인덱싱을 정의하는 쉬프트 레지스터

   를 포함하는 AMC 채널의 부채널 할당 장치.
9. 제8항에 있어서,

   상기 제 3 연산 처리부는 미리 정해진 순열에서, 상기 per 값만큼 순환 이동 시킨 신호열에서 부반송파에 매칭되는 심볼값(j) 해당하는 값을 출력하는 AMC 채널의 부채널 할당장치.

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