KR100658068B1 - 수직형 박막 트랜지스터 액정표시소자의 제조방법 - Google Patents

Abstract

본 발명은 하프-톤 마스크를 이용한 수직형 박막 트랜지스터 액정표시소자의 제조방법을 개시한다. 개시된 본 발명에 따른 수직형 박막 트랜지스터 액정표시소자의 제조방법은, 유리기판 상에 ITO막과 소오스 전극용 금속막을 차례로 증착하는 단계; 상기 소오스 전극용 금속막 상에, 픽셀 영역 및 소오스 전극 영역을 한정하며, 상기 픽셀 영역을 한정하는 제1 감광막 패턴의 두께 보다 상기 소오스 전극 영역을 한정하는 제2 감광막 패턴의 두께가 두꺼운 상기 제1 및 제2 감광막 패턴을 하나의 마스크를 사용하여 동시에 형성하는 단계; 상기 제1 감광막 패턴을 식각 장벽으로 하여 상기 소오스 전극용 금속막 및 ITO막을 제1 식각하여 픽셀 영역을 형성하는 단계; 상기 제1 감광막 패턴을 제거하고, 연속해서 제2 감광막 패턴을 식각 장벽으로 하여 소오스 전극용 금속막을 제2 식각하여 소오스 전극을 형성하는 단계; 상기 소오스 전극 상에 오믹 콘택층과 드레인 전극을 동시에 형성하는 단계; 상기 드레인 전극과 이에 인접한 유리기판 부분 상에 채널층 및 절연막을 동시에 형성하는 단계; 및 상기 절연막 상에 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

수직형 박막 트랜지스터 액정표시소자의 제조방법{METHOD FOR MANUFACTURING VERTICAL TFT LCD DEVICE}

도 1a 내지 도 1d는 종래의 수직형 박막 트랜지스터 액정표시소자의 제조방법을 설명하기 위한 단면도.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 수직형 박막 트랜지스터 액정표시소자의 제조방법을 설명하기 위한 단면도.

도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 수직형 박막 트랜지스터 액정표시소자의 제조방법을 설명하기 위한 단면도.

* 도면의 주요 부분에 대한 부호 설명 *

20 : 유리기판

22 : 소오스 전극용 금속막 22a : 소오스 전극

23a : 제1 감광막 패턴 23b : 제2 감광막 패턴

24a : 오믹 콘택층 25a : 드레인 전극

26 : 채널층 27 : 절연막

28 : 게이트 전극

본 발명은 수직형 박막 트랜지스터 액정표시소자의 제조방법에 관한 것으로, 보다 구체적으로는, 하프-톤 마스크를 이용한 수직형 박막 트랜지스터 액정표시소자의 제조방법에 관한 것이다.

일반적으로, 박막 트랜지스터 액정표시소자(Thin Film Transistor Liquid Display Device, 이하 TFT-LCD)의 제품에서 고접적화 및 Ion 전류를 향상시키기 위해 단채널 비정질 실리콘 박막 트랜지스터의 구조를 사용한다. 이 경우 여러 형태의 TFT 구조를 사용할 수 있는데, 그 중 수직형 TFT 구조를 사용하여 개구율을 증대시키고 채널 길이를 줄여 Ion 전류를 향상 시킬 수 있다.

도 1a 내지 도 1d는 종래의 수직형 박막 트랜지스터 액정표시소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 유리기판(10) 상부에 ITO막(11)을 증착한 후, 픽셀영역을 한정하는 감광막 패턴(도시되지 않음)을 형성한다. 그런다음, 상기 감광막 패턴을 식각 장벽으로 하여 ITO막(11)을 식각하여 픽셀 영역을 형성한다.

도 1b를 참조하면, 상기 결과물 상부에 소오스 전극용 금속막을 증착한 다음, 소오스 전극 영역을 한정하는 감광막 패턴(도시되지 않음)을 형성한 다음, 상기 감광막 패턴을 식각 장벽으로 소오스 전극용 금속막을 식각하여 소오스 전극(12)을 형성한다.

도 1c를 참조하면, 소오스 전극이 형성된 유리기판(10) 상부에 두 개의 오믹 콘택용 n+ a-Si막 및 그 사이에 절연막을 개재하여 증착한다. 그런다음, 오믹 콘택 층 영역을 한정하는 감광막 패턴(도시되지 않음)을 형성한 다음, 상기 감광막 패턴을 식각 장벽으로 n+ a-Si막 및 절연막을 식각하여 오믹 콘택층(13)을 형성한다.

도 1d를 참조하면, 상기 오믹 콘택층(13)상부 및 유리기판(10) 상부의 소정부분에 a-Si막으로 구성된 채널층(14) 및 절연막(15)을 형성하고, 그 상부에 게이트 전극(16)을 형성하여 수직형 박막 트랜지스터를 형성한다.

그러나, 상기와 같은 수직형 박막 트랜지스터는 픽셀 영역, 소오스 진극, 오믹 콘택층, 채널층 및 게이트 전극을 차례로 형성하는데 최소 5마스크 공정 이상이 진행된다. 이러한 많은 공정 스탭은 생산량을 감소시키고 공정에 필요한 자재 및 시간ㅇ르 더 들여야하는 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 마스크 공정을 줄일 수 있는 수직형 박막 트랜지스터 제조방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 유리기판 상에 ITO막과 소오스 전극용 금속막을 차례로 증착하는 단계; 상기 소오스 전극용 금속막 상에, 픽셀 영역 및 소오스 전극 영역을 한정하며, 상기 픽셀 영역을 한정하는 제1 감광막 패턴의 두께 보다 상기 소오스 전극 영역을 한정하는 제2 감광막 패턴의 두께가 두꺼운 상기 제1 및 제2 감광막 패턴을 하나의 마스크를 사용하여 동시에 형성하는 단계; 상기 제1 감광막 패턴을 식각 장벽으로 하여 상기 소오스 전극용 금속막 및 ITO막을 제1 식각하여 픽셀 영역을 형성하는 단계; 상기 제1 감광막 패턴을 제거하고, 연속해서 제2 감광막 패턴을 식각 장벽으로 하여 소오스 전극용 금속막을 제2 식각하여 소오스 전극을 형성하는 단계; 상기 소오스 전극 상에 오믹 콘택층과 드레인 전극을 동시에 형성하는 단계; 상기 드레인 전극과 이에 인접한 유리기판 부분 상에 채널층 및 절연막을 동시에 형성하는 단계; 및 상기 절연막 상에 게이트 전극을 형성하는 단계;를 포함하는 수직형 박막 트랜지스터 액정표시소자의 제조방법을 제공한다.

상기 제1 감광막 패턴 및 제2 감광막 패턴은 하프-톤 방식을 이용한 하나의 마스크 공정으로 수행한다.

또한, 상기 소오스 전극, 오믹 콘택층 및 드레인 전극을 제2 감광막 패턴을 이용하여 동시에 식각하는 것을 더 포함하여 형성한다.

상기 제1 감광막 패턴은 3000∼8000Å의 두께로 형성하고, 상기 제2 감광막 패턴은 2∼3㎛의 두께로 형성하는 것을 특징으로

(실시예)

이하, 첨부한 도면을 참조하여 본 발명의 수직형 박막 트랜지스터의 액정표시소자의 제조방법을 상세히 설명한다.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 수직형 박막 트랜지스터 액정표시소자의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 유리기판(20) 상부에 ITO막(21), 소오스 전극용 금속막(22)을 차례로 증착한다. 그런다음, 상기 결과물 상부에 픽셀 영역 및 소오스 전극 영역을 한정하는 제1 감광막 패턴(23a) 및 제2 감광막 패턴(23b)을 형성한다. 이때, 상기 픽셀 영역을 한정하는 제1 감광막 패턴(23a)의 두께 보다 상기 소오스 전극 영역을 한정하는 제2 감광막 패턴(23b)의 두께를 더 두껍게 하며, 이때, 이러한 제1 감광막 패턴(23a)과 제2 감광막 패턴(23b)은 하프-톤 방식을 이용하여 하나의 마스크를 사용해서 동시에 형성하며, 상기 제1 감광막 패턴(23a)은 3000∼8000Å의 두께로 형성하고, 상기 제2 감광막 패턴(23b)은 2㎛ 이상, 바람직하게, 2∼3㎛의 두께로 형성한다.

도 2b를 참조하면, 상기 제1 감광막 패턴을 식각 장벽으로 소오스 전극용 금속막(22)과 ITO막(21)의 소정부분을 제1 식각하여 픽셀영역(21a)을 형성한다.

도 2c를 참조하면, 상기 픽셀 영역(21a)를 한정하는 제1 감광막 패턴(23a)를 제거하고, 상기 제2 감광막 패턴(23b)를 식각 장벽으로 소오스 전극용 금속막을 제2 식각하여 소오스 전극(22a)을 형성한다. 그런다음, 상기 제2 감광막 패턴을 제거한다.

다음으로, 도 2d를 참조하면, 상기 소오스 전극(22a)이 형성된 유리기판(20) 상부에 두 개의 오믹 콘택용 n+ a-Si막과 그 사이에 개재하는 절연막 및 드레인 전극용 금속막을 차례로 증착한 다음. 소오스 전극(22a) 상부를 덮도록 상기 드레인 전극용 금속막 및 두 개의 오믹 콘택용 n+ a-Si막과 그 사이에 개재하는 절연막을 패터닝하여 오믹콘택층(24a)층과 드레인 전극(25a)을 동시에 형성한다.

도 2e를 참조하면, 상기 드레인 전극(25a) 및 이에 인접한 유리기판 부분에 a-Si막으로 구성된 채널층(26)과 절연막(27)을 형성하고, 이어서, 그 상부에 게이트 전극(28)을 형성함으로써, 수직형 박막 트랜지스터를 형성한다.

도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 수직형 박막 트랜지스터 액정표시소자의 제조방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 유리기판(20) 상에 ITO막(21), 소오스 전극용 금속막(22), 그리고, 두 개의 오믹 콘택용 n+ a-Si막(24)을 그 사이에 절연막을 개재하여 증착한 다음, 드레인 전극용 금속막(25)을 증착한다. 그런다음, 상기 드레인 전극용 금속막(25) 상에 도 2a에서와 같이 하나의 하프-톤 마스크를 이용하여 서로 다른 두께를 갖는 제1 및 제2 감광막 패턴(23a, 23b)을 동시에 형성한다.
도 3b를 참조하면, 상기 드레인 전극용 금속막, 오믹 콘택용 n+ a-Si막 및 그 사이의 절연막, 소오스 전극용 금속막, 그리고, ITO막을 상기 제1, 제2 감광막 패턴을 식각 장벽으로 해서 차례로 식각하여 픽셀영역(21a), 소오스 전극(22a), 오믹 콘택층(24a) 및 드레인 전극(25a)을 형성한다.
이후, 도시하지는 않았으나, 도 2e에서와 같이 드레인 전극(25a) 및 이에 인접한 유리기판 부분에 채널층(26)과 절연막(27) 및 게이트 전극(28)을 차례로 형성함으로써 수직형 박막 트랜지스터를 형성한다.

이상에서 자세히 설명한 바와같이, 하프-톤 마스크를 이용한 하나의 마스크 공정으로 수직형 박막 트랜지스터의 픽셀영역, 소오스 전극 및 드레인 전극을 차례로 형성할 수 있기 때문에, 기존의 마스크 공정 중 한 개 이상의 공정을 줄일 수 있어 공정 감소 및 단순화를 실현할 수 있다.

또한, 수직형 구조의 도입으로 인한 개구율 증대 및 Ion 전류를 향상시킬 수 있다.

아울러, 상기와 같은 공정의 감소로 자재비, 공정 시간 등의 감소 효과를 기대할 수 있다.

기타, 본 발명의 요지에서 벗어나지 않는 범위 내에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

1. 유리기판 상에 ITO막과 소오스 전극용 금속막을 차례로 증착하는 단계;

   상기 소오스 전극용 금속막 상에, 픽셀 영역 및 소오스 전극 영역을 한정하며, 상기 픽셀 영역을 한정하는 제1 감광막 패턴의 두께 보다 상기 소오스 전극 영역을 한정하는 제2 감광막 패턴의 두께가 두꺼운 상기 제1 및 제2 감광막 패턴을 하나의 마스크를 사용하여 동시에 형성하는 단계;

   상기 제1 감광막 패턴을 식각 장벽으로 하여 상기 소오스 전극용 금속막 및 ITO막을 제1 식각하여 픽셀 영역을 형성하는 단계;

   상기 제1 감광막 패턴을 제거하고, 연속해서 제2 감광막 패턴을 식각 장벽으로 하여 소오스 전극용 금속막을 제2 식각하여 소오스 전극을 형성하는 단계;

   상기 소오스 전극 상에 오믹 콘택층과 드레인 전극을 동시에 형성하는 단계;

   상기 드레인 전극과 이에 인접한 유리기판 부분 상에 채널층 및 절연막을 동시에 형성하는 단계; 및

   상기 절연막 상에 게이트 전극을 형성하는 단계;

   를 포함하는 것을 특징으로 하는 수직형 박막 트랜지스터 액정표시소자의 제조방법.
2. 제 1 항에 있어서, 상기 제1 감광막 패턴 및 제2 감광막 패턴은 하프-톤 방식을 이용한 하나의 마스크 공정으로 수행하는 것을 특징으로 하는 수직형 박막 트랜지스터 액정표시소자의 제조방법.
3. 제 1 항 또는 제 2 항에 있어서, 상기 소오스 전극, 오믹 콘택층 및 드레인 전극을 제2 감광막 패턴을 이용하여 동시에 식각하는 것을 더 포함하는 것을 특징으로 하는 수직형 박막 트랜지스터 액정표시소자의 제조방법.
4. 제 1 항에 있어서, 제1 감광막 패턴은 3000∼8000Å의 두께로 형성하고, 상기 제2 감광막 패턴은 2∼3㎛의 두께로 형성하는 것을 특징으로 하는 수직형 박막 트랜지스터 액정표시소자의 제조방법.

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