KR100647180B1 - 반도체 장치 및 그 제조 방법, 캐패시터 구조체 및 그 제조방법 - Google Patents
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- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1301—Shape
- H01L2224/13016—Shape in side view
- H01L2224/13018—Shape in side view comprising protrusions or indentations
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1405—Shape
- H01L2224/14051—Bump connectors having different shapes
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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Abstract
고주파 동작이 가능하고, 제조 코스트의 저감이 가능한 반도체 장치 및 그 제조 방법, 캐패시터 구조체 및 그 제조 방법을 제공하기 위해, Si 기판(36)과, Si 기판(36)을 관통하는 관통 구멍(40A, 40B)에 절연재(39)를 개재하여 형성된 관통 비아(43A, 43B)와, Si 기판(36)의 제1 주면에 설치되고, 관통 비아(43)와 전기적으로 접속된 박막 캐패시터(46)와, 제1 주면과는 반대측의 Si 기판(36)의 제2 주면에 설치되고, 관통 비아(43A, 43B)와 전기적으로 접속된 외부 접속 단자(44)를 갖는 인터포저(30)와, 제1 주면측으로부터 관통 비아(43)와 전기적으로 접속된 반도체 칩(20) 등으로 구성한다. Si 기판(36)의 두께 M1을 관통 구멍(38)의 직경보다 작게 설정한다.
인터포저, 관통 비아, 캐패시터 구조체, 페로브스카이트
Description
도 1은 종래의 반도체 장치의 단면도.
도 2는 본 발명의 제1 실시예에 따른 전자 장치의 단면도.
도 3은 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 1).
도 4는 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 2).
도 5는 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 3).
도 6은 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 4).
도 7은 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 5).
도 8은 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 6).
도 9는 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 7).
도 10은 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 8).
도 11은 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 9).
도 12는 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 10).
도 13은 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 11).
도 14는 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 12).
도 15는 제1 실시예의 제1 변형예에 따른 반도체 장치의 단면도.
도 16은 제1 실시예의 제1 변형예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 1).
도 17은 제1 실시예의 제1 변형예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 2).
도 18은 제1 실시예의 제2 변형예에 따른 반도체 장치의 단면도.
도 19는 제1 실시예의 제2 변형예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 1).
도 20은 제1 실시예의 제2 변형예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 2).
도 21은 제1 실시예의 제2 변형예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 3).
도 22는 제1 실시예의 제2 변형예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 4).
도 23은 본 발명의 제2 실시예에 따른 반도체 장치의 단면도.
도 24는 본 발명의 제3 실시예에 따른 반도체 장치의 단면도.
도 25는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도.
도 26은 제4 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 1).
도 27은 제4 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 2).
도 28은 제4 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 3).
도 29는 제4 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 4).
도 30은 제4 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 5).
도 31은 제4 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 6).
도 32는 제4 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 7).
도 33은 제4 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 8).
도 34는 제4 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 9).
도 35는 제4 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 10).
도 36은 제4 실시예에 따른 반도체 장치의 제조 공정의 변형예를 도시하는 도면(그 1).
도 37은 제4 실시예에 따른 반도체 장치의 제조 공정의 변형예를 도시하는 도면(그 2).
도 38은 제4 실시예의 제1 변형예에 따른 반도체 장치의 단면도.
도 39는 제4 실시예의 제2 변형예에 따른 반도체 장치의 단면도.
도 40은 제4 실시예의 제3 변형예에 따른 반도체 장치의 단면도.
도 41은 제4 실시예의 제4 변형예에 따른 반도체 장치의 단면도.
도 42는 수직 배선의 배치 위치를 설명하기 위한 캐패시터 구조체의 평면도.
도 43은 종래의 다층 박막 캐패시터의 단면도.
도 44는 도 43에 도시하는 구조체를 2개 나열하여 정전 용량이 동일한 캐패시터를 병렬 접속한 경우의 등가 회로도.
도 45는 본 발명의 제5 실시예의 제1 예에 따른 캐패시터 구조체의 단면도.
도 46은 수직 배선의 배치 위치를 설명하기 위한 캐패시터 구조체의 평면도.
도 47은 도 45에 도시하는 구조체를 2개 나열하여 정전 용량이 동일한 캐패시터를 병렬 접속한 경우의 등가 회로도.
도 48은 제5 실시예의 제1 예에 따른 캐패시터 구조체의 제조 공정을 도시하는 도면(그 1).
도 49는 제5 실시예의 제1 예에 따른 캐패시터 구조체의 제조 공정을 도시하는 도면(그 2).
도 50은 제5 실시예의 제1 예에 따른 캐패시터 구조체의 제조 공정을 도시하는 도면(그 3).
도 51은 제5 실시예의 제1 예에 따른 캐패시터 구조체의 제조 공정을 도시하는 도면(그 4).
도 52는 제5 실시예의 제1 예에 따른 캐패시터 구조체의 제조 공정을 도시하는 도면(그 5).
도 53은 제5 실시예의 제1 예에 따른 캐패시터 구조체의 제조 공정을 도시하는 도면(그 6).
도 54는 제5 실시예의 제1 예에 따른 캐패시터 구조체의 제조 공정을 도시하는 도면(그 7).
도 55는 제5 실시예의 제1 예에 따른 캐패시터 구조체의 제조 공정을 도시하는 도면(그 8).
도 56은 제5 실시예의 제1 예에 따른 캐패시터 구조체의 제조 공정을 도시하는 도면(그 9).
도 57은 박막 캐패시터(제1 예 및 비교예)의 상부 전극의 면적과 불량품률의 관계를 도시하는 도면.
도 58은 제5 실시예의 제2 예에 따른 캐패시터 구조체를 도시하는 도면.
도 59는 수직 배선의 배치 위치를 설명하기 위한 도면.
도 60은 제5 실시예의 제3 예에 따른 캐패시터 구조체를 도시하는 도면
도 61은 제5 실시예의 제4 예에 따른 캐패시터 구조체를 도시하는 도면.
도 62는 캐패시터 구조체의 실장 형태의 일 례를 도시하는 도면.
도 63은 본 발명의 제6 실시예에 따른 반도체 장치의 단면도.
도 64는 제6 실시예의 반도체 장치의 실장 형태의 일 례를 도시하는 도면.
도 65는 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 1).
도 66은 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 2).
도 67은 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 3).
도 68은 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 4).
도 69는 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 5).
도 70은 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 6).
도 71은 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 7).
도 72는 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 8).
도 73은 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 9).
도 74는 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 10).
도 75는 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 11).
도 76은 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 12).
도 77은 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 13).
도 78은 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 14).
도 79는 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 15).
도 80은 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면(그 16).
도 81은 본 발명의 제7 실시예에 따른 인터포저 내장 기판의 단면도.
도 82는 인터포저 내장 기판의 실장 형태의 일례를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 전자 장치
11, 80, 90, 100, 110, 118, 119, 120, 150, 155, 160, 235, 240 : 반도체 장치
12, 121, 151, 156, 161, 236, 322 : 회로 기판
13, 32A, 32B, 32C : 접속 패드
20 : 반도체 칩
30, 75, 95, 321 : 인터포저
36, 241 : Si 기판
36A, 241A : 상면
36B, 241B : 하면
38, 40A, 40B, 124, 124A∼124C, 143, 242, 313A∼313C : 관통 구멍
39, 243 : 절연재
39A, 329-1A, 329-1B, 329-2A : 면
41, 55, 92, 199, 307, 315 : 금속막
43A, 43B, 113, 133A∼133C, 133A-1∼133C-1, 133A-2∼133C-2, 140, 237, 244A∼244C : 관통 비아
44, 114, 115, 144, 192, 193, 247, 301∼303, 441 : 외부 접속 단자
45, 52, 132, 132-1, 132-2, 152, 184, 250 : 절연막
46, 182, 211, 248 : 박막 캐패시터
47 : 하부 전극
47A : 하부 전극막
48 : 유전체막
49 : 상부 전극
49A : 상부 전극막
51, 125, 183, 249 보호막
51A, 53A, 53B, 54, 125A∼125C, 132A, 132B, 145, 179, 183A∼183C, 184A∼184C, 196, 197, 201A, 201B, 213, 215∼217, 221, 222, 231, 235, 249A∼249E, 250A∼250E, 261A∼261C, 308A, 316A : 개구부
56A, 56B, 136A∼136C, 136A-1∼136C-1, 136A-2∼136C-2 : 내부 접속 단자
66, 96, 201, 308, 316 : 레지스트층
68, 98, 205, 309, 318 : 도전 재료
69 : 접착 테이프
70 : 유지 기판
78, 93, 142, 154 : 패드
102, 332 : 저항 소자
103, 104, 443A, 443B : 전극
105, 444 저항체
111 : 반도체 기판
112 : 반도체 회로
122 : 다층 배선 구조체
123, 123-1, 123-2, 157, 165, 180, 210, 220, 230 : 캐패시터 구조체
126, 127, 171∼174, 185∼187, 212, 252∼255 : 수직 배선
128, 129, 176∼178, 189, 190, 246A∼246C, 256∼258, 331A∼331C, 326A∼326C : 패드 전극
137 : 땜납 볼
138, 324, 329-1, 329-2 : 절연층
139, 334-1, 334-2, 337, L2, L3 : 배선
153, 251A∼251C, 325, 335, 339 : 비아
166 : 다층 박막 캐패시터
167, 167-1, 167-2 : 중간 전극
167A, 167-1A, 167-2A : 중간 전극막
181 : 기판
320 : 인터포저 내장 기판
A1, A2 : 중심축
B1, B2, D1, D2 : 캐패시터
L, L1, M1, M2, N, N1 : 두께
P1, P2 : 단자 피치
R1∼R3 : 직경
[특허 문헌 1] 일본 특허공개 2004-193614호 공보
[특허 문헌 2] 일본 특허공개 2000-323845호 공보
[특허 문헌 3] 일본 특허공개 2004-71589호 공보
[특허 문헌 4] 일본 특허공개 2004-95638호 공보
[특허 문헌 5] 일본 특허공개 2003-197463호 공보
[특허 문헌 6] 일본 특허공개 2004-273825호 공보
본 발명은, 반도체 장치 및 그 제조 방법, 캐패시터 구조체 및 그 제조 방법에 관한 것으로, 특히 반도체 칩과, 캐패시터 및 관통 비아를 갖는 반도체 장치 및 그 제조 방법, 캐패시터 구조체 및 그 제조 방법에 관한 것이다.
현재, 퍼스널 컴퓨터, 휴대 전화, 기타 모바일 기기의 분야에서 전자 기기의 고성능화·다기능화가 진행되고 있다
고주파로 동작하는 대규모 집적회로(LSI)에 있어서, 스위칭 노이즈 등에 의한 오동작을 방지하기 위해서, 노이즈를 흡수하는 디커플링 캐패시터를 전원에 병렬로 접속하여, 전원 임피던스를 낮추는 방법이 이용되고 있다
전원 임피던스 Z는,
Z(p) ∝ V/(nif) (1)
로 표시된다. 단, V는 전원 전압, n은 LSI당의 소자 수, i는 소자의 스위칭 전류, f는 구동 주파수이다.
LSI의 저전압화, 소자의 고집적화, 고주파수화를 위해, 요구되는 임피던스는 급격하게 저하하고 있다. 디커플링 캐패시터의 임피던스 Z(C)는,
Z(C) = [R2+{2πfL-(1/2πfC)}2]1/2 (2)
로 부여된다. 단, R은 저항, L은 인덕턴스, C는 용량이다. 디커플링 캐패시터의 저 임피던스화를 위서해는, 용량 C를 크게 하고, 인덕턴스 L을 작게 하는 것이 요망된다.
통상적으로, 디커플링 캐패시터로서는, LSI의 주변에 적층 세라믹 캐패시터가 배치된다. 적층 세라믹 캐패시터는, 전극층과 세라믹 유전체층을 교대로 적층하고, 측면에 한 쌍의 표면 전극을 형성하고, 각 표면 전극이 하나 걸러 대응하는 전극층에 접속한 구성을 가지고 있다. 대용량을 제공할 수 있지만, 전극층이 측면에서 표면 전극에 접속되므로 인덕턴스를 작게 하는 것은 용이하지 않다.
LSI의 동작 주파수가 고주파화됨에 따라서, 디커플링 캐패시터의 저 인덕턴스화가 요구되지만, 적층 세라믹 캐패시터에서의 대응은 엄격하게 되어 있다.
따라서, LSI와 디커플링 캐패시터 사이의 배선 길이를 단소화하기 위해, 도 1에 도시하는 바와 같은, Si 기판(503)에 관통 비아(508)를 형성한 인터포저(502)의 표면에 박막 캐패시터로 이루어지는 디커플링 캐패시터(505)를 설치하는 방식이 제안되어 있다(예를 들면, 특허 문헌 1 참조)
인터포저는, LSI와 동일한 재료인 Si 기판(503)을 이용하고 있기 때문에, 열팽창차에 의한 응력에 기인하는 문제가 발생하지 않아, LSI의 대형화, 미세 피치 화, LSI 배선 절연막의 Low-k화에 의한 강도 저하 등에도 대응하여, 고성능 LSI에 있어서 유효한 방식이다.
도 1은, 종래의 반도체 장치의 단면도이다. 도 1에 도시하는 바와 같이, 반도체 장치(500)는, 고주파로 동작되는 반도체 칩(501)과, 반도체 칩(501)이 접속되는 인터포저(502)를 갖고 있다.
인터포저(502)는, Si 기판(503)과, 디커플링 캐패시터(505)와, 절연막(507)과, 관통 비아(508)와, 외부 접속 단자(509)를 갖고 있다. 디커플링 캐패시터(505)는, 하부 전극, 유전체막, 및 상부 전극으로 이루어지고, Si 기판(503) 상에 형성되어 있다. 또한, 디커플링 캐패시터(505)는, 반도체 칩(501)의 전원용의 전극 패드와 접속되는 관통 비아(508)와, 반도체 칩(501)의 그라운드용의 전극 패드와 접속되는 관통 비아(508)에 접속되어 있다. 디커플링 캐패시터(505)는, 고주파로 동작하는 반도체 칩(501)으로부터 발생하는 노이즈를 소거한다.
Si 기판(503)에는, 관통 비아(508)를 형성하기 위한 관통 구멍(504)이 형성되어 있다. 절연막(507)은, 관통 구멍(504)에 형성되어 있다. 절연막(507)은, 관통 비아(508)와 Si 기판(503) 사이를 절연한다. 일반적으로, 절연막(507)에는 열 산화막이 이용된다.
관통 비아(508)는, 관통 구멍(504)에 형성되어 있고, 관통 비아(508)의 하단부에는, 회로 기판과 접속하기 위한 외부 접속 단자(509)가 형성되어 있다(예를 들면, 특허 문헌 1 참조).
이러한 반도체 장치(500)를 제조하는 경우, Si 기판(503)에 관통 구멍(504) 및 관통 비아(508)를 형성한 후, Si 기판(503) 상에 디커플링 캐패시터(505)를 형성한다.
그러나, 종래의 인터포저(502)의 Si 기판(503)의 두께는 0.5mm 이상이기 때문에, 관통 구멍(504)의 어스펙트비(=(Si 기판(503)의 두께)/(관통 구멍(504)의 직경))가 높다. 이 관통 구멍(504)을 형성하기 위해서는, ICP(Induction Coupling Plasma)법을 이용할 필요가 있어, 반도체 장치(500)의 제조 코스트가 증가한다는 문제가 있다. 금후, 반도체 칩(501)의 외부 접속 단자(509)의 협피치화가 진행되면, 더욱 관통 구멍(504)의 형성이 곤란해진다.
또한, 종래, 박막 캐패시터로 이루어지는 디커플링 캐패시터(505)는, 관통 구멍(504)을 형성한 후에 Si 기판(503) 상에 형성하기 때문에, 디커플링 캐패시터(505)의 절연 불량이 일어나기 쉬워, 수율이 저하한다는 문제가 있다.
또한, 박막 캐패시터는 단층 구조에서는 용량에 한계가 있어, 다층화에 의한 용량 업이 요망되지만, 전극, 유전체막을 각 층마다 성막, 패터닝하기 때문에, 제조 코스트가 높다고 하는 문제가 있었다. 또한, 패터닝 가공된 평탄하지 않은 하층 상에 박막 캐패시터를 형성하기 때문에, 유전체막의 막 두께의 불균일, 먼지의 영향 등에 의해, 수율이 나쁘고, 코스트가 증가한다는 문제가 있었다.
그래서, 본 발명은 상기한 문제점을 감안하여 이루어진 것으로, 본 발명의 목적은, 고주파 동작이 가능하고, 제조 코스트의 저감이 가능한 반도체 장치 및 그 제조 방법, 캐패시터 구조체 및 그 제조 방법을 제공하는 것이다.
본 발명의 하나의 관점에 따르면, Si 기판과, 상기 Si 기판을 관통하는 관통 구멍에 절연재를 개재하여 설치된 관통 비아와, 상기 Si 기판의 제1 주면에 설치되고, 상기 관통 비아와 전기적으로 접속된 박막 캐패시터와, 상기 제1 주면과는 반대측의 상기 Si 기판의 제2 주면에 설치되고, 상기 관통 비아와 전기적으로 접속된 외부 접속 단자를 갖는 인터포저와; 상기 제1 주면 상 또는 제2 주면 상에 관통 비아와 전기적으로 접속된 반도체 칩을 구비하고, 상기 Si 기판은, 그 두께가 관통 구멍의 직경보다 작은 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명에 따르면, 인터포저의 Si 기판의 두께가 관통 구멍의 직경과 동등하거나 그것보다 작기 때문에, 정밀도가 양호한 관통 구멍을 갖고, 가일층의 고밀도화에 대응 가능한 인터포저를 갖는 반도체 장치를 실현할 수 있다. 또한, 박막 캐패시터가 반도체 칩에 근접하여 설치되어 있으므로, 등가 직렬 인덕턴스가 저감되어, 반도체 칩의 고주파 동작이 가능한 반도체 장치를 실현할 수 있다. 또한, 관통 구멍의 형성이 용이하기 때문에, 제조 코스트가 저감되어, 저렴한 반도체 장치를 실현할 수 있다.
본 발명의 다른 관점에 따르면, Si 기판과, 상기 Si 기판을 관통하는 관통 구멍에 절연재를 개재하여 설치된 관통 비아와, 상기 Si 기판의 제1 주면에 설치되고, 상기 관통 비아와 전기적으로 접속된 박막 캐패시터와, 상기 제1 주면과는 반대측의 Si 기판의 제2 주면에 설치되고, 상기 관통 비아와 전기적으로 접속된 외부 접속 단자를 갖는 인터포저와; 상기 관통 비아와 전기적으로 접속된 반도체 칩을 구비하는 반도체 장치의 제조 방법으로서, 상기 박막 캐패시터를 형성하는 박막 캐패시터 형성 공정과, 상기 Si 기판을 박판화하는 기판 박판화 공정과, 박판화한 Si 기판에 관통 구멍을 형성하는 관통 구멍 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
본 발명에 따르면, Si 기판을 박판화하는 기판 박판화 공정을 행함으로써, 관통 구멍의 어스펙트비(Si 기판의 두께/관통 구멍의 직경)를 작게 하여, Si 기판에 관통 구멍을 용이하게 형성하는 것이 가능하게 되기 때문에, 반도체 장치의 제조 코스트를 저감시킬 수 있다. 또한, 관통 구멍 형성 공정 전에 박막 캐패시터 형성 공정을 행하기 때문에, 고온에서 박막 캐패시터의 유전체막을 형성하는 것이 가능해져, 유전율이 높고, 대용량이고, 신뢰성이 높은 박막 캐패시터를 실현할 수 있다.
본 발명의 그 밖의 관점에 따르면, 다층 배선 구조체와, 상기 다층 배선 구조체 상에, 박막 캐패시터를 갖는 캐패시터 구조체와, 상기 캐패시터 구조체를 피복하는 절연막과, 상기 캐패시터 구조체를 관통하여, 상기 박막 캐패시터 및 다층 배선 구조체와 각각 전기적으로 접속된 관통 비아를 갖는 회로 기판과; 상기 회로 기판 상에, 상기 관통 비아와 전기적으로 접속된 반도체 칩을 구비하는 반도체 장치로서, 상기 캐패시터 구조체는, 다층 배선 구조체 상에 Si 기판과, 상기 Si 기판을 관통함과 함께 상기 관통 비아가 형성된 관통 구멍과, 상기 Si 기판 상에 형성된 상기 박막 캐패시터로 이루어지고, 상기 Si 기판은, 그 두께가 관통 구멍의 직경보다 작은 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명에 따르면, 캐패시터 구조체의 Si 기판의 두께가 관통 구멍의 직경과 동등하거나 그것보다 작기 때문에, 정밀도가 양호한 관통 구멍을 갖고, 회로 기판의 가일층의 고밀도화에 대응 가능한 캐패시터 구조체를 갖는 반도체 장치를 실현할 수 있다. 또한, 박막 캐패시터가 반도체 칩에 근접하여 설치되어 있으므로, 등가 직렬 인덕턴스가 저감되어, 반도체 칩의 고주파 동작이 가능한 반도체 장치를 실현할 수 있다.
본 발명의 그 밖의 관점에 따르면, 다층 배선 구조체와, 상기 다층 배선 구조체 상에, 박막 캐패시터를 갖는 캐패시터 구조체와, 상기 캐패시터 구조체를 피복하는 절연막과, 상기 캐패시터 구조체를 관통하여, 상기 박막 캐패시터 및 다층 배선 구조체와 각각 전기적으로 접속된 관통 비아를 갖는 회로 기판과; 상기 회로 기판 상에, 상기 관통 비아와 전기적으로 접속된 반도체 칩을 구비하는 반도체 장치의 제조 방법으로서, Si 기판 상에 박막 캐패시터를 형성하는 박막 캐패시터 형성 공정과, 상기 Si 기판을 박판화하는 기판 박판화 공정과, 상기 박막 캐패시터 및 Si 기판을 관통하는 관통 구멍을 형성하는 관통 구멍 형성 공정과, 상기 박막 캐패시터와 Si 기판으로 이루어지는 캐패시터 구조체를, 다층 배선 구조체에 접착하는 캐패시터 구조체 접착 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
본 발명에 따르면, Si 기판을 박판화하는 기판 박판화 공정을 행함으로써, 관통 구멍의 어스펙트비(Si 기판의 두께/관통 구멍의 직경)를 작게 하여, Si 기판에 관통 구멍을 용이하게 형성하는 것이 가능하게 되기 때문에, 반도체 장치의 제 조 코스트를 저감시킬 수 있다. 또한, 관통 구멍 형성 공정 전에 박막 캐패시터 형성 공정을 행하기 때문에, 고온에서 박막 캐패시터의 유전체막을 형성하는 것이 가능해져, 유전율이 높고, 대용량이고, 신뢰성이 높은 박막 캐패시터를 실현할 수 있다.
본 발명의 그 밖의 관점에 따르면, 기판과, 상기 기판 상에 적층된 3층 이상의 전극층과, 인접하는 상기 전극층 사이에 끼워진 유전체막으로 이루어지는 박막 캐패시터와, 소정의 간격으로 서로 격리해서 설치되고, 상기 박막 캐패시터의 외부 접속 단자로서의, 한 쌍의 제1 및 제2 패드 전극을 구비하고, 상기 제1 패드 전극은, 기판측으로부터 홀수번째의 전극층의 각각과 전기적으로 접속되고, 상기 제2 패드 전극은, 기판측으로부터 짝수번째의 전극층의 각각과 전기적으로 접속되고, 상기 제1 패드 전극과 제2 패드 전극 사이에, 적층된 복수의 대략 동등한 정전 용량을 갖는 캐패시터가 병렬 접속되어 이루어지는 것을 특징으로 하는 캐패시터 구조체가 제공된다.
본 발명에 따르면, 제1 패드 전극을 기판측으로부터 홀수번째의 전극의 각각과 전기적으로 접속하고, 제2 패드 전극이 기판측으로부터 짝수번째의 전극의 각각과 전기적으로 접속함으로써, 제1 패드 전극과 제2 패드 전극 사이에 배치한, 복수의 대략 동등한 정전 용량을 갖는 캐패시터를 병렬 접속하고 있기 때문에, 디커플링 캐패시터를 구성하는 경우에 필요한 배선 길이를 짧게 하여, 인덕턴스를 저감시켜, 임피던스가 작은 캐패시터 구조체를 실현할 수 있다.
본 발명의 그 밖의 관점에 따르면, 기판 상에 설치된 박막 캐패시터와, 소정 의 간격으로 서로 격리해서 설치되고, 상기 박막 캐패시터의 외부 접속 단자로서의, 한 쌍의 제1 및 제2 패드 전극을 구비하는 캐패시터 구조체의 제조 방법으로서, 상기 기판 상에 전극층과 유전체막을 교대로 적층하여 3층 이상의 전극층을 갖는 적층체를 형성하는 공정과, 상기 제1 패드 전극을 형성하는 위치에 제1 수직 배선부를 형성하고, 상기 제2 패드 전극을 형성하는 위치에 제2 수직 배선부를 형성하는 배선부 형성 공정과, 상기 제1 수직 배선부 및 제2 수직 배선부의 각각에 접촉하는 제1 패드 전극 및 제2 패드 전극을 형성하는 공정을 포함하고, 상기 배선부 형성 공정은, 상기 제1 패드 전극을 형성하는 위치에, 상기 적층체의 표면으로부터, 기판측으로부터 1층째의 전극층의 표면을 노출시키는 제1 개구부를 형성하는 공정과, 상기 제2 패드 전극을 형성하는 위치에, 적층체의 표면으로부터, 기판측으로부터 2층째의 전극층의 표면을 노출시키는 제2 개구부를 형성하는 공정과, 상기 제1 개구부, 제2 개구부, 및 최상층의 전극층을 피복하는 절연막을 형성하는 공정과, 상기 제1 개구부를 충전하는 절연막에, 기판측으로부터 홀수번째의 전극과 각각 접촉하는 복수의 수직 배선으로 이루어지는 제1 배선부를 형성하고, 상기 제2 개구부를 충전하는 절연막에, 기판측으로부터 짝수번째의 전극과 각각 접촉하는 복수의 수직 배선으로 이루어지는 제2 배선부를 형성하는 공정을 포함하는 것을 특징으로 하는 캐패시터 구조체의 제조 방법이 제공된다.
본 발명에 따르면, 3층 이상의 전극층을 제1 및 제2 개구부에 의해 노출시키고, 복수의 수직 배선으로 이루어지는 제1 배선부에 의해 제1 패드 전극과 제1 개구부로부터 노출된 기판측으로부터 홀수번째의 전극의 각각을 전기적으로 접속하 고, 복수의 수직 배선으로 이루어지는 제2 배선부에 의해 제2 패드 전극과 제2 개구부로부터 노출된 기판측으로부터 짝수번째의 전극의 각각을 전기적으로 접속하여, 종래보다 짧은 배선 길이로 적층된 복수의 캐패시터를 병렬 접속하는 것이 가능하게 된다. 이에 의해, 인덕턴스를 저감시켜, 임피던스가 작은 캐패시터 구조체를 실현할 수 있다.
본 발명의 그 밖의 관점에 따르면, Si 기판과, 상기 Si 기판 상에 적층된 3층 이상의 전극층과, 인접하는 전극층 사이에 끼워진 유전체막으로 이루어지는 박막 캐패시터와, 상기 Si 기판을 관통하는 관통 비아와, 상기 박막 캐패시터를 피복하는 절연막을 개재하여 소정의 간격으로 서로 격리해서 설치되고, 관통 비아와 각각 전기적으로 접속된 한 쌍의 제1 및 제2 패드 전극을 갖는 인터포저를 구비하는 반도체 장치로서, 상기 제1 패드 전극은, 기판측으로부터 홀수번째의 전극의 각각과 전기적으로 접속되고, 상기 제2 패드 전극은, 기판측으로부터 짝수번째의 전극의 각각과 전기적으로 접속되고, 상기 제1 패드 전극과 제2 패드 전극 사이에, 복수의 대략 동등한 정전 용량을 갖는 캐패시터가 병렬 접속되어 이루어지는 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명에 따르면, 제1 패드 전극을 기판측으로부터 홀수번째의 전극의 각각과 전기적으로 접속하고, 제2 패드 전극이 기판측으로부터 짝수번째의 전극의 각각과 전기적으로 접속함으로써, 제1 패드 전극과 제2 패드 전극 사이에 배치한, 복수의 대략 동등한 정전 용량을 갖는 캐패시터를 병렬 접속하고 있기 때문에, 디커플링 캐패시터를 구성하는 경우에 필요한 배선 길이를 짧게 하여, 인덕턴스를 저감시 켜, 임피던스가 작은 반도체 장치를 실현할 수 있다.
[발명을 실시하기 위한 최량의 형태]
이하, 첨부의 도면을 참조하면서 실시예를 설명한다.
(제1 실시예)
도 2는, 본 발명의 제1 실시예에 따른 전자 장치의 단면도이다.
도 2를 참조하면, 본 실시예에 따른 전자 장치(10)는, 반도체 장치(11)와, 반도체 장치(11)가 실장되는 회로 기판(12) 등으로 구성되어 있고, 반도체 장치(11)의 외부 접속 단자(44)가 회로 기판(12)에 설치된 접속 패드(13)와 전기적으로 접속되어 있다.
반도체 장치(11)는, 반도체 칩(20)과, 인터포저(30) 등으로 구성된다. 반도체 칩(20)은, 접속 패드(32A, 32B)를 구비하고 있다. 접속 패드(32A)는, 전원용의 전극 패드로서, 인터포저(30)의 제1 주면측에 설치된 내부 접속 단자(56A)와 접속되어 있다. 접속 패드(32B)는, 그라운드용의 전극 패드로서, 인터포저(30)의 제1 주면측에 설치된 내부 접속 단자(56B)와 접속되어 있다. 본 실시예에 이용되는 반도체 칩(20)에는, 예를 들면 고주파로 구동되는 반도체 칩을 이용할 수 있다. 이 반도체 칩(20)은, Si 기판에 CPU, ROM, RAM 등의 반도체 회로가 형성되어 있다.
인터포저(30)는, Si 기판(36)과, 절연재(39)와, 금속막(41, 55)과, 관통 비아(43A, 43B)와, 외부 접속 단자(44)와, 절연막(45, 52)과, 박막 캐패시터(46)와, 보호막(51)과, 내부 접속 단자(56A, 56B) 등으로 구성된다.
Si 기판(36)은, 박판화되어 있고, 관통 비아(43A, 43B)의 형성 위치에 대응 하는 위치에 직경 R1의 관통 구멍(38)이 형성되어 있다. 관통 구멍(38)은 그 직경 R1이, 관통 비아(43A, 43B)의 직경보다 크게 되도록 형성되어 있다.
이와 같이, 관통 구멍(38)의 직경 R1을 관통 비아(43A, 43B)의 직경보다 크게 형성함으로써, Si 기판(36)과 관통 비아(43A, 43B) 사이에 절연재(39)를 용이하게 형성할 수 있다.
또한, 박판화된 Si 기판(36)의 두께 M1은, 관통 구멍(38)의 직경 R1보다 작아지도록 설정된다. 이와 같이, 박판화된 Si 기판(36)에, 관통 비아(43A, 43B)의 그것보다 큰 직경 R1의 관통 구멍(38)을 형성함으로써, 어스펙트비가 작은, 양호한 관통 구멍(38)을 형성할 수 있다.
관통 구멍(38)의 직경 R1은, 예를 들면 100μm로 할 수 있다. 관통 구멍(38)을 형성할 때의 피치는, 예를 들면 150μm∼250μm로 할 수 있다. 또한, 관통 구멍(38)의 직경 R1 및 피치는, 상기 수치에 한정되지 않는다.
또한, Si 기판(36)의 두께 M1은, 30μm∼100μm의 범위로 설정하는 것이 바람직하다. 30μm보다 작으면 Si 기판(36)의 강도가 부족하고, 100μm보다 크면 관통 구멍(38)의 어스펙트비(M1/R1)가 커지기 때문에, 관통 구멍(38)의 형성이 곤란해진다
절연재(39)는, 관통 구멍(38)에 대응하는 Si 기판(36)과 관통 비아(43A, 43B) 사이를 충전함과 함께, Si 기판(36)의 하면(36B)을 피복하도록 형성되어 있다. 관통 구멍(38)에 대응하는 절연재(39)에는, 관통 구멍(40A, 40B)이 형성되어 있다. 관통 구멍(40A)은, 절연재(39) 및 절연막(45)을 관통하고 있고, 관통 구멍 (40B)은, 절연재(39), 절연막(45) 및 박막 캐패시터(46)의 하부 전극(47)을 관통하고 있다.
Si 기판(36)과 관통 비아(43A, 43B) 사이의 절연재(39)의 두께 L은, 예를 들면, 0.05μm∼50μm로 할 수 있다. 또한, Si 기판(36)의 하면(36B)에 있어서의 절연재(39)의 두께 N은, 예를 들면, 0.05μm∼10μm로 할 수 있다. 절연재(39)의 재료로서는, 저유전율 수지, 내열성 수지, 감광성 수지 등을 이용할 수 있다. 저유전율 수지로서는, 비유전률이 1.0∼3.5인 재료를 이용하는 것이 바람직하다. 저유전율 수지로서는, 예를 들면, 불화 에틸렌, 불화 에폭시, 불화폴리이미드 등의 불소계 수지 등을 들 수 있다. 내열성 수지로서는, 에폭시계 수지, 폴리이미드계 수지, 폴리페닐에테르계 수지 등을 들 수 있다. 또한, 감광성 수지로서는, 감광성 폴리이미드계 수지 등을 들 수 있다.
또한, 절연재(39)로서 상기 저유전율 수지를 이용한 경우에는, 반도체 장치(11)의 신호의 열화를 억제할 수 있다.
금속막(41)은, 예를 들면 두께가 20nm이고, 외부 접속 단자(44)의 형성 위치에 대응한 위치에서 절연재(39)의 면(39A)과 관통 구멍(40A, 40B)의 표면에 걸쳐서 형성되어 있다. 금속막(41)은, 인터포저(30)의 제1 주면측에 형성된 금속막(55)과 전기적으로 접속되어 있다. 또한, 관통 비아(43A, 43B) 및 외부 접속 단자(44)를 전해 도금법에 의해 형성할 때, 금속막(41)은 급전층으로 된다. 금속막(41)으로서는, 예를 들면, Ti막, Cu막, Ni막의 순으로 적층된 적층막을 이용할 수 있다.
관통 비아(43A, 43B)는, 예를 들면 직경이 70μm이고, 금속막(41)이 형성된 관통 구멍(40A, 40B)에 형성되어 있다. 관통 비아(43A, 43B)는, 각각 대응하는 외부 접속 단자(44)와 일체적으로 구성되어 있다. 관통 비아(43A)는, 내부 접속 단자(56A)와 대응하는 외부 접속 단자(44) 사이를 전기적으로 접속하고 있고, 관통 비아(43B)는, 내부 접속 단자(56B)와 대응하는 외부 접속 단자(44) 사이를 전기적으로 접속하고 있다. 관통 비아(43A, 43B)의 재료로는, 도전 재료를 이용할 수 있고, 구체적으로는, 예를 들면, Sn-Ag 땜납을 이용할 수 있다.
외부 접속 단자(44)는, 절연재(39)의 면(39A)에 설치된 금속막(41)에 형성되어 있다. 외부 접속 단자(44)는, 회로 기판(12)에 설치된 접속 패드(13)와 관통 비아(43A, 43B) 사이를 전기적으로 접속하고 있다. 외부 접속 단자(44)의 재료로는, 도전 재료를 이용할 수 있다. 도전 재료로서는, 예를 들면 Sn-Ag 땜납을 이용할 수 있다.
절연막(45)은, 예를 들면 두께가 50nm이고, Si 기판(36)의 상면(36A)에 형성되어 있다. 절연막(45)은, 박막 캐패시터(46)의 밀착층이다. 절연막(45)에는, 내습성이 우수한 절연막을 이용할 수 있다. 절연막(45)에는, 예를 들면, SiO2막이나 알루미나막 등을 이용할 수 있다.
박막 캐패시터(46)는, 유전체막(48)과, 이것을 사이에 끼우는 하부 전극(47) 및 상부 전극(49)으로 이루어지고, 하부 전극(47), 유전체막(48), 상부 전극(49)의 순으로 적층되어 있다.
박막 캐패시터(46)는, 반도체 칩(20)의 전원용의 전극 패드(32A)와 접속되는 내부 접속 단자(56A)와, 반도체 칩(20)의 그라운드용의 전극 패드(32B)와 접속되는 내부 접속 단자(56B) 사이에 위치하는 절연막(45) 상에 형성되어 있다. 상부 전극(49)은, 내부 접속 단자(56A)와 전기적으로 접속되어 있고, 하부 전극(47)은, 내부 접속 단자(56B)와 전기적으로 접속되어 있다. 이와 같이, 박막 캐패시터(46)를 전기적으로 접속함으로써, 박막 캐패시터(46)는, 디커플링 캐패시터의 기능을 발휘하여, 반도체 칩(20)으로부터 발생하는 노이즈를 흡수한다.
하부 전극(47)의 재료로는, 예를 들면 Au, Al, Pt, Ag, Pd, Cu 및 이들의 합금을 이용하고, 그 두께는 100nm로 할 수 있다.
유전체막(48)은, 예를 들면 두께가 100nm이고, 그 재료는 유전체 재료이면 특별히 제한은 없다. 유전체막(48)은, 고유전율을 갖는 페로브스카이트 결정 구조를 갖는 금속 산화물 재료로 이루어지는 것이 바람직하다. 이러한 재료로서는, 예를 들면, (Ba, Sr)TiO3(BST), SrTiO3(ST),BaTiO3, Ba(Zr, Ti)O3, Ba(Ti, Sn)O3, Pb(Zr, Ti)O3(PZT), (Pb, La)(Zr, Ti)O3(PLZT), Pb(Mn, Nb)O3-PbTiO3(PMN-PT), Pb(Ni, Nb)O3-PbTiO3 등을 들 수 있다.
또한, 유전체막(48)에 페로브스카이트 결정 구조를 갖는 금속 산화물 재료를 이용하는 경우에는, 하부 전극(47)의 재료로서 Pt를 이용하는 것이 바람직하다. Pt를 이용함으로써, 유전체막(48)을 에피택셜 성장시킬 수 있고, 그 결과, 유전체막의 유전율이 향상한다.
상부 전극(49)의 재료에는, 예를 들면 Au, Al, Pt, Ag, Pd, Cu 및 이들의 합 금 등을 이용할 수 있고, 또한 IrOx 상에 상기 금속 또는 합금을 적층시켜도 된다. 또한, 상부 전극(49)의 두께는, 예를 들면 100nm로 할 수 있다.
보호막(51)은, 예를 들면 두께가 0.1μm이고, 박막 캐패시터(46)를 피복하도록 설치되어 있다. 보호막(51)은 절연 재료로 이루어지고, 그 재료에 특별히 제한은 없지만, 내습성이 우수한, Si3N4막이나, SiO2막, 알루미나막이 바람직하다. 이러한 재료를 이용함으로써, 페로브스카이트 결정 구조를 갖는 유전체막(48)의 열화를 억제할 수 있다.
절연막(52)은, 예를 들면 두께가 2μm이고, 보호막(51)을 피복하도록 설치되어 있고, 절연막(52)에는, 절연막(45)을 노출시키는 개구부(53A)와, 하부 전극(47)을 노출시키는 개구부(53B)와, 개구부(53A)의 근방에 위치하여 상부 전극(49)을 노출시키는 개구부(54)가 형성되어 있다. 절연막(52)은, 전술한 절연재(39)와 마찬가지의 재료로 이루어진다
금속막(55)은, 예를 들면 두께가 50nm이고, 내부 접속 단자(56A)의 형성 위치에 대응하는 절연막(52) 상(개구부(53A, 54)의 내면도 포함한다)과, 내부 접속 단자(56B)의 형성 위치에 대응하는 절연막(52) 상(개구부(53B)의 내면도 포함한다)에 형성되어 있다. 금속막(55)은, 내부 접속 단자(56A, 56B)를 전해 도금법에 의해 형성할 때, 급전층으로 된다. 금속막(55)에는, 예를 들면 Ti막, Cu막, Ni막의 순으로 적층된 적층막을 이용할 수 있다.
내부 접속 단자(56A)는, 개구부(53A, 54)를 충전함과 함께, 절연막(52)으로 부터 돌출하도록 금속막(55) 상에 형성되어 있다. 내부 접속 단자(56A)는, 반도체 칩(20)의 전원용의 전극 패드(32A)와 접속되는 전원용의 단자이다. 내부 접속 단자(56A)는, 관통 비아(43A) 및 상부 전극(49)과 전기적으로 접속되어 있다. 내부 접속 단자(56A)의 돌출 부분은, 반도체 칩(20)의 전원용의 전극 패드(32A)와 접속되어 있다.
내부 접속 단자(56B)는, 개구부(53B)를 충전함과 함께, 절연막(52)으로부터 돌출하도록 금속막(55) 상에 형성되어 있다. 내부 접속 단자(56B)는, 반도체 칩(20)의 그라운드용의 전극 패드(32B)와 접속되는 그라운드용의 단자이다. 내부 접속 단자(56B)는, 관통 비아(43B) 및 하부 전극(47)과 전기적으로 접속되어 있다. 내부 접속 단자(56B)의 돌출 부분은, 반도체 칩(20)의 그라운드용의 전극 패드(32B)와 접속되어 있다. 내부 접속 단자(56A, 56B)의 재료로는, 도전 재료를 이용할 수 있고, 구체적으로는, 예를 들면 Sn-Ag 땜납을 이용할 수 있다.
본 실시예에 따르면, 인터포저(30)의 Si 기판(36)의 두께 M1이 관통 구멍(38)의 직경 R1과 동등하거나 그것보다 작으므로, 정밀도가 양호한 관통 구멍(38)을 갖고, 가일층의 고밀도화에 대응 가능한 인터포저(30)를 구비한 반도체 장치(11)가 실현된다.
또한, 박막 캐패시터(46)가 반도체 칩(20)에 근접하여 설치되어 있으므로, 등가 직렬 인덕턴스가 저감되어, 반도체 칩(20)의 고주파 동작이 가능한 반도체 장치(11)가 실현된다.
또한, 본 실시예에서는, 박막 캐패시터(46)를 디커플링 캐패시터로서 이용하 는 경우를 예로 들어 설명했지만, 박막 캐패시터(46)를 디커플링 캐패시터 이외의 캐패시터로서 이용해도 된다. 또한, 본 실시예에서는, 단층의 박막 캐패시터(46)를 예로 들어 설명했지만, 단층의 박막 캐패시터(46) 대신에, 하부 전극(47)과 상부 전극(49) 사이에 적어도 2개의 유전체막(48)과, 서로 이웃하는 유전체막(48) 사이에 끼워지는 중간 전극을 갖는 다층 박막 캐패시터를 설치해도 된다. 또한, 중간 전극의 재료로서는, 상부 전극(49)의 재료와 마찬가지의 것을 이용할 수 있다.
도 3∼도 14는, 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면이다. 이하, 도면을 참조하면서 본 실시예에 따른 반도체 장치(11)의 제조 방법을 설명한다.
처음에, 도 3의 공정에서는, 표면에 열 산화막(SiO2막)이 형성된 Si 기판(36) 상에, 스퍼터법에 의해, 밀착막으로서의 절연막(45)을 형성하고, 또한, 하부 전극막(47A), 유전체막(48), 상부 전극막(49A)을 순차적으로 형성한다.
구체적으로는, 예를 들면, 멀티 타겟 DC-RF 마그네트론 스퍼터 장치를 이용하여, 열 산화막(SiO2막)이 형성된 Si 기판(36) 상에, 기판 온도를 200℃로 설정하여 절연막(45)으로서 비정질 알루미나막(두께 50nm)을 형성한다. 다음으로, 기판 온도를 200℃로 설정하여 하부 전극막(47A)으로서 Pt막(두께 100nm)을 형성한다. 다음으로, 기판 온도를 600℃로 설정하여 유전체막(48)으로서 BST막(두께 100nm)을 형성한다. 다음으로, 기판 온도를 25℃로 설정하여, 상부 전극막(49A)으로서 IrOx막 및 Au막(두께 100nm)을 순차적으로 형성한다. 이들의 적층막(45, 47A, 48, 49A)은, 스퍼터법 이외에, 예를 들면 증착법, CVD법 등의 방법에 의해 형성해도 된다.
다음으로, 도 4의 공정에서는, 이온밀링법에 의해, 적층된 상부 전극막(49A), 유전체막(48) 및 하부 전극막(47A)을 패터닝하여, 박막 캐패시터(46)를 형성한다. 다음으로, 박막 캐패시터(46)를 산소 분위기 중에서 가열 처리를 행하여, 유전체막(48)이나 IrOx막 중의 열 왜곡 등의 제거나 산소 결손 개소에 산소 원자를 보충한다. 또한, 하부 전극(47), 유전체막(48), 상부 전극(49)은, 각각 하부 전극막(47A), 유전체막(48), 상부 전극막(49A)이 패터닝된 것이다.
다음으로, 도 5의 공정에서는, 박막 캐패시터(46)와 절연막(45)을 피복하는 보호막(51)을 형성한다. 다음으로, 이온밀링법에 의해, 보호막(51)에 상부 전극(49)을 노출시키는 개구부(51A)를 형성한다. 다음으로, 산소 분위기 중에서 보호막(51)을 포스트 어닐링한다. 구체적으로는, 예를 들면, RF 마그네트론 스퍼터 장치를 이용하여, 스퍼터법에 의해, 보호막(51)으로서 비정질 알루미나막(두께 0.1μm)을 형성한다. 보호막(51)은, 스퍼터법 이외에, 예를 들면 증착법, CVD법 등의 방법에 의해 형성할 수 있다.
이와 같이, 관통 구멍 형성 공정 전에 박막 캐패시터(46)를 형성함으로써, 고온에서 유전체막(48)을 형성하는 것이 가능해져, 유전율이 높고, 대용량이고, 신뢰성이 높은 박막 캐패시터(46)를 형성할 수 있다. 또한, 단차가 없는 평탄한 절연막(45) 상에, 하부 전극막(47A), 유전체막(48) 및 상부 전극막(49A)을 순차적으로 적층하고, 하부 전극막(47A), 유전체막(48) 및 상부 전극막(49A)을 패터닝하여 박막 캐패시터(46)를 형성하기 때문에, 박막 캐패시터(46)의 수율을 향상시킬 수 있다. 또한, 관통 구멍(38, 40A, 40B) 및 관통 비아(43A, 43B)를 형성할 때에 발생하는 이물이 박막 캐패시터(46)의 형성 영역에 부착하지 않게 되기 때문에, 박막 캐패시터(46)의 수율을 향상시킬 수 있다.
다음으로, 도 6의 공정에서는, 도 5에 도시한 구조체의 상면측을 피복하도록 절연막(52)을 형성한다. 다음으로, 절연막(45)을 노출시키는 개구부(53A)와, 하부 전극(47)을 노출시키는 개구부(53B)와, 상부 전극(49)을 노출시키는 개구부(54)를 형성한다. 구체적으로는, 예를 들면, 스핀 코팅법에 의해, 절연막(52)으로서 감광성 폴리이미드 수지(두께 2μm)를 형성한다. 개구부(53A, 53B, 54)는, 감광성 폴리이미드 수지를 노광, 현상 처리하여 형성한다. 또한, 절연막(52)은, 스핀 코팅법 이외에, 예를 들면 스프레이법, 디프법 등에 의해 형성해도 된다.
다음으로, 도 7의 공정에서는, 도 6에 도시한 구조체 상에 도금 시드층으로 되는 금속막(55)을 형성한다. 구체적으로는, 예를 들면, 스퍼터법에 의해, 금속막(55)으로 되는 Ti막, Cu막, Ni막을 순차적으로 형성한다. 금속막(55)은, 스퍼터법 이외에, 예를 들면 증착법, CVD법 등에 의해 형성할 수 있다.
다음으로, 도 8의 공정에서는, 금속막(55) 상에, 내부 접속 단자(56A, 56B)의 형성 영역에 대응한 금속막(55)을 노출시키는 레지스트층(66)을 형성한다. 다음으로, 개구부(53A, 53B, 54)를 도전 재료(68)로 충전한다. 도전 재료(68)는, 이후의 리플로우 처리에 의해, 내부 접속 단자(56A, 56B)로 된다. 구체적으로는, 도전 재료(68)는, 금속막(55)을 급전층으로 하는 전해 도금법에 의해, Sn-Ag 땜납을 석출시켜 형성한다.
다음으로, 도 9의 공정에서는, 도전 재료(68)로 피복되어 있지 않은 불필요한 금속막(55)을 제거하고, 그 후, 도전 재료(68)를 가열에 의해 리플로우시켜, Sn-Ag 땜납 범프로 이루어지는 내부 접속 단자(56A, 56B)를 형성한다.
다음으로, 도 10의 공정에서는, 접착 테이프(69)를 개재하여, 도 9에 도시한 구조체의 제1 주면측(내부 접속 단자(56A, 56B)가 형성된 측)에 유지 기판(70)을 접착하고, 제2 주면측으로부터 Si 기판(36)을 박판화한다. 구체적으로는, 예를 들면, 그라인더에 의해 Si 기판(36)을 50μm의 두께까지 박판화한다. Si 기판(36)을 박판화한 후, 접착 테이프(69)는 제거한다. 접착 테이프(69)에는, 예를 들면, 자외선을 조사함으로써 접착성이 저하하는 UV 테이프를 이용할 수 있다. Si 기판(36)의 박판화에는, 예를 들면 연삭법이나 에칭법 등을 이용할 수 있다. 연삭법으로서는, 예를 들면, 버프 연마나 CMP 등의 연마법이나 절삭법 등을 이용할 수 있다. 에칭법으로서는, 예를 들면, 웨트 에칭법이나 플라즈마 에칭법을 이용할 수 있다.
이와 같이, 관통 구멍(38)을 형성하기 전에 Si 기판(36)을 박판화함으로써, 관통 구멍(38)의 어스펙트비를 작게 하여, ICP(Induction Coupling Plasma)법보다 코스트가 저렴한 플라즈마 에칭법이나 웨트 에칭법을 이용하여 관통 구멍(38)을 형성하는 것이 가능해져, 반도체 장치(11)의 제조 코스트를 저감할 수 있다.
다음으로, 도 11의 공정에서는, Si 기판(36)의 제2 주면측으로부터 직경 R1의 관통 구멍(38)을 형성한다. 구체적으로는, 예를 들면, 관통 구멍(38)은, 불화 수소와 질산의 혼합액을 에칭액으로 하는 웨트 에칭법에 의해 형성할 수 있다. 또한, 다른 에칭액을 이용한 습식 에칭법이나 플라즈마 에칭법을 이용해도 된다. 관통 구멍(38)의 직경 R1은, 예를 들면, 100μm로 할 수 있다.
다음으로, 도 12의 공정에서는, 관통 구멍(38)을 충전함과 함께, Si 기판(36)의 하면(36B)을 피복하는 절연재(39)를 도포하고, 다음으로, 절연재(39)를 경화시킨다. 구체적으로는, 예를 들면, 스핀 코팅법에 의해, 내열성 수지인 에폭시 수지를 절연재(39)로서 도포하고, 계속해서, 에폭시 수지를 200℃의 온도로 열 경화시킨다. 절연재(39)는, 스핀 코팅법 이외의 방법, 예를 들면 스프레이법, 디프법 등의 방법에 의해 도포해도 된다.
이와 같이, Si 기판(36)의 하면(36B)을 피복하는 동시에, 관통 구멍(38)을 충전하도록 절연재(39)를 형성함으로써, Si 기판(36)의 하면(36B)에 형성하는 절연재와 관통 구멍(38)을 충전하는 절연재를 각각 따로따로 형성한 경우와 비교하여, 반도체 장치(11)의 제조 공정을 간략화할 수 있다.
또한, 관통 구멍(38)을 충전하는 절연재(39)로서 저유전율 수지, 내열성 수지, 감광성 수지 등의 수지재를 이용함으로써, 관통 비아(43A, 43B)를 형성하기 위한 관통 구멍(40A, 40B)을 용이하게 형성할 수 있어, 반도체 장치(11)의 제조 코스트를 저감할 수 있다. 또한, Si 기판(36)의 하면(36B)에 설치하는 절연재와, 관통 구멍(38)을 충전하는 절연재를 각각 따로따로 형성해도 된다. 이 경우, Si 기판(36)의 하면(36B)에 설치하는 절연재와, 관통 구멍(38)을 충전하는 절연재가 달라도 된다
다음으로, 도 13의 공정에서는, 관통 구멍(38)에 충전된 절연재(39)에 금속막(55)을 노출시키는 직경 70μm의 관통 구멍(40A, 40B)을 형성한다. 구체적으로는, 관통 구멍(40A, 40B)은, 절연재(39)로서 내열성 수지 또는 저유전율 수지를 이용하여, ArF 엑시머 레이저 가공법에 의해 형성한다. 또한, 관통 구멍(40A, 40B)은, ArF 엑시머 레이저 이외의 레이저 가공법이나 플라즈마 에칭법 등을 이용하여 형성해도 된다. 또한, 절연재(39)로서 감광성 수지를 이용한 경우에는, 관통 구멍(40A, 40B)에 대응한 부분의 절연재(39)를 감광, 현상함으로써 관통 구멍(40A, 40B)을 형성할 수 있다.
다음으로, 도 14의 공정에서는, 도 7∼도 9에 도시한 공정과 마찬가지의 방법에 의해, 금속막(41), 관통 비아(43A, 43B) 및 외부 접속 단자(44)를 형성한다. 이 때, 관통 비아(43A, 43B) 및 외부 접속 단자(44)는 동시에 형성한다.
이와 같이, 관통 비아(43A, 43B) 및 외부 접속 단자(44)를 동시에 형성함으로써, 반도체 장치(11)의 제조 공정을 간략화하여, 제조 코스트를 저감할 수 있다. 또한, Si 기판(36)의 박판화 후에, 관통 비아(43A, 43B)를 형성함으로써, 반도체 칩(20)과 회로 기판(12) 사이를 접속하는 관통 비아(43A, 43B)의 길이가 짧아지기 때문에, 외부 접속 단자(44)에 접속되는 회로 기판(12)(도시 생략)과 반도체 칩(20) 사이의 고주파 신호의 전송을 고속으로 행할 수 있다. 또한, 박판화된 Si 기판(36)에 관통 구멍(40A, 40B)을 형성하기 때문에, 관통 비아(43A, 43B)의 가공 시간을 단축하여, 제조 코스트를 저감할 수 있다.
다음으로, 예를 들면 다이서에 의해 Si 기판(36)을 절단하여 인터포저(30)를 형성한다. 그 후, 인터포저(30)의 내부 접속 단자(56A, 56B)에 반도체 칩(20)의 접속 패드(32A, 32B)를 각각 접속함으로써, 반도체 장치(11)가 제조된다.
본 실시예에 따른 제조 방법에 따르면, Si 기판(36)을 박판화함으로써, 관통 구멍(38)의 형성시에 두께 방향의 가공량이 적어지기 때문에, 관통 구멍(38)을 용이하게 형성할 수 있어, 가공 시간을 단축화할 수 있다. 또한, 웨트 에칭법이나 플라즈마 에칭법에 의해 관통 구멍(38)을 형성하는 것이 가능하게 되기 때문에, 종래의 ICP법보다 매우 저렴한 코스트로 관통 구멍(38)을 형성할 수 있다. 또한, 관통 구멍(38)에 저유전율 수지, 내열성 수지, 감광성 수지 등의 절연재를 충전하고, 레이저 비아 가공에 의해 관통 비아(43A, 43B)를 위한 관통 구멍(40A, 40B)을 형성하므로, 가공 코스트가 저렴하게 된다. 이들의 이유에 의해, 종래보다 저렴한 제조 코스트로 반도체 장치(11)를 제조할 수 있다.
또한, 본 실시예에 따른 제조 방법에 따르면, Si 기판(36)에 관통 구멍(38)을 형성하기 전에 박막 캐패시터(46)를 형성하므로, 박막 캐패시터(46)의 가공이 용이하게 된다. 또한, 박막 캐패시터(46)를 형성하기 전에 관통 구멍(38) 등을 형성한 종래의 제조 방법과 비교하여, 관통 구멍(38)을 형성했을 때에 발생하는 먼지나 이물 등이, 박막 캐패시터(46)에, 절연 불량 등의 악영향을 미치는 것을 회피할 수 있어, 박막 캐패시터(46)의 수율을 향상시킬 수 있다.
앞서 설명한 도 3∼도 14의 제조 공정에 의해 제작한 인터포저의 전기 특성 및 신뢰성의 평가를 했다. 또한, 인터포저는, 각 제조 공정에서 구체적으로 나타 낸 조건을 이용하여 제작했다. 전기 특성에 대해서는, 용량 밀도가 4μF/cm2, ESR(등가 직렬 저항)이 0.01Ω, ESL(등가 직렬 인덕턴스)이 10pH, 절연 내압이 20V 이상이라는 결과였다. 이 결과에 따르면, 대용량이고, 또한 ESL이 저감된 박막 캐패시터(46)를 갖는 인터포저를 형성할 수 있다는 것을 확인할 수 있었다.
또한, 신뢰성의 평가로서, 온도 121℃, 상대 습도 85%, 인가 전압 3V, 시험 시간 48시간의 조건에서 고온고습 부하 시험을 행했다. 시험 후의 절연 저항은 10MΩ 이상이고, 인터포저는 고온고습 하에 있어서도 충분히 신뢰성을 갖는 것을 확인할 수 있었다.
도 15는, 제1 실시예의 제1 변형예에 따른 반도체 장치의 단면도이다. 도 15 중, 앞서 설명한 제1 실시예의 반도체 장치에 대응하는 부분에는 동일한 부호를 참조하고, 그 설명을 생략한다.
도 15를 참조하면, 반도체 장치(80)는, 반도체 칩(20)과, 인터포저(75)를 가지고 구성되어 있다. 반도체 장치(80)는, 관통 비아(43A, 43B)와 대응하는 외부 접속 단자(44)를 따로따로 형성하고, 관통 비아(43A, 43B)와 외부 접속 단자(44) 사이에 패드(78)를 형성한 것 이외는 제1 실시예의 반도체 장치와 마찬가지로 구성된다.
관통 비아(43A, 43B)는, 도전성 페이스트를 관통 구멍(40A, 40B)에 충전함으로써 형성되어 있다. 도전성 페이스트에는, 예를 들면 카본, 은, 구리 등의 도전성을 가진 입자를, 점성이 있는 바인더로 섞은 것을 이용할 수 있다.
패드(78)는, 관통 비아(43A, 43B) 및 외부 접속 단자(44)와 전기적으로 접속되도록 절연재(39)의 면(39A)에 형성되어 있다. 패드(78)에는, 예를 들면, Ti막, Cu막, Ni막을 순차적으로 적층한 적층막을 이용할 수 있다. 외부 접속 단자(44)는, 패드(78) 상에 형성되어 있고, 패드(78)를 개재하여, 관통 비아(43A, 43B)와 전기적으로 접속되어 있다.
도 16 및 도 17은, 제1 실시예의 제1 변형예에 따른 반도체 장치의 제조 공정을 도시하는 도면이다. 이하, 도면을 참조하면서 반도체 장치(80)의 제조 방법에 대하여 설명한다.
처음에, 앞서 설명한 도 3∼도 13의 공정에 의해, 관통 구멍(40A, 40B)을 형성한다. 다음으로, 도 16의 공정에서는, 관통 구멍(40A, 40B)에 도전성 페이스트를 충전한다. 다음으로, 도전성 페이스트를 경화시켜, 관통 비아(43A, 43B)를 형성한다. 구체적으로는, 스크린 인쇄법에 의해, 도전성 페이스트를 충전하고, 그 후, 200℃의 온도로 도전성 페이스트를 열 경화시킨다.
다음으로, 도 17의 공정에서는, 도 7∼도 9에 도시한 공정과 마찬가지의 방법에 의해, 절연재(39)의 면(39A)에 패드(78)와, 외부 접속 단자(44)를 순차적으로 형성한다. 다음으로, 다이싱에 의해 Si 기판(36)을 절단함으로써, 인터포저(75)를 형성하고, 그 후, 이 인터포저(75)에 반도체 칩(20)을 접속함으로써, 도 15에 도시하는 바와 같은 반도체 장치(80)가 제조된다.
제1 변형예에 따른 반도체 장치(80)는, 반도체 장치(11)와 마찬가지의 효과를 얻을 수 있다. 앞서 설명한 도 3∼도 12, 도 16, 및 도 17의 제조 공정에 의해 제작한 제1 변형예에 따른 인터포저의 전기 특성 및 신뢰성의 평가를 행했다. 또한, 제1 변형예에 따른 인터포저는, 각 제조 공정에서 구체적으로 나타낸 조건을 이용하여 제작하였다. 전기 특성에 대해서는, 용량 밀도가 4μF/cm2, ESR(등가 직렬 저항)이 0.01Ω, ESL(등가 직렬 인덕턴스)이 10pH, 절연 내압이 20V 이상이라는 결과였다. 이 결과에 따르면, 대용량이고, 또한 ESL이 저감된 박막 캐패시터(46)를 갖는 인터포저를 형성할 수 있다는 것을 확인할 수 있었다.
또한, 신뢰성의 평가로서, 온도 121℃, 상대 습도 85%, 인가 전압 3V, 시험 시간 48시간의 조건에서 고온고습 부하 시험을 행했다. 시험 후의 절연 저항은 10MΩ 이상이고, 제1 변형예에 따른 인터포저는 고온고습 하에 있어서도 충분히 신뢰성을 갖는다는 것을 확인할 수 있었다.
도 18은, 제1 실시예의 제2 변형예에 따른 반도체 장치의 단면도이다. 도 18 중, 앞서 설명한 제1 실시예의 반도체 장치에 대응하는 부분에는 동일한 부호를 참조하고, 설명을 생략한다.
도 18을 참조하면, 반도체 장치(90)는, 반도체 칩(20)과, 인터포저(95)를 갖고 있다. 반도체 장치(90)는, 관통 구멍(40A, 40B)에 대응하는 절연재(39) 및 절연막(45)과 패드(93)의 형성 위치에 대응하는 절연재(39)와 금속막(92)을 형성하고, 도금법에 의해 관통 비아(43A, 43B)를 형성하고, 관통 비아(43A, 43B)와 대응하는 금속막(92) 상 및 관통 비아(43A, 43B)에 패드(93)를 형성하고, 패드(93) 상에 외부 접속 단자(44)를 설치한 것 이외는 제1 실시예의 제1 변형예의 반도체 장 치와 마찬가지로 구성된다.
금속막(92)은, 패드(93)의 형성 영역에 대응하는 절연재(39)의 면(39A)과, 관통 구멍(40A, 40B)으로 형성되어 있다. 금속막(92)은, 관통 비아(43A, 43B) 및 내부 접속 단자(56A, 56B)와 전기적으로 접속되어 있다. 금속막(92)은, 전해 도금법에 의해 관통 비아(43A, 43B) 및 패드(93)를 형성할 때의 급전층으로 된다. 금속막(92)의 재료에는, 예를 들면 Ti, Cr, Cu 등을 이용할 수 있다.
패드(93)는, 절연재(39)의 면(39A)에 형성된 금속막(92)과 관통 비아(43A, 43B)를 피복하도록 형성되어 있다. 패드(93)의 재료에는, 예를 들면, Ni를 이용할 수 있다.
외부 접속 단자(44)는, 패드(93)를 피복하도록 형성되어 있다. 외부 접속 단자(44)는, 패드(93)를 개재하여 관통 비아(43A, 43B)와 전기적으로 접속되어 있다.
이러한 구성으로 된 반도체 장치(90)에 있어서도 제1 실시예의 반도체 장치와 마찬가지의 효과를 얻을 수 있다. 또한, 상기 제조 공정에 의해 형성한 인터포저(95)의 전기 특성 및 신뢰성에 대하여 평가를 행한 결과, 제1 실시예의 인터포저와 마찬가지의 양호한 결과가 얻어졌다.
도 19∼도 22는, 제1 실시예의 제2 변형예에 따른 반도체 장치의 제조 공정을 도시하는 도면이다. 이하, 도면을 참조하면서 반도체 장치(90)의 제조 방법을 설명한다.
처음에, 앞서 설명한 도 3∼도 11의 공정에 의해, Si 기판(36)을 박판화하 여, 관통 구멍(38)을 형성한다. 구체적으로는, Si 기판(36)을 박판화하고, 염소계의 가스를 이용한 플라즈마 에칭법에 의해, Si 기판(36)에 직경 R1(=200μm)의 관통 구멍(38)을 형성한다.
다음으로, 도 12의 공정에서는, 구체적으로는, 관통 구멍(38)을 충전함과 함께, Si 기판(36)의 하면(36B)을 피복하는 절연재(39)로서 감광성 폴리이미드 수지를 도포한다. 다음으로, 감광성 폴리이미드 수지를 자외선에 의해 경화시킨다.
다음으로, 도 13의 공정에서는, 구체적으로는, 관통 구멍(40A, 40B)의 형성 영역에 대응한 절연재(39)를 포토리소그래피법에 의해 노광, 현상한다. 다음으로, 관통 구멍(40A, 40B)이 형성되는 영역에 대응한 절연막(45)을 불화 수소 용액에 의해 웨트 에칭하여, 직경이 50μm인 관통 구멍(40A, 40B)을 형성한다.
관통 구멍(40A, 40B)을 형성한 후, 이어지는, 도 19의 공정에서는, 관통 구멍(40A, 40B) 및 절연재(39)의 면(39A)에 금속막(92)을 형성한다. 다음으로, 금속막(92)에 패드(93) 및 외부 접속 단자(44)의 형성 영역을 노출시키는 레지스트층(96)을 형성한다. 금속막(92)은, 예를 들면 스퍼터법, 무전해 도금법, 증착법, CVD법 등을 이용하여 형성한다.
다음으로, 도 20의 공정에서는, 관통 구멍(40A, 40B)에 관통 비아(43A, 43B)를 형성한다. 구체적으로는, 전해 도금법에 의해, 관통 구멍(40A, 40B)에 Cu 도금막을 석출시켜, 관통 비아(43A, 43B)를 형성한다. 다음으로, 레지스트층(96)에 노출된 금속막(92) 및 관통 비아(43A, 43B)에, 패드(93)를 형성한다. 구체적으로는, 전해 도금법에 의해, 패드(93)로 되는 Ni막을 형성한다.
다음으로, 도 21의 공정에서는, 패드(93) 상에 도전 재료(98)를 형성한다. 구체적으로는, 패드(93) 상에 Sn-Ag 땜납으로 이루어지는 도전 재료(98)를 형성한다. 도전 재료(98)는, 이후에 리플로우되어, 외부 접속 단자(44)로 된다.
다음으로, 도 22의 공정에서는, 패드(93)로 피복되어 있지 않은 불필요한 금속막(92)을 제거한다. 다음으로, 도전 재료(98)를 가열에 의해 리플로우시켜, 외부 접속 단자(44)를 형성한다. 그 후, 다이싱에 의해 Si 기판(36)을 절단하여 인터포저(95)를 형성하고, 이 인터포저(95)에 반도체 칩(20)을 접속함으로써, 반도체 장치(90)가 제조된다.
제2 변형예에 따른 반도체 장치(90)는, 제1 실시예의 반도체 장치와 마찬가지의 효과를 얻을 수 있다. 도 3∼도 13 및 도 19∼도 22의 제조 공정에 의해 제작한 제2 변형예에 따른 인터포저의 전기 특성 및 신뢰성의 평가를 행한 결과, 제1 실시예의 인터포저와 마찬가지의 양호한 결과가 얻어졌다. 또한, 제2 변형예에 따른 인터포저는, 각 제조 공정에서 구체적으로 나타낸 조건을 이용하여 제작했다.
(제2 실시예)
도 23은, 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다. 도 23 중, 앞서 설명한 제1 실시예의 반도체 장치와 동일 구성 부분에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
도 23을 참조하면, 본 실시예에 따른 반도체 장치(100)는, 수동 소자인 저항 소자(102)를 설치한 것 이외는, 제1 실시예의 반도체 장치와 마찬가지로 구성된다.
저항 소자(102)는, 한 쌍의 전극(103, 104)과, 저항체(105)로 구성되고, 인 터포저(30)에 형성되어 있다. 전극(103)은, 절연막(52) 상에 형성되어 있고, 내부 접속 단자(56A)와 전기적으로 접속되어 있다. 이에 의해, 전극(103)은, 내부 접속 단자(56A)를 개재하여, 박막 캐패시터(46) 및 외부 접속 단자(44)와 전기적으로 접속되어 있다.
전극(104)은, 절연막(52) 상에 형성되어 있고, 내부 접속 단자(56B)와 전기적으로 접속되어 있다. 이에 의해, 전극(104)은, 내부 접속 단자(56B)를 개재하여, 박막 캐패시터(46) 및 외부 접속 단자(44)와 전기적으로 접속되어 있다.
저항체(105)는, 전극(103, 104) 사이를 접속하도록 형성되어 있다. 저항체(105)는, 전극(103, 104) 사이를 통과하는 전류에 저항을 부하한다. 또한, 내부 접속 단자(56A, 56B) 사이에, 다른 수동 소자로서 도전 재료로 이루어지는 인덕터 소자를 더 설치해도 된다. 예를 들면, 미앤더 형상으로 된 인덕터 소자를 이용할 수 있다.
이와 같이, 박막 캐패시터(46)를 구비한 반도체 장치(100)에, 저항 소자(102)나 인덕터 소자로 이루어지는 수동 소자를 설치함으로써, 반도체 장치(100)의 임피던스를 최적화하여, 반도체 장치(100)를 고주파 동작시킬 수 있다.
(제3 실시예)
도 24는, 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다. 도 24를 참조하면, 반도체 장치(110)는, 내부 회로인 반도체 회로(112)가 형성된 반도체 기판(111)과, 반도체 기판(111)을 관통하는 관통 비아(113)와, 관통 비아(113)의 양단부에 형성된 외부 접속 단자(114, 115)를 가진 구성으로 되어 있다. 반도체 회 로(112)는 능동 소자를 포함해도 된다.
반도체 기판(111)은, 박판화되어 있고, 그 두께 M2는 제1 실시예에서 설명한 Si 기판(36)의 두께 M1과 마찬가지의 값으로 되어 있다.
반도체 회로(112)는, 관통 비아(113)와 전기적으로 접속되어 있다. 관통 비아(113)는, 제1 실시예에서 설명한 관통 비아(43A, 43B)와 마찬가지의 방법(도 10∼도 13 참조)에 의해 형성되어 있다. 즉, 관통 비아(113)는, 반도체 기판(111)을 박판화한 후에 형성한다. 이에 의해, 제1 실시예의 반도체 장치와 마찬가지로, 관통 비아(113)를 형성하기 위한 관통 구멍을 용이하게 형성할 수 있다. 관통 비아(113)의 재료는, 제1 실시예에서 설명한 관통 비아의 재료와 마찬가지의 것을 이용할 수 있다. 또한, 관통 비아(113)가 형성되는 관통 구멍의 직경은, 예를 들면 70μm로 형성할 수 있다.
외부 접속 단자(114)는, 관통 비아(113)의 상단부에 형성되어 있고, 외부 접속 단자(115)는, 관통 비아(113)의 하단부에 형성되어 있다. 외부 접속 단자(114)는, 관통 비아(113)를 개재하여 외부 접속 단자(115)와 전기적으로 접속되어 있다. 외부 접속 단자(114, 115)는, 다른 반도체 장치(118, 119)와 접속하기 위한 단자이다. 각 반도체 장치(118, 119)는, 반도체 장치(110)와 마찬가지로 반도체 기판(111)이 박판화되어 있고, 관통 비아(113) 및 외부 접속 단자(114, 115)가 설치되어 있다.
본 실시예의 반도체 장치(110)에 따르면, 박판화한 반도체 기판(111)에 관통 비아(113)를 형성함으로써, 관통 비아(113)를 반도체 기판(111)에 용이하게 형성할 수 있다. 또한, 반도체 기판(111)을 관통하는 관통 비아(113)와, 관통 비아(113)의 양단에 형성된 외부 접속 단자(114, 115)를 설치함으로써, 다른 반도체 장치(118, 119)를 중첩해서 접속하는 것이 가능해져, 반도체 장치(110)의 실장 밀도를 향상시킬 수 있다.
(제4 실시예)
도 25는, 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다. 도 25 중, 앞서 설명한 제1 실시예의 반도체 장치와 동일 구성 부분에는 동일한 부호를 참조하고, 그 설명을 생략한다.
도 25를 참조하면, 본 실시예에 따른 반도체 장치(120)는, 반도체 칩(20)과, 반도체 칩(20)이 실장되는 회로 기판(121) 등으로 구성되어 있다.
반도체 칩(20)은, 접속 패드(32A, 32B, 32C)를 갖는다. 접속 패드(32A)는, 전원용의 접속 패드로서, 땜납 볼(137)을 개재하여 회로 기판(121)의 내부 접속 단자(136A)와 전기적으로 접속되어 있다. 접속 패드(32B)는, 그라운드용의 접속 패드로서, 땜납 볼(137)을 개재하여 회로 기판(121)의 내부 접속 단자(136B)와 전기적으로 접속되어 있다. 접속 패드(32C)는, 신호용의 전극 패드로서, 땜납 볼(137)을 개재하여 회로 기판(121)의 내부 접속 단자(136C)와 전기적으로 접속되어 있다. 땜납 볼(137)의 재료로서는, 도전 재료를 이용할 수 있고, 예를 들면 Sn-Ag 땜납을 이용할 수 있다.
회로 기판(121)은, 다층 배선 구조체(122)와, 캐패시터 구조체(123)와, 절연막(132)과, 관통 비아(133A∼133C)와, 내부 접속 단자(136A∼136C) 등으로 구성된 다. 회로 기판(121)으로서는, 예를 들면, 프린트 배선판이나 세라믹 회로 기판 등의 기판을 이용할 수 있다.
다층 배선 구조체(122)는, 적층된 복수의 절연층(138) 및 배선(139)과, 관통 비아(140)와, 패드(142)와, 외부 접속 단자(144) 등으로 구성된다.
관통 비아(140)는, 적층된 복수의 절연층(138)을 관통하도록 설치되어 있다. 관통 비아(140)는, 한 쪽의 단부가 패드(142)와 접속되어 있고, 다른 쪽의 단부가 외부 접속 단자(144)와 접속되어 있다. 또한, 관통 비아(140)는, 배선(139)과 전기적으로 접속되어 있다. 배선(139) 및 관통 비아(140)의 재료로서는 도전 재료를 이용할 수 있고, 구체적으로는, 예를 들면, Cu, Ni 등을 이용할 수 있다.
패드(142)는, 캐패시터 구조체(123)가 접속되는 쪽에 위치하는 관통 비아(140)의 단부에 설치되어 있다. 패드(142)는, 후술하는 관통 비아(133A∼133C) 중 어느 1개와 전기적으로 접속되어 있다. 패드(142)의 재료로서는, 예를 들면, 도전 재료를 이용할 수 있고, 구체적으로는, 예를 들면, Ni를 이용할 수 있다.
외부 접속 단자(144)는, 패드(142)가 설치되어 있지 않은 쪽의 관통 비아(140)의 단부에 설치되어 있다. 외부 접속 단자(144)는, 예를 들면, 도시하지 않은 다른 회로 기판 등과 접속된다.
캐패시터 구조체(123)는, 패드(142)가 설치된 쪽의 다층 배선 구조체(122)에 접착되어 있고, 반도체 칩(20)의 아래쪽에 배치되어 있다. 또한, 캐패시터 구조체(123)는, 절연막(132)으로 피복되어 있다.
캐패시터 구조체(123)는, Si 기판(36)과, 절연막(45)과, 박막 캐패시터(46) 와, 보호막(125)과, 수직 배선(126, 127)과, 패드 전극(128, 129)을 갖는다
Si 기판(36)은, 박판화되어 있고, 직경 R2의 관통 구멍(124)이 형성되어 있다. 관통 구멍(124)은, 관통 비아(133A∼133C)의 형성 위치에 대응하고 있다. 관통 구멍(124)의 직경 R2는, 관통 비아(133A∼133C)의 직경보다 크게 되도록 형성되어 있다. 또한, 박판화된 Si 기판(36)의 두께 M1은, 관통 구멍(124)의 직경 R2보다 작게 되도록 설정되어 있다.
이와 같이, 박판화된 Si 기판(36)에 관통 비아(133A∼133C)의 직경보다 큰 관통 구멍(124)을 형성함으로써, 어스펙트비가 작은, 양호한 관통 구멍(124)을 형성할 수 있다.
관통 구멍(124)의 직경 R2는, 예를 들면 100μm로 할 수 있다. 또한, 관통 구멍(124)을 형성할 때의 배치 피치는, 예를 들면 150μm∼250μm로 할 수 있다. 또한, 관통 구멍(124)의 직경 R2 및 배치 피치는, 상기 수치에 한정되지 않는다.
또한, Si 기판(36)의 두께 M1은, 30μm∼100μm의 범위로 설정하는 것이 바람직하다. 30μm보다 작으면 Si 기판(36)의 강도가 부족하고, 100μm보다 크면 관통 구멍(124)의 어스펙트비(M1/R2)가 커지기 때문에, 관통 구멍(124)의 형성이 곤란해진다
박막 캐패시터(46)는, Si 기판(36) 상에 절연막(45)을 개재하여 설치되어 있고, 관통 구멍(124)에 대응하는 위치에는 도시하지 않은 개구부가 형성되어 있다. 박막 캐패시터(46)는, 유전체막(48)과, 이것을 사이에 끼우는 하부 전극(47) 및 상부 전극(49)으로 이루어지고, 하부 전극(47), 유전체막(48), 상부 전극(49)의 순으 로 절연막(45) 상에 적층되어 있다.
하부 전극(47), 유전체막(48) 및 상부 전극(49)의 재료로서는, 앞의 제1 실시예에서 예로 든 재료를 이용할 수 있다. 또한, 유전체막(48)으로서는, 고유전율을 갖는 페로브스카이트 결정 구조를 갖는 금속 산화물 재료로 이루어지는 것이 바람직하다. 유전체막(48)에 페로브스카이트 결정 구조를 갖는 금속 산화물 재료를 이용하는 경우에는, 하부 전극(47)의 재료로서 Pt를 이용하는 것이 바람직하다. Pt를 이용함으로써, 유전체막(48)을 에피택셜 성장시킬 수 있고, 그 결과, 유전체막의 유전율이 향상한다.
하부 전극(47)은, 수직 배선(126) 및 패드 전극(128)을 개재하여, 내부 접속 단자(136A)와 전기적으로 접속되어 있다. 상부 전극(49)은, 수직 배선(127) 및 패드 전극(129)을 개재하여, 내부 접속 단자(136B)와 전기적으로 접속되어 있다. 박막 캐패시터(46)는, 내부 접속 단자(136A, 136B)를 개재하여 반도체 칩(20)의 전원용의 전극 패드(32A) 및 그라운드용의 전극 패드(32B)와 전기적으로 접속되어 있고, 디커플링 캐패시터의 기능을 발휘한다.
또한, 도 25의 우측에 위치하는 2개의 박막 캐패시터(46)도 도시하지 않은 앞쪽 혹은 안쪽에 위치하는 내부 접속 단자(136A, 136B)와 전기적으로 접속되어 있다.
보호막(125)은, Si 기판(36) 상에 설치되어 있다. 보호막(125)은, 박막 캐패시터(46)를 피복함과 함께, 관통 구멍(124)을 충전하도록 형성되어 있다. 보호막(125)의 재료로서는, 제1 실시예에서 설명한 절연재(39)나 보호막(51)과 마찬가 지의 재료를 이용할 수 있다.
수직 배선(126)은, 접속 패드(128)의 아래쪽에 배치된 보호막(125)에 설치되어 있고, 하부 전극(47) 및 접속 패드(128)와 전기적으로 접속된다. 수직 배선(127)은, 접속 패드(129)의 아래쪽에 위치하는 보호막(125)에 설치되어 있고, 상부 전극(49) 및 접속 패드(129)와 전기적으로 접속된다.
패드 전극(128)은, 수직 배선(126)이 형성된 보호막(125) 상에 설치되어 있고, 수직 배선(126) 및 내부 접속 단자(136A)와 전기적으로 접속된다. 패드 전극(129)은, 수직 배선(127)이 형성된 보호막(125) 상에 설치되어 있고, 수직 배선(127) 및 내부 접속 단자(136B)와 전기적으로 접속된다.
절연막(132)은, 관통 구멍(124)을 충전함과 함께, 캐패시터 구조체(123)를 피복하도록 설치되어 있다. 절연막(132)은, 패드(142)를 노출시키는 관통 구멍(143)을 갖는다. 또한, Si 기판(36)과 각 관통 비아(133A∼133C) 사이에 설치된 절연막(132)의 두께 L1은, 예를 들면, O.05μm∼50μm로 할 수 있다. 절연막(132)으로서는, 제1 실시예에서 설명한 절연재(39)의 재료와 마찬가지의 재료를 이용할 수 있다.
관통 비아(133A)는, 내부 접속 단자(136A)의 형성 위치에 대응한 관통 구멍(143)에 설치되어 있고, 내부 접속 단자(136A) 및 관통 비아(140)와 전기적으로 접속된다. 관통 비아(133B)는, 내부 접속 단자(136B)의 형성 위치에 대응하는 관통 구멍(143)에 설치되어 있고, 내부 접속 단자(136B) 및 관통 비아(140)와 전기적으로 접속된다. 관통 비아(133C)는, 내부 접속 단자(136C)의 형성 위치에 대응하는 관통 구멍(143)에 설치되어 있고, 내부 접속 단자(136C) 및 관통 비아(140)와 전기적으로 접속된다.
내부 접속 단자(136A)는, 관통 비아(133A)가 형성된 절연막(132) 상에 설치되어 있고, 패드 전극(128) 및 관통 비아(133A)와 전기적으로 접속된다. 내부 접속 단자(136A)는, 땜납 볼(137)을 개재하여, 반도체 칩(20)의 전원용의 접속 패드(32A)와 전기적으로 접속되어 있다. 내부 접속 단자(136B)는, 관통 비아(133B)가 형성된 절연막(132) 상에 설치되어 있고, 패드 전극(129) 및 관통 비아(133B)와 전기적으로 접속된다. 내부 접속 단자(136B)는, 땜납 볼(137)을 개재하여, 반도체 칩(20)의 그라운드용의 접속 패드(32B)와 전기적으로 접속되어 있다. 내부 접속 단자(136C)는, 관통 비아(133C)의 형성 위치에 대응하는 절연막(132) 상에 설치되어 있고, 관통 비아(133C)와 전기적으로 접속되어 있다. 내부 접속 단자(136C)는, 땜납 볼(137)을 개재하여, 반도체 칩(20)의 신호용의 접속 패드(32C)와 전기적으로 접속되어 있다.
본 실시예의 반도체 장치에 따르면, Si 기판(36)의 두께 M1이 관통 구멍(124)의 직경 R2와 동등하거나 그것보다 작으므로, 정밀도가 양호한 관통 구멍(124)을 설치할 수 있어, 가일층의 고밀도화에 대응 가능한 반도체 장치(120)가 실현된다.
또한, 박막 캐패시터(46)가 반도체 칩(20)에 근접하여 설치되어 있으므로, 등가 직렬 인덕턴스가 저감되어, 반도체 칩(20)의 고주파 동작이 가능한 반도체 장치(120)가 실현된다.
또한, 본 실시예에서는, 박막 캐패시터(46)를 디커플링 캐패시터로서 이용하는 경우를 예로 들어 설명했지만, 박막 캐패시터(46)를 디커플링 캐패시터 이외의 캐패시터로서 이용해도 된다.
도 26∼도 35는, 제4 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면이다. 이하, 도면을 참조하면서 본 실시예에 따른 반도체 장치(120)의 제조 방법을 설명한다.
처음에, 도 26의 공정에서는, 표면에 열 산화막이 형성된 Si 기판(36) 상에, 스퍼터법에 의해, 절연막(45)을 형성하고, 또한, 하부 전극막(47A), 유전체막(48), 상부 전극막(49A)을 순차적으로 형성한다. 절연막(45)은, 밀착층으로 되는 막이다.
구체적으로는, 예를 들면, 멀티 타겟 DC-RF 마그네트론 스퍼터 장치를 이용하여, SiO2막이 형성된 Si 기판(36) 상에, 기판 온도를 200℃로 설정하여 절연막(45)으로서 비정질 알루미나막(두께 50nm)를 형성한다. 다음으로, 기판 온도를 200℃로 설정하여 하부 전극막(47A)으로서 Pt막(두께 100nm)을 형성한다. 다음으로, 기판 온도를 600℃로 설정하여 유전체막(48)으로서 BST막(두께 100nm)을 형성한다. 다음으로, 기판 온도를 25℃로 설정하여, 상부 전극막(49A)으로서 IrOx막 및 Au막(두께 100nm)을 순차적으로 형성한다. 이들의 적층막(45, 47A, 48, 49A)은, 스퍼터법 이외에, 예를 들면 증착법, CVD법 등에 의해 형성해도 된다.
다음으로, 도 27의 공정에서는, 이온밀링법에 의해, 상부 전극막(49A), 유전 체막(48) 및 하부 전극막(47A)을 일괄하여 패터닝하여, 하부 전극(47), 유전체막(48) 및 상부 전극(49)으로 이루어지는 박막 캐패시터(46)를 형성한다. 다음으로, 박막 캐패시터(46)를 산소 분위기 중에서 가열 처리를 행하여, 유전체막(48)이나 IrOx막 내의 열 왜곡 등의 제거나 산소 결손 개소에 산소 원자를 보충한다. 또한, 하부 전극(47), 유전체막(48), 상부 전극(49)은, 각각 하부 전극막(47A), 유전체막(48), 상부 전극막(49A)이 패터닝된 것이다.
이와 같이, Si 기판(36)에 관통 구멍(124)을 형성하기 전에 박막 캐패시터(46)를 형성함으로써, 300℃∼1000℃와 같은 고온에서 유전체막(48)을 형성하는 것이 가능해져, 유전율이 높고, 대용량이고, 신뢰성이 높은 박막 캐패시터(46)를 형성할 수 있다.
또한, 단차가 없는 평탄한 절연막(45) 상에 하부 전극막(47A), 유전체막(48), 상부 전극막(49A)을 순차적으로 적층한 후, 이들 적층막(47A, 48, 49A)을 일괄하여 패터닝하기 때문에, 박막 캐패시터(46)의 수율을 향상시킬 수 있다.
또한, 개구부(145), 관통 구멍(124, 143) 및 관통 비아(133A∼133C)를 형성할 때에 발생하는 먼지나 이물이 박막 캐패시터(46)의 형성 영역에 대응하는 절연막(45) 상에 부착하는 것이 회피되기 때문에, 박막 캐패시터(46)의 수율을 향상시킬 수 있다.
다음으로, 도 28의 공정에서는, 박막 캐패시터(46) 및 절연막(45)을 피복하도록 보호막(125)을 형성한다. 이 때, 보호막(125)에는, 하부 전극(47)을 노출시키는 개구부(125A)와, 상부 전극(49)을 노출시키는 개구부(125B)와, 절연막(45)을 노출시키는 개구부(125C)를 형성한다. 구체적으로는, 예를 들면, 스핀 코팅법에 의해, 보호막(125)으로서 감광성 폴리이미드 수지(두께 2μm)를 도포하고, 개구부(125A∼125C)를 노광, 현상 처리하여 형성한다. 또한, 보호막(125)은, 스핀 코팅법 이외에, 예를 들면 스프레이법, 디프법 등에 의해 형성해도 된다.
또한, 보호막(125)으로서 Si3N4막이나, SiO2막, 알루미나막 등을 이용해도 된다. 그 경우는, 예를 들면, RF 마그네트론 스퍼터 장치를 이용하여, 보호막(125)을 형성하고, 다음으로, 이온밀링법에 의해, 개구부(125A∼125C)를 형성하고, 다음으로, 산소 분위기 중에서 보호막(125)을 포스트 어닐링한다. 이 경우, 보호막(125)은, 스퍼터법 이외에, 예를 들면 증착법, CVD법 등에 의해 형성할 수 있다.
다음으로, 도 29의 공정에서는, 개구부(125A)에 수직 배선(126)과, 개구부(125B)에 수직 배선(127)과, 패드 전극(128, 129)을 동시에 형성한다. 구체적으로는, 도 28에 도시한 구조체 상에, 예를 들면, 스퍼터법에 의해, 도금 시드층으로서 Ti막, Cu막을 순차적으로 형성하고, 그 후, 도금 시드층 상에 패드 전극(128, 129)이 형성되는 영역을 노출시키는 개구부를 구비한 레지스트층을 형성하고, 전해 도금법에 의해 도금 시드층 상에 도금막을 석출시킴으로써 행한다. 수직 배선(126, 127) 및 패드 전극(128, 129) 형성후, 레지스트층을 제거하고, 다음으로, 도금막이 형성되어 있지 않은 불필요한 도금 시드층을 제거한다. 도금막으로서는, 예를 들면, Cu 도금막을 이용할 수 있다. 또한, 도금 시드층은, 스퍼터법 이외에, 예를 들면 증착법, 스퍼터법, CVD법 등에 의해 형성할 수 있다.
다음으로, 도 30의 공정에서는, Si 기판(36)의 제1 주면측으로부터, 개구부(125C)로부터 노출된 절연막(45)과, 개구부(125C)에 대응하는 Si 기판(36)을 에칭하여, Si 기판(36)에 직경 R2의 개구부(145)를 형성한다. 개구부(145)는, 관통 구멍(124)과 대략 동일한 깊이를 갖고 있고, Si 기판(36)이 박판화되었을 때, 관통 구멍(124)으로 된다. 에칭법으로서는, 예를 들면, 웨트 에칭법이나 플라즈마 에칭법을 이용할 수 있다. 웨트 에칭법에 이용하는 에칭액으로서는, 예를 들면, 불화 수소와 질산의 혼합액을 이용할 수 있다.
다음으로, 도 31의 공정에서는, 접착 테이프(69)를 개재하여, 도 30에 도시하는 구조체의 제1 주면측을 유지 기판(70)에 접착하고, 제2 주면측으로부터 Si 기판(36)을 박판화한다. 이에 의해, 개구부(145)가 Si 기판(36)의 제2 주면에 노출되어 관통 구멍(124)이 형성되고, Si 기판(36) 상에 박막 캐패시터(46)를 구비한 캐패시터 구조체(123)가 제조된다.
구체적으로는, 예를 들면, 그라인더에 의해 Si 기판(36)의 두께 M1이 50μm로 될 때까지 박판화한다. Si 기판(36)을 박판화한 후, 접착 테이프(69)는 제거한다. 접착 테이프(69)에는, 예를 들면, 자외선을 조사함으로써 접착성이 저하하는 UV 테이프를 이용할 수 있다. Si 기판(36)의 박판화에는, 예를 들면 연삭법이나 에칭법 등을 이용할 수 있다. 연삭법으로서는, 예를 들면, 버프 연마나 CMP 등의 연마법이나 절삭법 등을 이용할 수 있다. 에칭법으로서는, 예를 들면, 웨트 에칭법이나 플라즈마 에칭법을 이용할 수 있다. 접착 테이프(69)는, Si 기판(36)을 박판화 후에 제거한다.
이와 같이, Si 기판(36)의 제1 주면측으로부터 관통 구멍(124)과 대략 동일한 깊이를 갖는 개구부(145)를 형성한 후, 개구부(145)가 노출될 때까지 Si 기판(36)을 박판화하여 관통 구멍(124)을 형성함으로써, 관통 구멍의 어스펙트비(M1/R2)를 작게 할 수 있다. 이에 의해, Si 기판(36)에 관통 구멍(124)을 용이하게 형성하는 것이 가능하게 되기 때문에, 반도체 장치(120)의 제조 코스트를 저감시킬 수 있다.
또한, 개구부(145)를 ICP(Induction Coupling Plasma)법보다 코스트가 저렴한 플라즈마 에칭법이나 웨트 에칭법을 이용하여 형성함으로써, 반도체 장치(120)의 제조 코스트를 저감할 수 있다.
다음으로, 도 32의 공정에서는, 관통 구멍(124)이 패드(142)를 노출시키도록, 캐패시터 구조체(123)를 다층 배선 구조체(122)에 접착한다. 캐패시터 구조체(123)는, 예를 들면, 에폭시계 접착제에 의해 다층 배선 구조체(122)에 접착한다.
다음으로, 도 33의 공정에서는, 캐패시터 구조체(123)를 피복함과 함께, 관통 구멍(124)을 충전하도록 절연막(132)을 형성하고, 다음으로, 절연막(132)을 경화시킨다. 구체적으로는, 예를 들면, 스핀 코팅법에 의해, 내열성 수지인 에폭시 수지를 절연막(132)으로서 도포하고, 계속해서, 에폭시 수지를 200℃의 온도로 열 경화시킨다. 절연막(132)은, 스핀 코팅법 이외의 방법, 예를 들면 스프레이법, 디프법 등에 의해 도포해도 된다. 또한, 필름 형상의 수지층을 이용해도 된다. 절연막(132)의 재료로서는, 제1 실시예에서 설명한 절연재(39)와 마찬가지의 재료를 이용할 수 있다.
다음으로, 도 34의 공정에서는, 절연막(132)에 패드 전극(128)을 노출시키는 개구부(132A)와, 패드 전극(129)을 노출시키는 개구부(132B)와, 패드(142)를 노출시키는 관통 구멍(143)을 형성한다. 구체적으로는, 절연막(132)으로서 내열성 수지 또는 저유전율 수지를 이용하여, ArF 엑시머 레이저 가공법에 의해 형성한다. 또한, 개구부(132A, 132B) 및 관통 구멍(143)은, ArF 엑시머 레이저 이외의 레이저 가공법이나 플라즈마 에칭법 등을 이용하여 형성해도 된다. 또한, 절연막(132)으로서 감광성 수지를 이용한 경우, 개구부(132A, 132B) 및 관통 구멍(143)에 대응하는 절연막(132)을 감광, 현상함으로써 형성한다.
이와 같이, 관통 구멍(124)에 저유전율 수지, 내열성 수지, 감광성 수지 등의 절연재를 충전하고, 레이저 비아 가공에 의해 관통 비아(133A∼133C)를 위한 관통 구멍(143)을 형성함으로써, 제조 코스트가 저렴하게 된다.
다음으로, 도 35의 공정에서는, 앞서 설명한 도 29의 공정과 마찬가지의 방법에 의해, 관통 비아(133A∼133C)와 내부 접속 단자(136A∼136C)를 동시에 형성한다. 이에 의해, 캐패시터 구조체(123)를 구비한 회로 기판(121)이 제조된다.
이와 같이, 관통 비아(133A∼133C)와 내부 접속 단자(136A∼136C)를 동시에 형성함으로써, 제조 공정을 간략화하여, 반도체 장치(120)의 제조 코스트를 저감할 수 있다. 또한, Si 기판(36)의 박판화 후에, 관통 비아(133A∼133C)를 형성함으로써, 관통 비아(133A∼133C)의 깊이가 짧아지기 때문에, 내부 접속 단자(136A∼136C)에 접속되는 반도체 칩(20)과 외부 접속 단자(144)에 접속되는 다른 회로 기판(도시 생략) 사이의 고주파 신호의 전송을 고속으로 행할 수 있다.
또한, 관통 구멍(124)의 어스펙트비(M1/R2)를 작게 함으로써, 관통 비아(133A∼133C)의 형성 시간을 단축하여, 생산성을 향상시킬 수 있다.
그 후, 회로 기판(121)의 내부 접속 단자(136A∼136C)와 반도체 칩(20)의 접속 패드(32A∼32C)를 각각 접속함으로써, 반도체 장치(120)가 제조된다.
본 실시예에 따른 반도체 장치의 제조 방법에 따르면, 박막 캐패시터(46)가 형성된 측의 Si 기판(36)에 관통 구멍(124)과 대략 동일한 깊이의 개구부(145)를 형성하고, 그 후, 개구부(145)가 노출될 때까지 Si 기판(36)을 박판화하여 관통 구멍(124)을 형성하기 때문에, 관통 구멍(124)의 어스펙트비를 작게 할 수 있다. 이에 의해, Si 기판에 관통 구멍(124)을 용이하게 형성하는 것이 가능하게 되기 때문에, 반도체 장치(120)의 제조 코스트를 저감할 수 있다.
또한, 개구부 형성 공정 전에 박막 캐패시터 형성 공정을 행하기 때문에, 고온에서 박막 캐패시터(46)의 유전체막을 형성하는 것이 가능해져, 유전율이 높고, 대용량이고, 신뢰성이 높은 박막 캐패시터(46)를 형성할 수 있다.
또한, 관통 구멍(124)을 형성했을 때에 발생하는 먼지나 이물 등이 박막 캐패시터(46)에 부착하는 것이 회피되기 때문에, 박막 캐패시터(46)의 수율을 향상시킬 수 있다.
도 36 및 도 37은, 제4 실시예에 따른 반도체 장치의 제조 공정의 변형예를 도시하는 도면이다.
본 실시예에 따른 반도체 장치의 제조 방법에서는, 박판화하기 전의 Si 기판(36)에 개구부(145)를 형성하고, 그 후, 개구부(145)가 노출될 때까지 Si 기판(36) 을 박판화함으로써 관통 구멍(124)을 형성했지만, 도 36에 도시하는 바와 같이, 도 29에 도시한 구조체의 Si 기판(36)의 상면(36A) 측을 접착 테이프(69)에 의해 유지 기판(70)에 접착하고, 하면(36B) 측으로부터 Si 기판(36)을 박판화(기판 박판화 공정)하고, 그 후, 도 37에 도시하는 바와 같이, Si 기판(36)에 관통 구멍(124)을 형성(관통 구멍 형성 공정)해도 된다. 또한, 관통 구멍(124)은, Si 기판(36)의 상면(36A) 측으로부터 형성해도 되고, 하면(36B) 측으로부터 형성해도 된다.
앞서 설명한 도 26∼도 35의 제조 공정에 의해 제작한 캐패시터 구조체를 구비한 회로 기판의 전기 특성 및 신뢰성의 평가를 행했다. 또한, 회로 기판은, 도 26∼도 35의 제조 공정에서 구체적으로 나타낸 조건을 이용하여 제작했다. 전기 특성에 대해서는, 용량 밀도가 4μF/cm2, ESR(등가 직렬 저항)이 0.01Ω, ESL(등가 직렬 인덕턴스)가 10pH, 절연 내압이 20V 이상이라는 결과였다. 이 결과에 따르면, 대용량이고, 또한 ESL이 저감된 캐패시터 구조체를 구비한 회로 기판을 형성할 수 있다는 것을 확인할 수 있었다.
또한, 신뢰성의 평가로서, 온도 121℃, 상대 습도 85%, 인가 전압 3V, 시험 시간 48시간의 조건에서 고온고습 부하 시험을 행했다. 시험 후의 절연 저항은 10MΩ 이상이고, 캐패시터 구조체를 구비한 회로 기판은 고온고습 하에 있어서도 충분히 신뢰성을 확보할 수 있다는 것을 확인할 수 있었다.
도 38은, 제4 실시예의 제1 변형예에 따른 반도체 장치의 단면도이다. 도 38 중, 앞서 설명한 제4 실시예의 반도체 장치에 대응하는 부분에는 동일한 부호를 참조하고, 그 설명을 생략한다.
도 38을 참조하면, 반도체 장치(150)는, 반도체 칩(20)과, 회로 기판(151)을 갖는다. 회로 기판(151)은, 앞서 설명한 회로 기판(121) 상에, 캐패시터 구조체(123)와, 절연막(132, 152)과, 관통 비아(133A∼133C)와, 내부 접속 단자(136A∼136C)와, 비아(153)와, 패드(154)를 더 설치한 것 이외는 회로 기판(121)과 마찬가지로 구성된다. 즉, 회로 기판(151)은, 중첩된 2개의 캐패시터 구조체(123)를 갖는다.
이하의 설명에서는, 설명의 편의상, 회로 기판(151)에 설치된 2개의 캐패시터 구조체(123) 중 다층 배선 구조체(122) 상에 배치된 한 쪽의 캐패시터 구조체(123)를 캐패시터 구조체(123-1)로 하고, 캐패시터 구조체(123-1) 상에 배치된 다른 쪽의 캐패시터 구조체(123)를 캐패시터 구조체(123-2)로 한다. 또한, 마찬가지의 이유에 의해, 캐패시터 구조체(123-1) 상에 설치된 절연막(132), 관통 비아(133A∼133C) 및 내부 접속 단자(136A∼136C)를 절연막(132-1), 관통 비아(133A-1∼133C-1) 및 내부 접속 단자(136A-1∼136C-1)로 하고, 캐패시터 구조체(123-2) 상에 설치된 절연막(132), 관통 비아(133A∼133C) 및 내부 접속 단자(136A∼136C)를 절연막(132-2), 관통 비아(133A-2∼133C-2) 및 내부 접속 단자(136A-2∼136C-2)로 한다(도 38 참조).
절연막(152)은, 도 25에 도시한 구조체(회로 기판(121))의 상면을 피복하도록 설치되어 있다. 절연막(152)의 재료로서는, 예를 들면, 제1 실시예에서 설명한 절연재(39)의 재료와 마찬가지의 것을 이용할 수 있다.
비아(153)는, 내부 접속 단자(136A-1∼136C-1)와 패드(154) 사이에 배치된 절연막(152)에 설치되어 있다. 비아(153)의 한 쪽의 단부는, 내부 접속 단자(136A-1∼136C-1) 중의 어느 1개와 접속되어 있고, 다른 쪽의 단부는 패드(154)와 접속되어 있다. 비아(153)의 재료로서는, 도전 재료를 이용할 수 있고, 구체적으로는, 예를 들면, Cu, Ni 등을 이용할 수 있다. 비아(153)는, 예를 들면, 도금법, 증착법, CVD법, 스퍼터법 등에 의해 형성할 수 있다.
패드(154)는, 비아(153)의 형성 위치에 대응한 절연막(152) 상에 설치되어 있고, 비아(153) 및 관통 비아(133A∼133C)와 전기적으로 접속된다.
캐패시터 구조체(123-2)는, 패드(154)가 형성된 절연막(152) 상에 설치되어 있다. 캐패시터 구조체(123-2)는, 캐패시터 구조체(123)와 마찬가지의 구성으로 되어 있다. 절연막(132-2)은, 캐패시터 구조체(123-2)를 피복하도록 설치되어 있다. 절연막(132-2)은, 수직 배선(126, 127) 및 패드(154)를 노출시키는 개구부를 갖는다. 관통 비아(133A-2∼133C-2)는, 패드(154) 상에 배치된 절연막(132)에 설치되어 있다. 관통 비아(133A-2∼133C-2)는, 패드(154) 및 내부 접속 단자(136A-2∼136C-2)와 전기적으로 접속되어 있다.
내부 접속 단자(136A-2)는, 관통 비아(133A)-2의 형성 위치에 대응하는 절연막(132-2) 상에 설치되어 있다. 내부 접속 단자(136A-2)는, 땜납 볼(137)을 개재하여 반도체 칩(20)의 전원용의 접속 패드(32)와 전기적으로 접속되어 있다.
내부 접속 단자(136B-2)는, 관통 비아(133B-2)의 형성 위치에 대응하는 절연막(132-2) 상에 설치되어 있다. 내부 접속 단자(136B-2)는, 반도체 칩(20)의 그라 운드용의 접속 패드(32B)와 전기적으로 접속되어 있다. 내부 접속 단자(136C-2)는, 관통 비아(133C-2)의 형성 위치에 대응하는 절연막(132-2) 상에 설치되어 있다. 내부 접속 단자(136C-2)는, 반도체 칩(20)의 신호용의 접속 패드(32C)와 전기적으로 접속되어 있다.
본 실시예의 제1 변형예에 따른 반도체 장치에 따르면, 다층 배선 구조체(122) 상에 2개의 캐패시터 구조체(123-1, 123-2)를 중첩시키는 것에 의해, 회로 기판(151)의 박막 캐패시터(46)의 용량을 크게 할 수 있다. 또한, 본 실시예의 제1 변형예에 따른 반도체 장치는, 앞서 설명한 반도체 장치(120)와 마찬가지의 효과를 얻을 수 있다.
또한, 본 실시예의 제1 변형예에서는, 다층 배선 구조체(122) 상에 2층의 캐패시터 구조체(123-1, 123-2)를 중첩시킨 회로 기판(151)을 예로 들어 설명했지만, 다층 배선 구조체(122) 상에 2개 이상의 캐패시터 구조체(123)를 중첩해도 된다. 또한, 외부 접속 단자(144)가 설치된 쪽에 위치하는 다층 배선 구조체(122)에도 캐패시터 구조체(123)를 설치해도 된다.
이한 구성으로 된 반도체 장치(150)는, 앞서 설명한 도 35에 도시하는 구조체(회로 기판(121))를 형성한 후, 절연막(152)과 비아(153)를 순차적으로 형성하고, 계속해서, 앞서 설명한 도 32∼도 35에 도시하는 제조 공정과 마찬가지의 처리를 행함으로써 형성한다.
도 39는, 제4 실시예의 제2 변형예에 따른 반도체 장치의 단면도이다. 도 39 중, 앞서 설명한 제4 실시예의 반도체 장치에 대응하는 부분에는 동일한 부호를 참조하고, 그 설명을 생략한다. 또한, 도 39에서는, 회로 기판(156)에 설치된 복수의 캐패시터 구조체(157)와 반도체 칩(20)과의 위치 관계를 주로 나타내고, 캐패시터 구조체(157) 이외의 회로 기판(156)의 구성 요소의 도시를 생략한다.
도 39를 참조하면, 반도체 장치(155)는, 반도체 칩(20)과, 회로 기판(156)을 갖는다. 회로 기판(156)은, 반도체 칩(20)의 아래쪽에 근접하여 복수의 캐패시터 구조체(157)를 배치한 것 이외는, 앞의 도 25에서 설명한 회로 기판(121)과 마찬가지로 구성된다.
캐패시터 구조체(157)는, 반도체 칩(20)의 아래쪽에 근접하도록 배치되어 있고, 1개의 반도체 칩(20)에 대하여 복수 설치되어 있다. 캐패시터 구조체(157)는, 반도체 칩(20)의 면적보다 작은 면적으로 되어 있다.
캐패시터 구조체(157)는, 반도체 칩(20)의 면적보다 작은 것 이외는 캐패시터 구조체(123)와 마찬가지로 구성된다. 또한, 도시하고 있지 않지만, 캐패시터 구조체(157)에 형성된 박막 캐패시터(46)는, 반도체 칩(20)의 전원용의 접속 패드(32A) 및 그라운드용의 접속 패드(32B)와 전기적으로 접속되어 있고, 디커플링 캐패시터의 기능을 발휘한다.
본 실시예의 제2 변형예에 따른 반도체 장치에 따르면, 캐패시터 구조체(157)의 면적을 반도체 칩(20)의 면적보다 작게 함으로써, 하부 전극막(47A), 유전체막(48A) 및 상부 전극막(49A)의 막질이나 두께 등의 변동이 작아지기 때문에, 캐패시터 구조체(157)의 수율을 향상시킬 수 있다. 또한, 본 실시예의 제2 변형예에 따른 반도체 장치는, 앞서 설명한 반도체 장치(120)와 마찬가지의 효과를 얻을 수 있다.
도 40은, 제4 실시예의 제3 변형예에 따른 반도체 장치의 단면도이다. 도 40 중, 제4 실시예의 반도체 장치에 대응하는 부분에는 동일한 부호를 참조하고, 그 설명을 생략한다. 또한, 도 40에서는, 반도체 칩(20)과 캐패시터 구조체(123)와의 위치 관계를 주로 나타내고, 캐패시터 구조체(123) 이외의 회로 기판(161)의 구성 요소의 도시를 생략한다.
도 40을 참조하면, 반도체 장치(160)는, 복수의 반도체 칩(20)과, 복수의 캐패시터 구조체(123)를 구비한 회로 기판(161)을 갖는다. 회로 기판(161)은, 예를 들면, MCM(Multi Chip Module) 등의 기판이다.
캐패시터 구조체(123)는, 반도체 칩(20)의 아래쪽에 반도체 칩(20)과 근접하도록 배치되어 있다. 캐패시터 구조체(123)는, 반도체 칩(20)의 면적과 대략 동일한 면적으로 되어 있다. 캐패시터 구조체(123)는, 각 반도체 칩(20)에 대하여 1개 설치되어 있다. 또한, 도시하고 있지 않지만, 캐패시터 구조체(123)에 형성된 박막 캐패시터(46)는, 반도체 칩(20)의 전원용의 접속 패드(32A) 및 그라운드용의 접속 패드(32B)와 전기적으로 접속되어 있고, 디커플링 캐패시터의 기능을 발휘한다.
이와 같이, 복수의 반도체 칩(20)이 실장되는 회로 기판(161)에, 반도체 칩(20)과 대략 동일한 면적을 갖는 캐패시터 구조체(123)를 각 반도체 칩(20)에 대하여 1개 설치해도 된다.
본 실시예의 제3 변형예에 따른 반도체 장치는, 앞서 설명한 반도체 장치(120)와 마찬가지의 효과를 얻을 수 있다. 또한, 캐패시터 구조체(123) 대신에, 복수의 반도체 칩(20)의 각각에 대하여 복수의 캐패시터 구조체(157)를 설치해도 된다.
도 41은, 제4 실시예의 제4 변형예에 따른 반도체 장치의 단면도이다. 도 41 중, 앞서 설명한 반도체 장치(120)의 구성 요소에 대응하는 부분에는 동일한 부호를 참조하고, 그 설명을 생략한다.
도 41을 참조하면, 반도체 장치(165)는, 반도체 칩(20)과, 반도체 칩(20)이 실장되는 회로 기판(170) 등으로 구성되어 있다.
회로 기판(170)은, 캐패시터 구조체(123) 대신에 캐패시터 구조체(175)를 설치한 것 이외는 제4 실시예에서 설명한 회로 기판(121)과 마찬가지로 구성된다.
캐패시터 구조체(175)는, 제4 실시예에서 설명한 캐패시터 구조체(123)에 설치된 박막 캐패시터(46), 수직 배선(126, 127) 및 패드 전극(128, 129) 대신에, 3층 구조의 다층 박막 캐패시터(166), 수직 배선(171∼174) 및 패드 전극(176∼178)을 설치한 것 이외는 캐패시터 구조체(123)와 마찬가지로 구성된다.
다층 박막 캐패시터(166)는, 박판화된 Si 기판(36)을 피복하는 절연막(45) 상에 설치되어 있다. 다층 박막 캐패시터(166)는, 반도체 칩(20)의 전원용의 접속 패드(32A)와 전기적으로 접속되는 패드 전극(176)과, 반도체 칩(20)의 전원용의 접속 패드(32B)와 전기적으로 접속되는 패드 전극(177) 사이에 배치되어 있고, 보호막(125)에 의해 피복되어 있다.
다층 박막 캐패시터(166)는, 절연막(45) 상에 하부 전극(47), 유전체막(48), 중간 전극(167-1), 유전체막(48), 중간 전극(167-2), 유전체막(48), 상부 전극(49) 이 순차적으로 적층된 구성으로 되어 있다. 중간 전극(167-1, 167-2)은, 인접하는 유전체막(48) 사이에 끼워지도록 설치되어 있다. 중간 전극(167-1, 167-2)은, 제1 실시예에서 설명한 하부 전극(47)이나 상부 전극(49)과 마찬가지의 재료를 이용할 수 있다. 중간 전극(167-1, 167-2)의 두께는, 예를 들면, 100nm로 할 수 있지만, 이것에 한정되지 않는다.
박막 캐패시터(166)에는, 관통 비아(133A∼133C)의 형성 위치에 대응하는 복수의 개구부(179)가 형성되어 있다. 개구부(179)는, Si 기판(36)으로부터 상부 전극(49)을 향함에 따라서 폭이 넓은 형상으로 되어 있다. 개구부(179)는, 하부 전극(47), 유전체막(48), 중간 전극(167-1), 유전체막(48), 중간 전극(167-2), 유전체막(48) 및 상부 전극(49)의 측면을 노출시키고 있다.
이러한 폭이 넓은 형상으로 된 개구부(179)를 박막 캐패시터(166)에 설치함으로써, 패드 전극(176, 177)의 아래쪽에 위치하는 전극(47, 167-1, 167-2, 49)과 패드 전극(176, 177)을 수직 배선(171∼174)에 의해 전기적으로 접속할 수 있다.
수직 배선(171)은, 패드 전극(176)의 형성 위치에 대응하는 보호막(125)에 설치되어 있고, 개구부(179)에 노출된 하부 전극(47)과 패드 전극(176) 사이를 전기적으로 접속한다. 수직 배선(172)은, 수직 배선(171)의 근방에 위치하는 보호막(125)에 설치되어 있고, 개구부(179)에 노출된 중간 전극(167-2)과 패드 전극(176) 사이를 전기적으로 접속한다.
수직 배선(173)은, 패드 전극(177)의 형성 위치에 대응하는 보호막(125)에 설치되어 있고, 개구부(179)에 노출된 중간 전극(167-1)과 패드 전극(177) 사이를 전기적으로 접속한다. 수직 배선(174)은, 수직 배선(173)의 근방에 위치하는 보호막(125)에 설치되어 있고, 개구부(179)에 노출된 상부 전극(49)과 패드 전극(177) 사이를 전기적으로 접속한다. 수직 배선(171∼174)의 재료로서는, 예를 들면, 도전 재료를 이용할 수 있고, 구체적인 도전 재료로서는, Cu, Ni 등을 이용할 수 있다.
도 42는, 수직 배선의 배치 위치를 설명하기 위한 캐패시터 구조체의 평면도이다.
도 42에 도시하는 바와 같이, 수직 배선(171, 172)은, 관통 구멍(124)의 중심축 A1을 중심으로 하는 동심원 형상으로 복수 설치되어 있고, 수직 배선(173, 174)은, 관통 구멍(124)의 중심축 A2를 중심으로 하는 동심원 형상으로 복수 설치되어 있다.
수직 배선(171∼174)은, 제4 실시예에서 설명한 수직 배선(126, 127)의 재료와 마찬가지의 재료를 이용할 수 있다. 또한, 도 42에서는, 원주 형상의 수직 배선(171∼174)을 도시했지만, 수직 배선(171∼174)의 형상은 사각기둥이라도 되고, 상기 형상에 한정되지 않는다.
패드 전극(176)은, 수직 배선(171, 172)의 형성 위치에 대응하는 보호막(125) 상에 관통 구멍(124)을 둘러싸도록 설치되어 있다. 패드 전극(176)은, 수직 배선(171, 172) 및 내부 접속 단자(136A)와 전기적으로 접속되어 있다. 패드 전극(176)은, 수직 배선(171, 172)을 개재하여, 적층된 전극(47, 167-1, 167-2, 49) 중 Si 기판(36) 측으로부터 홀수번째의 전극(47, 167-2)과 전기적으로 접속되어 있다. 또한, 패드 전극(176)은, 내부 접속 단자(136A)를 개재하여 반도체 칩(20)의 전원용의 접속 패드(32A)와 전기적으로 접속된다.
패드 전극(177)은, 수직 배선(173, 174)의 형성 위치에 대응하는 보호막(125) 상에 관통 구멍(124)을 둘러싸도록 설치되어 있다. 패드 전극(177)은, 수직 배선(173, 174) 및 내부 접속 단자(136B)와 전기적으로 접속되어 있다. 패드 전극(177)은, 수직 배선(173, 174)을 개재하여, 적층된 전극(47, 167-1, 167-2, 49) 중 Si 기판(36)측으로부터 짝수번째의 전극(167-1, 49)과 전기적으로 접속되어 있다. 또한, 패드 전극(177)은, 내부 접속 단자(136B)를 개재하여 반도체 칩(20)의 그라운드용의 접속 패드(32B)와 전기적으로 접속된다.
이와 같이, 패드 전극(176)과 Si 기판(36)측으로부터 홀수번째의 전극(47, 167-2)을 전기적으로 접속하고, 패드 전극(177)과 Si 기판(36)측으로부터 짝수번째의 전극(167-1, 49)을 전기적으로 접속함으로써, 다층 박막 캐패시터(166)에 설치된 복수의 캐패시터가 병렬 접속되고, 다층 박막 캐패시터(166)는 디커플링 캐패시터의 기능을 발휘한다.
패드 전극(178)은, 관통 구멍(124)의 근방에 수직 배선(171∼174)이 형성되어 있지 않은 보호막(125) 상에 설치되어 있다. 패드 전극(178)은, 반도체 칩(20)의 신호용의 접속 패드(32C)와 전기적으로 접속된다. 패드 전극(176∼178)은, 제4 실시예에서 설명한 패드 전극(128, 129)과 마찬가지의 재료를 이용할 수 있다.
본 실시예의 제4 변형예의 반도체 장치에 따르면, 다층 박막 캐패시터(166)에 설치된 복수의 캐패시터가 병렬로 접속되어 있기 때문에, 캐패시터의 용량을 증 대시킬 수 있다.
또한, 본 실시예의 제4 변형예에서는, 3층 구조로 된 다층 박막 캐패시터(166)를 예로 들어 설명했지만, 캐패시터의 적층 수는 2층이라도 되고, 3층 이상이라도 된다. 또한, 캐패시터 구조체(165)는, 앞서 설명한 도 26∼도 31의 공정과 마찬가지의 방법에 의해 제조할 수 있다.
(제5 실시예)
도 43은, 종래의 다층 박막 캐패시터의 단면도이다.
여기서, 도 43을 참조하여, 종래의 다층 박막 캐패시터(520)에 대하여 설명한다. 다층 박막 캐패시터(520)는, 감광성 폴리이미드(529)에 의해 피복되어 있고, Si 기판(521)과, 중간층인 SrTiO3층(522)과, 하부 전극(524)과, 유전체막(525)과, 중간 전극(526)과, 유전체막(527)과, 상부 전극(528)과, 패드 전극(531∼533)과, 단자(534∼536)를 갖는다. SrTiO3층(522), 하부 전극(524), 유전체막(525), 중간 전극(526), 유전체막(527) 및 상부 전극(528)은, Si 기판(521) 상에 순차적으로 적층되어 있다.
패드 전극(531)은, 상부 전극(528)과 접속되어 있고, 패드 전극(532)은, 중간 전극(526)과 접속되어 있다. 또한, 패드 전극(533)은, 하부 전극(524)과 접속되어 있다. 이에 의해, 하부 전극(524), 유전체막(525) 및 중간 전극(526)으로 이루어지는 캐패시터 B1과, 하부 전극(524), 유전체막(525) 및 중간 전극(526)으로 이루어지는 캐패시터 B2가 형성된다. 캐패시터 B1, B2는, 정전 용량이 상이한 캐 패시터이다.
단자(534)는 패드 전극(531) 상에 설치되어 있고, 단자(535)는 패드 전극(532) 상에 설치되어 있다. 또한, 단자(536)는 패드 전극(533) 상에 설치되어 있다. 단자(534∼536)는, 도시하지 않은 반도체 칩의 전원용의 접속 패드 및 그라운드용의 접속 패드 중 어느 한 쪽과 접속된다.
도 44는, 정전 용량이 동일한 2개의 캐패시터를 병렬 접속한 경우의 등가 회로도이다. 도 44에서는, 2개의 캐패시터 B2를 고주파용의 반도체 칩의 전원용의 접속 패드와 그라운드용의 접속 패드과 병렬 접속하는 경우를 예로 들어 도시한다. 또한, 도 44에 있어서, P1은 단자(534a, 534b, 535a, 535b, 536a, 536b의 배치 피치(이하, 「단자 피치 P1」이라고 한다.)를 나타내고 있다.
다층 박막 캐패시터(520)를 디커플링 캐패시터로서 이용하는 경우에는, 정전 용량이 동일한 복수의 캐패시터를 고주파용 반도체 칩의 전원용의 접속 패드 및 그라운드용의 접속 패드에 대하여 병렬 접속하고, 다층 박막 캐패시터(520)의 정전 용량을 크게 하여, 고주파용 반도체 칩의 노이즈를 충분히 흡수할 수 있도록 구성한다.
이 경우, 도 44에 도시하는 바와 같이, 정전 용량이 동일한 2개의 캐패시터 B2를 병렬 접속하기 위해서는, 배선 L2(고주파용 반도체 칩의 전원용의 접속 패드와 전기적으로 접속하기 위한 배선)과 배선 L3(고주파용 반도체 칩의 그라운드용의 접속 패드와 전기적으로 접속하기 위한 배선)이 필요하게 된다. 또한, 이 경우, 배선 L2, L3은, 각각 단자 피치 P1의 3배의 길이가 필요하게 된다.
그 때문에, 다층 박막 캐패시터(520)에서는, 동일한 정전 용량의 캐패시터를 병렬 접속하여 디커플링 캐패시터를 구성하는 경우, 배선 L2, L3의 길이가 단자 피치 P1의 3배로 되기 때문에, 인덕턴스가 증가하여, 임피던스를 저감할 수 없다고 하는 문제가 있었다. 또한, 도시하고 있지 않지만, 정전 용량이 동일한 2개의 캐패시터 B1을 병렬 접속하는 경우에도 배선 L2, L3이 필요하게 되어, 마찬가지의 문제가 발생한다.
도 45는, 본 발명의 제5 실시예의 제1 예에 따른 캐패시터 구조체의 단면도이다. 도 45에서는, 제4 실시예의 제4 변형예에 따른 캐패시터 구조체와 동일 구성 부분에는 동일 부호를 참조하고, 그 설명을 생략한다.
도 45를 참조하면, 캐패시터 구조체(180)는, 기판(181)과, 절연막(45, 184)과, 박막 캐패시터(182)와, 보호막(183)과, 수직 배선(185∼187)과, 한 쌍의 패드 전극(189, 190)과, 외부 접속 단자(192, 193)를 갖는다
기판(181)의 재료로서는, 평활성이 우수하고, 저렴하고 내열성이 우수한 것을 이용하면 되고, Si가 적합하다. 기판(181)의 다른 재료로서는, 예를 들면, 글래스나 알루미나 등의 세라믹스, Mo나 W 등의 금속, 에폭시 등의 수지, 나아가서는 이들의 복합 재료를 이용해도 된다. 절연막(45)은, 기판(181) 상에 설치되어 있다. 절연막(45)으로서는, 예를 들면, 두께 100nm의 SiO2막을 이용할 수 있다.
박막 캐패시터(182)는, 절연막(45) 상에 설치되어 있다. 박막 캐패시터(182)는, 패드 전극(189)과 패드 전극(190) 사이에 배치되어 있고, 외부 접속 단자 (192)가 접속되는 패드 전극(189) 및 외부 접속 단자(193)가 접속되는 패드 전극(190)과 전기적으로 접속되어 있다.
이와 같이, 2개의 외부 접속 단자(192, 193)와 전기적으로 접속된 박막 캐패시터(182)를 한 쌍의 패드 전극(189, 190) 사이에 설치함으로써, 종래의 다층 박막 캐패시터(520)와 비교하여, 박막 캐패시터(182)의 면적 방향의 사이즈를 소형화할 수 있다.
박막 캐패시터(182)는, 하부 전극(47)과, 1층째의 유전체막(48)과, 중간 전극(167)과, 2층째의 유전체막(48)과, 상부 전극(49)이 순차적으로 적층된 다층 박막 캐패시터이다. 패드 전극(189)의 아래쪽에 위치하는 박막 캐패시터(182)에는, 개구부(196)가 형성되어 있고, 패드 전극(190)의 아래쪽에 위치하는 박막 캐패시터(182)에는, 개구부(197)가 형성되어 있다. 개구부(196)는, 하부 전극(47)의 상면을 노출시킴과 함께, 중간 전극(167) 및 상부 전극(49)의 단부면을 형성한다. 개구부(197)는, 중간 전극(167)의 상면을 노출시킴과 함께, 상부 전극(49)의 단부면을 형성한다. 또한, 개구부(196, 197)는, 그 양측의 전극(167, 49)간의 거리가 패드 전극(189, 190)의 저면으로부터 기판(181)을 향하여 점차로 감소하는 대략 역원추의 형상으로 되어 있다.
이러한 형상으로 된 개구부(196, 197)를 박막 캐패시터(182)에 설치함으로써, 패드 전극(189, 190)과 전극(46, 167, 49)을 수직 배선(185∼187)에 접속하는 것이 가능하게 된다. 도 45에서는, 대략 역원추의 형상으로 된 개구부(196, 197)를 예로 들어 설명했지만, 개구부(196, 197)의 형상은, 대략 역각추 형상이라도 된 다
박막 캐패시터(182)는, 하부 전극(47), 1층째의 유전체막(48) 및 중간 전극(167)으로 이루어지는 캐패시터 D1과, 중간 전극(167), 2층째의 유전체막(48) 및 상부 전극(49)으로 이루어지는 캐패시터 D2를 갖는다
박막 캐패시터(182)는, 예를 들면, 도시하지 않은 회로 기판을 개재하여 반도체 칩과 접속된다. 그 경우, 박막 캐패시터(182)는, 외부 접속 단자(192, 193)를 개재하여 반도체 칩의 전원용의 접속 패드 및 그라운드용의 접속 패드와 전기적으로 접속되어, 디커플링 캐패시터의 기능을 발휘한다.
유전체막(48)의 재료로서는, 제1 실시예에서 설명한 고유전율을 갖는 페로브스카이트 결정 구조를 갖는 금속 산화물 재료가 가장 바람직하지만, 제1 실시예에서 설명한 재료 이외에, Ta, Nb, Hf, Y, Al 등의 금속 산화물이나, 복합 산화물, 이들의 혼합물을 이용해도 된다. 또한, 이들의 결정 조직에 대해서는, 특성이나 코스트의 관점으로부터 다결정체가 바람직하지만, 코스트가 높은 단결정체(높은 유전율을 갖는다)나, 누설 특성이 우수한 비정질체나, 이들의 혼합상을 갖는 결정체를 이용해도 된다.
하부 전극(47), 중간 전극(167) 및 상부 전극(49)의 재료로서는, 제1 실시예에서 설명한 하부 전극(47) 및 상부 전극(49)의 재료 이외에, Ir, Ru, Rh 등의 귀금속, SrRuO3, LaNiO3, LaSrCoO3 등의 도전성 산화물, AlTiN 등의 도전성 질화물을 이용할 수 있다. 또한, 앞서 설명한 Pt나, Ir, Ru, Rh 등의 재료는, 귀금속이 산 화되기 어렵고, 또한 저항값도 작기 때문에 적합하다
보호막(183)은, 예를 들면 두께가 50nm이고, 박막 캐패시터(182)를 피복하도록 설치되어 있다. 보호막(183)은, 절연 재료로 이루어지고, 그 재료에 특별히 제한은 없지만, 내습성이 우수한, Si3N4나, SiO2, 알루미나가 바람직하다. 이러한 재료를 이용함으로써, 페로브스카이트 결정 구조를 갖는 유전체막(48)의 열화를 억제할 수 있다.
절연막(184)은, 예를 들면 두께가 2μm이고, 보호막(183)을 피복하도록 설치되어 있다. 절연막(184)에는, 수직 배선(185)의 형성 위치에 대응하는 하부 전극(47)을 노출시키는 개구부(184A)와, 수직 배선(187)의 형성 위치에 대응하는 개구부(184B)와, 수직 배선(186)의 형성 위치에 대응하는 개구부(184C)가 형성되어 있다. 개구부(184A)는, 하부 전극(47)을 노출시키는 개구부이고, 개구부(184B)는 중간 전극(167)을 노출시키는 개구부이다. 또한, 개구부(184C)는, 상부 전극(49)을 노출시키는 개구부이다.
절연막(184)의 재료로서는, 제1 실시예에서 설명한 절연막(52)과 마찬가지의 재료를 이용할 수 있다. 절연막(184)으로서는, 폴리이미드나 에폭시 등의 수지, 알루미나나 실리카 등의 산화물, 질화물, 각종 절연 재료, 및 혼합물이나 다층막 등을 이용할 수 있다.
수직 배선(185)은, 패드 전극(189)의 저면으로부터 개구부(196)에 노출된 하부 전극(46)의 상면까지 연장하는 배선으로서, 절연막(184)에 설치되어 있다. 수 직 배선(185)은, 패드 전극(189) 및 하부 전극(46)과 전기적으로 접속되어 있다. 수직 배선(186)은, 패드 전극(189)의 저면으로부터 상부 전극(47)의 상면까지 연장하는 배선으로서, 절연막(184)에 설치되어 있다. 수직 배선(186)은, 패드 전극(189) 및 상부 전극(49)과 전기적으로 접속되어 있다. 수직 배선(187)은, 패드 전극(190)의 저면으로부터 중간 전극(167)의 상면까지 연장하는 배선으로서, 절연막(184)에 설치되어 있다. 수직 배선(187)은, 패드 전극(190) 및 중간 전극(167)과 전기적으로 접속되어 있다.
도 46은, 수직 배선의 배치 위치를 설명하기 위한 캐패시터 구조체의 평면도있다.
도 46에 도시하는 바와 같이, 수직 배선(186)은, 수직 배선(185)의 중심 E를 축으로 하는 동심원 형상으로 복수(도 46에서는 4개) 설치되어 있다. 도 46에서는, 원주의 수직 배선(185∼187)을 예로 들었지만, 수직 배선(185∼187)의 형상은 사각기둥이라도 되고, 상기 형상에 한정되지 않는다. 또한, 수직 배선(185∼187)의 재료로서는, 예를 들면, 도전 재료를 이용할 수 있고, 도전 재료로서는 Cu, Ni 등을 이용할 수 있다.
패드 전극(189)은, 수직 배선(185, 186)의 형성 위치에 대응하는 절연막(184) 상에 설치되어 있다. 패드 전극(189)은, 복수의 전극(47, 167, 49) 중, 기판(181)측으로부터 홀수번째의 전극(47, 49)과 전기적으로 접속되어 있다.
패드 전극(190)은, 수직 배선(187)의 형성 위치에 대응하는 절연막(184) 상에 설치되어 있다. 패드 전극(190)은, 기판(181)측으로부터 짝수번째의 전극(167) 과 전기적으로 접속되어 있다. 패드 전극(189, 190)은, 외부 접속 단자(192, 193)가 설치되어 있지 않은 경우에는, 외부 접속 단자(192, 193)를 대신하는 단자로 된다.
이와 같이, 한 쌍의 패드 전극(189, 190) 사이에 배치된 박막 캐패시터(182)의 복수의 전극(47, 167, 49) 중, 기판(181)측으로부터 홀수번째의 전극(47, 49)과 패드 전극(189)을 수직 배선(185, 186)을 개재하여 전기적으로 접속하고, 기판(181)측으로부터 짝수번째의 전극(167)과 패드 전극(190)을 수직 배선(187)을 개재하여 전기적으로 접속함으로써, 캐패시터 D1, D2의 정전 용량을 대략 동일하게 할 수 있다.
또한, 도 46에서는, 원형의 패드 전극(189, 190)을 예로 들어 설명했지만, 패드 전극(189, 190)의 형상은 사각이라도 되고, 상기 형상에 한정되지 않는다. 또한, 패드 전극(189, 190)의 재료로서는, 예를 들면, 도전 재료를 이용할 수 있고, 도전 재료로서는, Cu, Ni 등을 이용할 수 있다.
외부 접속 단자(192)는, 패드 전극(189) 상에 설치되어 있고, 외부 접속 단자(193)는, 패드 전극(190) 상에 설치되어 있다. 외부 접속 단자(192, 193)는, 예를 들면, 반도체 칩의 전원용의 접속 패드 및 그라운드용의 접속 패드 중 어느 한 쪽과 전기적으로 접속되는 단자이다. 외부 접속 단자(192, 193)의 재료에는, 도전 재료를 이용할 수 있고, 구체적으로는, 예를 들면 Sn-Ag 땜납을 이용할 수 있다.
도 47은, 정전 용량이 동일한 2개의 캐패시터를 병렬 접속한 경우의 등가 회로도이다. 도 47에 있어서, P2는 외부 접속 단자(192, 193)의 배치 피치를 나타내 고 있다.
도 47에 도시하는 바와 같이, 정전 용량이 동일한 2개의 캐패시터 D1, D2를 병렬 접속하여 디커플링 캐패시터를 구성하는 경우, 캐패시터 구조체(180)에서는 복수의 전극(47, 167, 49)과 패드 전극(189, 190) 사이가 수직 배선(185∼187)에 의해 전기적으로 접속되어 있기 때문에, 종래의 박막 캐패시터(520)에서는 필요한 배선 L2, L3이 불필요하게 된다. 이에 의해, 캐패시터 D1, D2를 병렬 접속할 때(박막 캐패시터(182)를 디커플링 캐패시터로서 이용하는 경우)에 필요한 배선 길이를 짧게 하여, 배선의 인덕턴스를 저감시켜, 임피던스가 작은 박막 캐패시터(182)를 실현할 수 있다.
본 실시예의 제1 예에 따른 캐패시터 구조체에 따르면, 패드 전극(189)이 기판(181)측으로부터 홀수번째의 전극(46)과 전기적으로 접속되고, 제2 패드 전극이 기판측으로부터 짝수번째의 전극(167, 49)의 각각과 전기적으로 접속됨으로써, 패드 전극(189)과 패드 전극(190) 사이에 배치한, 복수의 대략 동등한 정전 용량을 갖는 캐패시터 D1, D2가 병렬 접속되기 때문에, 디커플링 캐패시터를 구성하는 경우에 필요한 배선 길이를 짧게 하여, 인덕턴스를 저감시켜, 임피던스를 작게 할 수 있다. 또한, 2개의 외부 접속 단자(192, 193)와 전기적으로 접속된 박막 캐패시터(182)를 한 쌍의 패드 전극(189, 190) 사이에 설치함으로써, 박막 캐패시터(182)를 소형화할 수 있다.
또한, 본 실시예의 제1 예의 캐패시터 구조체(180)에서는, 2층의 캐패시터 D1, D2를 구비한 박막 캐패시터(182)를 예로 들어 설명했지만, 2층 이상의 캐패시 터를 적층시켜 박막 캐패시터(182)를 구성해도 된다. 2층 이상의 캐패시터를 적층시킨 박막 캐패시터를 캐패시터 구조체(180)에 설치하여, 복수의 정전 용량이 대략 동일한 캐패시터를 병렬 접속함으로써, 박막 캐패시터의 정전 용량을 또한 크게할 수 있다.
도 48∼도 56은, 제5 실시예의 제1 예에 따른 캐패시터 구조체의 제조 공정을 도시하는 도면이다. 이하, 도면을 참조하면서 본 실시예에 따른 캐패시터 구조체(180)의 제조 방법을 설명한다.
처음에, 도 48의 공정에서는, Si 기판(181) 상에, 스퍼터법에 의해, 절연막(45)을 형성하고, 또한, 하부 전극막(47A), 유전체막(48), 중간 전극막(167A), 유전체막(48), 상부 전극막(49A)을 순차적으로 형성한다.
구체적으로는, 예를 들면, (111)면의 주면을 갖는 Si 기판(181) 상에, 멀티 타겟 DC-RF 마그네트론 스퍼터 장치를 이용하여, 기판 온도를 200℃로 설정하여 절연막(45)으로서 SiO2막(두께 100nm)을 형성한다. 다음으로, 기판 온도를 600℃로 설정하여, Ar 분위기 중에서 하부 전극막(47A)으로서 Pt막(두께 100nm)을, 기판 온도를 600℃로 설정하여 Ar/O2 분위기 중에서 1층째의 유전체막(48)으로서 BST막(두께 100nm)을, 기판 온도를 300℃로 설정하여, Ar 분위기 중에서 중간 전극막(167A)으로서 Pt막(두께 100nm)을, 2층째의 유전체막(48)으로서 BST막(두께 100nm)을, 상부 전극막(49A)으로서 Pt막(두께 100nm)을 순차적으로 형성한다. 2층째의 유전체막(48)을 형성할 때에는, 1층째의 유전체막(48)과 동일한 성막 조건을 이용한다. 또한, 상부 전극막(49A)을 형성할 때에는, 중간 전극막(167A)과 동일한 성막 조건을 이용한다. 이들의 적층막(45, 47A, 48, 167A, 48, 49A)은, 스퍼터법 이외에, 예를 들면 증착법, CVD법 등에 의해 형성해도 된다.
다음으로, 도 49의 공정에서는, 이온밀링법에 의해, 적층막(47A, 48, 167A, 48, 49A)을 패터닝하여, 하부 전극(47), 2층의 유전체막(48), 중간 전극(167) 및 상부 전극(49)으로 이루어지는 박막 캐패시터(182)를 형성한다. 이 패터닝에 의해, 박막 캐패시터(182)에는 개구부(196, 197)가 형성된다.
구체적으로는, 개구부(196, 197)의 형성 위치를 개구한 레지스트막을 형성하고, 이온밀링법에 의해 Si 기판(181)에 대하여 경사 방향으로부터 이온을 입사시켜 개구부(196, 197)를 형성한다.
다음으로, 박막 캐패시터(182)를 산소 분위기 중에서 가열 처리를 행하여, 유전체막(48)의 열 왜곡 등의 제거나 산소 결손 개소에 산소 원자를 보충한다. 또한, 하부 전극(47), 중간 전극(167) 및 상부 전극(49)은, 각각 하부 전극막(47A), 중간 전극막(167A) 및 상부 전극막(49A)이 패터닝된 것이다.
이와 같이, 기판(181) 상에 하부 전극막(47A), 유전체막(48), 중간 전극막(167A), 유전체막(48) 및 상부 전극막(49A)을 진공 중에서 연속하여 적층함으로써, 적층막(47A, 48, 167A, 48, 49A)에 먼지나 이물 등이 부착하거나, 각 막(47A, 48, 167A, 48, 49A)의 표면이 오염되거나 하는 것을 방지할 수 있다.
또한, 단차가 없는 평탄한 절연막(45) 상에 적층막(47A, 48, 167A, 48, 49A)을 형성한 후에 패터닝함으로써, 적층막(47A, 48, 167A, 48, 49A)을 정밀도 좋게 가공하여, 박막 캐패시터(182)의 수율을 향상시킬 수 있다.
또한, 1매의 마스크로 적층막(47A, 48, 167A, 48, 49A)을 일괄하여 패터닝함으로써, 복수의 마스크를 준비하여 패터닝하는 경우와 비교하여, 캐패시터 구조체(180)의 제조 코스트를 저감할 수 있다.
다음으로, 도 50의 공정에서는, 박막 캐패시터(182)를 피복하도록 보호막(183)을 형성한다. 다음으로, 이온밀링법에 의해, 수직 배선(185)의 형성 위치에 대응하는 보호막(183)에 하부 전극(47)을 노출시키는 개구부(183A)와, 수직 배선(187)의 형성 위치에 대응하는 보호막(183)에 중간 전극(167)을 노출시키는 개구부(183B)와, 수직 배선(186)의 형성 위치에 대응하는 보호막(183)에 상부 전극(49)의 상면을 노출시키는 개구부(183C)를 형성한다. 다음으로, 산소 분위기 중에서 보호막(183)을 포스트 어닐링한다. 구체적으로는, 예를 들면, RF 마그네트론 스퍼터 장치를 이용하여, 스퍼터법에 의해, 보호막(183)으로서 비정질 알루미나막(두께50nm)을 형성한다. 보호막(183)은, 스퍼터법 이외에, 예를 들면 증착법, CVD법 등에 의해 형성할 수 있다.
다음으로, 도 51의 공정에서는, 도 50에 도시한 구조체의 상면측을 피복하도록 절연막(184)을 형성한다. 다음으로, 절연막(184)에 개구부(184A∼184C)를 형성한다. 구체적으로는, 예를 들면, 스핀 코팅법에 의해, 절연막(184)으로서 감광성 폴리이미드 수지(두께 2μm)를 형성한다. 개구부(184A∼184C)는, 감광성 폴리이미드 수지를 노광, 현상 처리하여 형성한다. 또한, 절연막(184)은, 스핀 코팅법 이외에, 예를 들면 스프레이법, 디프법 등에 의해 형성해도 된다.
다음으로, 도 52의 공정에서는, 절연막(184)의 상면 및 개구부(184A∼184C)에 도금 시드층으로 되는 금속막(199)을 형성한다. 구체적으로는, 예를 들면, 스퍼터법에 의해, 금속막(199)으로 되는 Ti막, Cu막, Ni막을 순차적으로 형성한다. 금속막(199)은, 스퍼터법 이외에, 예를 들면 증착법, CVD법 등에 의해 형성할 수 있다.
다음으로, 도 53의 공정에서는, 금속막(199) 상에, 패드 전극(189)의 형성 위치에 대응하는 개구부(201A)와, 패드 전극(190)의 형성 위치에 대응하는 개구부(201B)를 가진 레지스트층(201)을 형성한다.
다음으로, 도 54의 공정에서는, 개구부(184A∼184C)에 수직 배선(185∼187)을 형성한다. 다음으로, 레지스트층(201)의 개구부(201A)에 노출된 영역에 패드 전극(189)을 형성하고, 레지스트층(201)의 개구부(201B)에 노출된 영역에 패드 전극(190)을 형성한다. 구체적으로는, 전해 도금법에 의해, 개구부(184A∼184C)에 대응하는 금속막(199) 상에 수직 배선(185∼187)으로 되는 Cu막을 석출시키고, 계속해서, 전해 도금법에 의해, 패드 전극(189, 190)으로 되는 Ni막을 형성한다.
다음으로, 도 55의 공정에서는, 패드 전극(189, 190) 상에 Sn-Ag 땜납으로 이루어지는 도전 재료(205)를 형성한다. 다음으로, 레지스트층(201)을 제거한다. 도전 재료(205)는, 이후의 리플로우 처리에 의해, 외부 접속 단자(192, 193)로 된다.
다음으로, 도 56의 공정에서는, 패드 전극(189, 190)으로 피복되어 있지 않은 불필요한 금속막(199)을 제거한다. 다음으로, 도전 재료(205)를 가열에 의해 리플로우시켜, 외부 접속 단자(192, 193)를 형성한다. 그 후, 다이싱에 의해 기판(181)을 절단함으로써, 캐패시터 구조체(180)가 제조된다.
본 실시예의 제1 예에 따른 캐패시터 구조체의 제조 방법에 따르면, 한 쌍의 패드 전극(189, 190) 사이에 박막 캐패시터(182)를 형성하고, 박막 캐패시터(182)의 복수의 전극(47, 167, 49) 중, 기판(181)측으로부터 홀수번째의 전극(47, 49)과 패드 전극(189)을 수직 배선(185, 186)을 개재하여 전기적으로 접속하고, 기판(181)측으로부터 짝수번째의 전극(167)과 패드 전극(190)을 수직 배선(187)을 개재하여 전기적으로 접속함으로써, 정전 용량이 대략 동일한 캐패시터 D1, D2를 병렬 접속할 때(박막 캐패시터(182)를 디커플링 캐패시터로서 이용하는 경우)에 필요한 배선 길이를 짧게 하여, 배선의 인덕턴스를 저감시켜, 임피던스를 작게 할 수 있다.
또한, 하부 전극막(47A), 2층의 유전체막(48), 중간 전극막(167A) 및 상부 전극막(49A)을 진공 중에서 연속하여 적층시킴으로써, 각 막(47A, 48, 167A, 49A)에 먼지나 이물 등이 부착하거나, 막 표면이 오염되거나 하는 것이 회피되기 때문에, 박막 캐패시터(182)의 수율을 향상시킬 수 있다.
또한, 단차가 없는 평탄한 절연막(45) 상에 적층막(47A, 48, 167A, 48, 49A)을 형성하고, 패터닝함으로써, 박막 캐패시터(182)의 수율을 향상시킬 수 있다.
또한, 1매의 마스크로 적층막(47A, 48, 167A, 48, 49A)을 일괄하여 패터닝함으로써, 각 막(47A, 48, 167A, 48, 49A)마다 마스크를 준비하여 패터닝한 경우와 비교하여, 캐패시터 구조체(180)의 제조 코스트를 저감할 수 있다.
다음으로, 앞서 설명한 도 48 및 도 49의 공정과 마찬가지의 방법에 의해 제작한 하부 전극(47), 유전체막(48), 중간 전극(167), 유전체막(48), 중간 전극(167), 유전체막(48) 및 상부 전극(49)으로 이루어지는 3층 구조의 박막 캐패시터(제1 예)와, 각 막(47A, 48, 167A, 48, 167A, 48, 49A)을 성막할 때마다 패터닝하여 형성된 종래의 3층 구조의 박막 캐패시터(비교예)를 제작하여, 제1 예 및 비교예의 박막 캐패시터의 전기 특성의 평가를 행했다. 또한, 제1 예의 박막 캐패시터는, 도 48 및 도 49의 공정에서 구체적으로 나타낸 조건을 이용하여 제작했다.
제1 예의 박막 캐패시터는, 용량 밀도가 12μF/cm2, ESR(등가 직렬 저항)이, 0.02Ω, ESL(등가 직렬 인덕턴스)이 10pH, 절연 내압이 30V 이상이라는 결과였다. 또한, 비교예의 박막 캐패시터는, 용량이 12μF/cm2, ESR(등가 직렬 저항)이, 0.02Ω, ESL(등가 직렬 인덕턴스)이 10pH, 절연 내압이 20V 이하라는 결과였다.
이 결과에 따르면, 대용량이고, ESL이 저감되고, 또한 절연 내압성이 우수한 제1 예의 박막 캐패시터를 형성할 수 있다는 것을 확인할 수 있었다.
다음으로, 앞서 설명한 도 48 및 도 49의 공정과 마찬가지의 방법에 의해 제작한 하부 전극(47), 유전체막(48) 및 상부 전극(49)으로 이루어지는 단층의 박막 캐패시터(제1 예)와, 각 막(47A, 48, 49A)을 성막할 때마다 패터닝하여 형성된 단층의 박막 캐패시터(비교예)를 작성하여, 절연 내압이 1OV 이상인 박막 캐패시터(제1 예 및 비교예)의 불량품률의 평가를 행했다. 또한, 제1 예의 박막 캐패시터는, 도 48 및 도 49의 공정에서 구체적으로 나타낸 조건을 이용하여 제작했다.
도 57은, 박막 캐패시터의 전극 면적과 불량품률의 관계를 도시하는 도면이다. 도 57에 도시하는 상부 전극 면적이라 함은, 유전체막(48)과 접촉하는 상부 전극(49)의 면적을 말한다.
도 57에 도시하는 바와 같이, 상부 전극(49)의 면적이 커질수록, 비교예의 박막 캐패시터의 불량품률은 급격하게 증가한다. 한편, 제1 예의 박막 캐패시터는, 상부 전극(49)의 면적이 커지더라도 불량품률은 거의 증가하지 않는다. 구체적으로는, 예를 들면, 상부 전극(49)의 면적이 1cm2일 때, 비교예의 수율이 32%(불량품률이 68%)인데 반해, 제1 예의 수율은 92%(불량품률이 8%)였다.
이 결과로부터, 제1 예의 박막 캐패시터는, 비교예의 박막 캐패시터보다 수율을 향상시킬 수 있다는 것을 확인할 수 있었다. 또한, 단층 구조의 박막 캐패시터에 의해서 상기 결과가 얻어졌기 때문에, 마찬가지의 방법에 의해 다층의 박막 캐패시터를 제작한 경우, 수율에 더욱 현저한 차가 발생한다는 것을 추측할 수 있다.
도 58은, 제5 실시예의 제2 예에 따른 캐패시터 구조체를 도시하는 도면이다. 도 58 중, 본 실시예의 제1 예에 따른 박막 캐패시터와 동일 구성 부분에는 동일 부호를 참조하고, 그 설명을 생략한다.
도 58을 참조하면, 캐패시터 구조체(210)는, 본 실시예의 제1 예의 박막 캐패시터에 설치된 박막 캐패시터(182) 대신에 3층 구조로 된 박막 캐패시터(211)를 설치하고, 또한 수직 배선(212)을 설치한 것 이외는 본 실시예의 제1 예의 박막 캐 패시터와 마찬가지로 구성된다.
박막 캐패시터(211)는, 하부 전극(47), 1층째의 유전체막(48), 중간 전극(167-1), 유전체막(48), 중간 전극(167-2), 2층째의 유전체막(48), 상부 전극(49)이 순차적으로 적층되어 있다.
패드 전극(189)의 아래쪽에 위치하는 박막 캐패시터(211)에는, 개구부(215, 216)가 형성되어 있다. 개구부(215)는, 하부 전극(47)의 상면을 노출시킴과 함께, 중간 전극(167-1, 167-2)의 단부면을 형성한다. 개구부(216)는, 중간 전극(167-2)의 상면을 노출시킴과 함께, 상부 전극(49)의 단부면을 형성한다. 개구부(215)는, 그 양측의 전극(167-1, 167-2)간의 거리가 패드 전극(189)의 저면으로부터 기판(181)을 향하여 점차로 감소하는 대략 역원추의 형상으로 되어 있다. 개구부(216)는, 그 양측의 전극(49)간의 거리가 패드 전극(189)의 저면으로부터 기판(181)을 향하여 점차로 감소하는 대략 역원추의 형상으로 되어 있다.
패드 전극(190)의 아래쪽에 위치하는 박막 캐패시터(211)에는, 개구부(217)가 형성되어 있다. 개구부(217)는, 중간 전극(167-1)의 상면을 노출시킴과 함께, 전극(167-2, 49)의 단부면을 형성한다. 개구부(217)는, 그 양측의 전극(167-2, 49)간의 거리가 패드 전극(190)의 저면으로부터 기판(181)을 향하여 점차로 감소하는 대략 역원추의 형상으로 되어 있다.
이러한 형상으로 된 개구부(215∼217)를 박막 캐패시터(211)에 설치함으로써, 패드 전극(189, 190)과 전극(46, 167-1, 167-2, 49)을 수직 배선(185∼187, 212)으로 접속하는 것이 가능하게 된다. 도 58에서는, 대략 역원추의 형상으로 된 개구부(215∼217)를 예로 들어 설명했지만, 개구부(215∼217)의 형상은, 대략 역각추 형상이라도 된다. 개구부(215∼217)는, 앞의 도 49의 공정과 마찬가지의 방법에 의해 형성할 수 있다.
도 59는, 수직 배선의 배치 위치를 설명하기 위한 도면이다.
도 58 및 도 59를 참조하면, 수직 배선(185)은, 절연막(184)에 1개 설치되어 있고, 하부 전극(47)과 패드 전극(189) 사이를 전기적으로 접속하고 있다. 수직 배선(186)은, 절연막(184)에 복수 설치되어 있고, 중간 전극(167-2)과 패드 전극(189) 사이를 전기적으로 접속하고 있다. 복수의 수직 배선(186)은, 수직 배선(185)을 중심으로 하는 동심원 형상으로 배치되어 있다. 수직 배선(187)은, 절연막(184)에 1개 설치되어 있고, 중간 전극(167-1)과 패드 전극(190) 사이를 전기적으로 접속하고 있다. 수직 배선(212)은, 패드 전극(190)의 저면으로부터 상부 전극(49)의 상면까지 연장하는 배선으로서, 절연막(184)에 설치되어 있다. 수직 배선(212)은, 상부 전극(49) 및 패드 전극(190)과 전기적으로 접속하고 있다. 복수의 수직 배선(212)은, 수직 배선(187)을 중심으로 하는 동심원 형상으로 배치되어 있다.
패드 전극(189)은, 수직 배선(185, 186)을 개재하여, 복수의 전극(47, 167-1, 167-2, 49) 중, 기판(181)측으로부터 홀수번째의 전극(47, 167-2)과 전기적으로 접속되어 있다.
패드 전극(190)은, 수직 배선(187, 212)을 개재하여, 복수의 전극(47, 167-1, 167-2, 49) 중, 기판(181)측으로부터 짝수번째의 전극(49, 167-2)과 전기적으로 접속되어 있다.
이러한 3층 구조의 박막 캐패시터(211)를 구비한 캐패시터 구조체(210)에 있어서도, 본 실시예의 제1 예에 따른 캐패시터 구조체와 마찬가지의 효과를 얻을 수 있다. 또한, 3층 이상의 박막 캐패시터를 구비한 캐패시터 구조체에 있어서도, 본 실시예의 제1 예에 따른 캐패시터 구조체와 마찬가지의 효과를 얻을 수 있다. 캐패시터 구조체(210)는, 앞의 도 48∼도 56의 공정과 마찬가지의 방법에 의해 제조할 수 있다.
또한, 도 59에서는, 원주 형상의 수직 배선(212)을 예로 들어 설명했지만, 수직 배선(212)의 형상은 사각기둥이라도 되고, 상기 형상에 한정되지 않는다. 또한, 수직 배선(212)의 재료로서는, 수직 배선(185∼187)의 재료와 마찬가지의 재료를 이용할 수 있다.
도 60은, 제5 실시예의 제3 예에 따른 캐패시터 구조체를 도시하는 도면이다. 도 60 중, 본 실시예의 제1 예에 따른 캐패시터 구조체와 동일 구성 부분에는 동일 부호를 참조하고, 그 설명을 생략한다.
도 60을 참조하면, 캐패시터 구조체(220)는, 박막 캐패시터(182)를 구성하는 전극(47, 49, 167) 및 2층의 유전체막(48)의 각각에 대응하는 마스크를 준비하여, 각 막(47A, 48, 167A, 48, 49A)을 성막할 때마다 마스크를 통하여 패터닝하여 형성한 것 이외는 본 실시예의 제1 예의 박막 캐패시터와 마찬가지로 구성된다.
이와 같이, 복수의 마스크를 준비하여, 각 막(47A, 48, 167A, 48, 49A)을 성막할 때마다 패터닝함으로써, 박막 캐패시터(182)에는 스텝 형상의 측벽면을 갖는 개구부(221, 222)가 형성된다. 개구부(221)는, 패드 전극(189)의 아래쪽에 위치하고 있고, 하부 전극(47)의 상면을 노출시킴과 함께, 중간 전극(167) 및 상부 전극(49)의 단부면을 형성하고 있다. 개구부(222)는, 패드 전극(190)의 아래쪽에 위치하고 있고, 중간 전극(167)의 상면을 노출시킴과 함께, 상부 전극(49)의 단부면을 형성하고 있다.
이와 같이, 박막 캐패시터(182)에 스텝 형상의 측벽면을 갖는 개구부(221, 222)를 형성하여, 패드 전극(189, 190)과 전극(47, 167, 49)을 수직 배선(185∼187)에 의해 전기적으로 접속해도 된다.
도 61은, 제5 실시예의 제4 예에 따른 캐패시터 구조체를 도시하는 도면이다. 도 61 중, 본 실시예의 제2 예에 따른 박막 캐패시터와 동일 구성 부분에는 동일 부호를 참조하고, 그 설명을 생략한다.
도 61을 참조하면, 캐패시터 구조체(230)는, 본 실시예의 제2 예에 따른 캐패시터 구조체의 박막 캐패시터(211)에 형성된 개구부(215, 216) 대신에 개구부(231)를 설치한 것 이외는 본 실시예의 제2 예에 따른 캐패시터 구조체와 마찬가지로 구성된다.
개구부(231)는, 패드 전극(189)의 형성 위치의 아래쪽의 박막 캐패시터(211)에 형성되어 있다. 개구부(231)는, 중간 전극(167)의 상면을 노출시킴과 함께, 전극(167-1, 167-2, 49)의 단부면을 형성하고 있다. 개구부(231)는, 그의 양측의 전극(167-1, 167-2, 49)간의 거리가 패드 전극(189)의 저면으로부터 기판(181)을 향하여 점차로 감소하는 대략 역원추의 형상으로 되어 있다.
개구부(231)는, 패드 전극(189)의 형성 위치의 아래쪽의 박막 캐패시터(211)에 형성되어 있다. 개구부(231)는, 중간 전극(167)의 상면을 노출시킴과 함께, 전극(167-1, 167-2, 49)의 단부면을 형성하고 있다. 개구부(231)는, 그의 양측의 전극(167-1, 167-2, 49)간의 거리가 패드 전극(189)의 저면으로부터 기판(181)을 향하여 점차로 감소하는 대략 역원추의 형상으로 되어 있다. 개구부(231)는, 앞의 도 49의 공정과 마찬가지의 방법에 의해 형성할 수 있다.
또한, 수직 배선(186)은, 경사면으로 된 중간 전극(167-2)의 단부면과 패드 전극(189) 사이의 절연막(184)에 설치되어 있다. 수직 배선(186)은, 중간 전극(167-2)의 단부면 및 패드 전극(189)과 전기적으로 접속되어 있다.
이와 같이, 패드 전극(189)의 아래쪽에 위치하는 박막 캐패시터(211)에 하부 전극(47)의 상면을 노출시키는 1개의 개구부(231)를 형성함으로써, 2개의 개구부(215, 216)를 형성한 경우와 비교하여, 제조 공정을 간략화할 수 있어, 캐패시터 구조체(230)의 제조 코스트를 삭감할 수 있다.
도 62는, 캐패시터 구조체의 실장 형태의 일 례를 도시하는 도면이다. 도 62에서는, 회로 기판(236)에 본 실시예의 제1 예의 박막 캐패시터를 실장하는 경우를 예로 들어 도시한다.
도 62에 도시하는 바와 같이, 반도체 장치(235)는, 반도체 칩(20)과, 복수의 관통 비아(237)를 구비한 회로 기판(236)을 갖는다. 반도체 칩(20)은, 땜납 볼(137)을 개재하여 회로 기판(236)의 제1 주면측에 위치하는 관통 비아(237)와 전기적으로 접속되어 있다. 캐패시터 구조체(180)는, 회로 기판(236)의 제2 주면측에 위치하는 관통 비아(237)와 전기적으로 접속되어 있다. 이에 의해, 도시하고 있지 않지만, 캐패시터 구조체(180)의 박막 캐패시터(182)는, 반도체 칩(20)의 전원용의 접속 패드 및 그라운드용의 접속 패드와 전기적으로 접속되어 있다.
이와 같이, 캐패시터 구조체(180)는, 예를 들면, 반도체 칩(20)과, 복수의 관통 비아(237)를 갖는 회로 기판(236)을 구비한 반도체 장치(235)에 적용할 수 있다. 또한, 도 62에서는, 캐패시터 구조체(180)를 예로 들어 설명했지만, 캐패시터 구조체(180) 대신에 본 실시예의 제2∼4예의 캐패시터 구조체를 설치해도 된다.
(제6 실시예)
도 63은, 본 발명의 제6 실시예에 따른 반도체 장치의 단면도이다.
도 63을 참조하면, 반도체 장치(240)는, Si 기판(241)과, 절연막(45, 250)과, 절연재(243)와, 관통 비아(244A∼244C)와, 패드 전극(246A∼246C, 256∼258)과, 외부 접속 단자(247, 301∼303)와, 3층 구조의 박막 캐패시터(248)와, 보호막(249)과, 비아(251A∼251C)와, 수직 배선(252∼255) 등으로 구성된다.
Si 기판(241)은, 박판화되어 있고, 직경 R3의 관통 구멍(242)이 형성되어 있다. 관통 구멍(242)은, 관통 비아(244A∼244C)의 형성 위치에 대응하고 있다. 관통 구멍(242)의 직경 R3은, 관통 비아(244A∼244C)의 직경보다 크게 되도록 설정되어 있다.
이와 같이, 관통 구멍(242)의 직경 R3을 관통 비아(244A∼244C)의 직경보다 크게함으로써, Si 기판(241)과 관통 비아(244A∼244C) 사이에 절연재(243)를 용이하게 형성할 수 있다.
또한, 박판화된 Si 기판(241)의 두께 M2는, 관통 구멍(242)의 직경 R3보다 작게 되도록 설정된다. 이와 같이, 박판화된 Si 기판(241)에, 관통 비아(244A∼244C)보다 큰 직경 R3의 관통 구멍(242)을 형성함으로써, 어스펙트비(두께 M2/직경 R3)가 작은, 양호한 관통 구멍(242)을 형성할 수 있다.
관통 구멍(242)의 직경 R3은, 예를 들면 100μm로 할 수 있다. 또한, 관통 구멍(242)을 형성할 때의 피치는, 예를 들면 150μm∼250μm로 할 수 있다. 또한, 관통 구멍(242)의 직경 R3 및 피치는, 상기 수치에 한정되지 않는다.
Si 기판(241)의 두께 M2는, 30μm∼100μm의 범위로 설정하는 것이 바람직하다. 30μm보다 작으면 Si 기판(241)의 강도가 부족하고, 100μm보다 크면 관통 구멍(242)의 어스펙트비가 커지기 때문에, 관통 구멍(242)의 형성이 곤란해진다
절연막(45)은, Si 기판(241)의 상면(241A)을 피복하도록 설치되어 있다. 절연재(243)는, Si 기판(241)과 관통 비아(244A∼244C) 사이와, Si 기판(241)의 하면(241B)에 형성되어 있다. 또한, 관통 구멍(242)의 형성 위치에 대응하는 절연재(243)에는, 절연재(243) 및 절연막(45)을 관통하는 관통 구멍(313A∼313C)이 형성되어 있다.
Si 기판(241)과 관통 비아(244A∼244C) 사이의 절연재(243)의 두께 L1은, 예를 들면, 0.05μm∼50μm로 할 수 있다. 또한, Si 기판(241)의 하면(241B)에 있어서의 절연재(243)의 두께 N1은, 예를 들면, 0.05μm∼10μm로 할 수 있다. 절연재(243)로서는, 제1 실시예에서 설명한 절연재(39)와 마찬가지의 재료를 이용할 수 있다.
관통 비아(244A∼244C)는, 관통 구멍(313A∼313C)에 설치되어 있다. 관통 비아(244A)는, 비아(251A)와 패드 전극(246A) 사이를 전기적으로 접속한다. 관통 비아(244B)는, 비아(251B)와 패드 전극(246B) 사이를 전기적으로 접속한다. 또한, 관통 비아(244C)는, 비아(251C)와 패드 전극(246C) 사이를 전기적으로 접속한다. 관통 비아(244A∼244C)의 재료에는, 예를 들면, 도전성 페이스트를 이용할 수 있고, 구체적으로는, 카본, 은, 구리 등의 도전성을 가진 입자를 점성이 있는 바인더로 섞은 것을 이용한다. 관통 비아(244A∼244C)의 직경은, 예를 들면, 70μm로 할 수 있다.
패드 전극(246A)은, 관통 비아(244A)의 형성 위치에 대응하는 절연재(243) 상에 설치되어 있고, 관통 비아(244A)와 전기적으로 접속되어 있다. 패드 전극(246B)은, 관통 비아(244B)의 형성 위치에 대응하는 절연재(243) 상에 설치되어 있고, 관통 비아(244B)와 전기적으로 접속되어 있다. 패드 전극(246C)은, 관통 비아(244C)의 형성 위치에 대응하는 절연재(243) 상에 설치되어 있고, 관통 비아(244C)와 전기적으로 접속되어 있다.
외부 접속 단자(247)는, 패드 전극(246A∼246C)에 설치되어 있다. 외부 접속 단자(247)는, 예를 들면, 도시하지 않은 회로 기판과 전기적으로 접속된다. 외부 접속 단자(247)의 재료에는, 도전 재료를 이용할 수 있다. 도전 재료로서는, 예를 들면 Sn-Ag 땜납을 이용할 수 있다.
박막 캐패시터(248)는, 한 쌍의 패드 전극(256, 257) 사이에 위치하는 절연막(45) 상에 설치되어 있다. 박막 캐패시터(248)는, 반도체 칩의 전원용의 전극 패드(도시 생략)와 접속되는 외부 접속 단자(301)와, 반도체 칩의 그라운드용의 전극 패드(도시 생략)와 접속되는 외부 접속 단자(302) 사이에 배치되어 있다.
박막 캐패시터(248)는, 하부 전극(47), 1층째의 유전체막(48), 중간 전극(167-1), 유전체막(48), 중간 전극(167-2), 2층째의 유전체막(48), 상부 전극(49)이 순차적으로 적층된 구성으로 되어 있다. 박막 캐패시터(248)에는, 관통 비아(244A)를 노출시키는 개구부(261A)와, 관통 비아(244B)를 노출시키는 개구부(261B)와, 관통 비아(244C)를 노출시키는 개구부(261C)가 형성되어 있다.
개구부(261A∼261C)는, 전극(47, 167-1, 167-2, 49)의 단부면을 형성한다. 개구부(261A∼261C)는, 그의 양측의 전극(47, 167-1, 167-2, 49)간의 거리가 패드 전극(256∼258)의 저면으로부터 Si 기판(241)을 향하여 점차로 감소하는 대략 역원추의 형상으로 되어 있다. 개구부(261A∼261C)에 형성된 전극(47, 167-1, 167-2, 49)의 단부면은, 수직 배선(252∼255)이 접속 가능한 경사면으로 되어 있다. 또한, 도 63에서는, 대략 역원추의 형상으로 된 개구부(261A∼261C)를 예로 들어 설명했지만, 개구부(261A∼261C)의 형상은 대략 역각추 형상으로 해도 된다
하부 전극(47)은, 수직 배선(252)을 개재하여, 패드 전극(256)과 전기적으로 접속되어 있다. 중간 전극(167-1)은, 수직 배선(254)을 개재하여, 패드 전극(257)과 전기적으로 접속되어 있다. 중간 전극(167-2)은, 수직 배선(253)을 개재하여, 패드 전극(256)과 전기적으로 접속되어 있다. 상부 전극(49)은, 수직 배선(255)을 개재하여, 패드 전극(257)과 전기적으로 접속되어 있다.
박막 캐패시터(248)는, 예를 들면, 반도체 칩의 전원용의 접속 패드 및 그라 운드용의 접속 패드와 전기적으로 접속되어 디커플링 캐패시터로 되어 반도체 칩으로부터 발생하는 노이즈를 흡수한다.
보호막(249)은, 예를 들면 두께가 50nm이고, 박막 캐패시터(248)를 피복하도록 설치된다. 보호막(249)은 절연 재료로 이루어지고, 그 재료에 특별히 제한은 없지만, 내습성이 우수한, Si3N4나, SiO2, 알루미나가 바람직하다. 이러한 재료를 이용함으로써, 페로브스카이트 결정 구조를 갖는 유전체막(48)의 열화를 억제할 수 있다.
절연막(250)은, 예를 들면 두께가 2μm이고, 보호막(249)을 피복하도록 설치되어 있다. 절연막(250)에는, 관통 비아(244A∼244C)를 노출시키는 개구부(250A)와, 하부 전극(47)의 단부면을 노출시키는 개구부(250B)와, 중간 전극(167-2)의 단부면을 노출시키는 개구부(250C)와, 중간 전극(167-1)의 단부면을 노출시키는 개구부(250D)와, 상부 전극(49)의 단부면을 노출시키는 개구부(250E)가 형성되어 있다. 절연막(250)에는, 제1 실시예에서 설명한 절연재(39)와 마찬가지의 재료를 이용할 수 있다.
비아(251A∼251C)는, 개구부(250A)에 설치되어 있다. 관통 비아(244A)와 패드 전극(256) 사이를 전기적으로 접속한다. 비아(251B)는, 관통 비아(244B)와 패드 전극(257) 사이를 전기적으로 접속하고 있다. 또한, 비아(251C)는, 관통 비아(244C)와 패드 전극(258) 사이를 전기적으로 접속하고 있다.
수직 배선(252)은, 개구부(250B)에 설치되어 있고, 하부 전극(47)의 단부면 및 패드 전극(256)과 전기적으로 접속된다. 수직 배선(253)은, 개구부(250C)에 설치되어 있고, 중간 전극(167-2)의 단부면 및 전극 패드(256)와 전기적으로 접속되어 있다. 또한, 수직 배선(252, 253)은, 비아(251A)를 중심으로 하는 동심원 형상으로 복수 배치되어 있다.
수직 배선(254)은, 개구부(250D)에 설치되어 있고, 중간 전극(167-1)의 단부면 및 패드 전극(257)과 전기적으로 접속된다. 수직 배선(255)은, 개구부(250E)에 설치되어 있고, 상부 전극(49) 및 패드 전극(257)과 전기적으로 접속된다. 또한, 수직 배선(254, 255)은, 비아(251B)를 중심으로 하는 동심원 형상으로 복수 배치되어 있다.
패드 전극(256)은, 비아(251A) 및 수직 배선(252, 253)의 형성 위치에 대응하는 절연막(250) 상에 설치되어 있다. 패드 전극(256)은, 비아(251A) 및 수직 배선(252, 253)과 전기적으로 접속되어 있다. 또한, 패드 전극(256)은, 수직 배선(252, 253)을 개재하여, 복수의 적층된 전극(47, 167-1, 167-2, 49) 중, Si 기판(241)측으로부터 홀수번째의 전극(47, 167-2)과 전기적으로 접속되어 있다.
패드 전극(257)은, 비아(251B) 및 수직 배선(254, 255)의 형성 위치에 대응하는 절연막(250) 상에 설치되어 있다. 패드 전극(257)은, 비아(251B) 및 수직 배선(254, 255)과 전기적으로 접속되어 있다. 패드 전극(257)은, 수직 배선(254, 255)을 개재하여, 복수의 적층된 전극(47, 167-1, 167-2, 49) 중, Si 기판(241)측으로부터 짝수번째의 전극(167-1, 49)과 전기적으로 접속되어 있다.
외부 접속 단자(301)는, 패드 전극(256) 상에 설치되어 있다. 외부 접속 단 자(301)는, 예를 들면, 도시하지 않은 반도체 칩의 전원용의 접속 패드와 전기적으로 접속된다. 외부 접속 단자(302)는, 패드 전극(257) 상에 설치되어 있다. 외부 접속 단자(302)는, 예를 들면, 도시하지 않은 반도체 칩의 그라운드용의 접속 패드와 전기적으로 접속된다. 외부 접속 단자(303)는, 패드 전극(258) 상에 설치되어 있다. 외부 접속 단자(303)는, 도시하지 않은 반도체 칩의 신호용의 접속 패드와 전기적으로 접속된다. 외부 접속 단자(301∼303)의 재료에는, 도전 재료를 이용할 수 있고, 구체적으로는, 예를 들면 Sn-Ag 땜납을 이용할 수 있다. 또한, 외부 접속 단자(301)에 반도체 칩의 그라운드용의 접속 패드를 접속하고, 외부 접속 단자(302)에 반도체 칩의 전원용의 접속 패드를 접속해도 된다.
본 실시예의 반도체 장치에 따르면, 한 쌍의 패드 전극(256, 257) 사이에 박막 캐패시터(248)를 형성하고, 박막 캐패시터(248)의 복수의 전극(47, 167-1, 167-2, 49) 중, Si 기판(241)측으로부터 홀수번째의 전극(47, 167-2)과 패드 전극(256)을 수직 배선(252, 253)을 개재하여 전기적으로 접속하고, Si 기판(241)측으로부터 짝수번째의 전극(167-1, 49)과 패드 전극(257)을 수직 배선(254, 255)을 개재하여 전기적으로 접속함으로써, 정전 용량이 대략 동일한 복수의 캐패시터를 병렬 접속할 때(박막 캐패시터(182)를 디커플링 캐패시터로서 이용하는 경우)에 필요한 배선 길이를 짧게 하여, 배선의 인덕턴스를 저감시켜, 박막 캐패시터(248)의 임피던스를 작게 할 수 있다.
또한, Si 기판(241)의 두께 M2가 관통 구멍(242)의 직경 R3과 동등하거나 그것보다 작으므로, 정밀도가 양호한 관통 구멍(242)을 갖고, 가일층의 고밀도화에 대응 가능한 반도체 장치(240)가 실현된다.
또한, 반도체 칩을 외부 접속 단자(301∼303)에 접속했을 때, 반도체 칩(도시 생략)이 박막 캐패시터(248)에 근접하기 때문에, 등가 직렬 인덕턴스가 저감되어, 반도체 칩의 고주파 동작이 가능하게 된다.
또한, 본 실시예에서는, 3층 구조의 박막 캐패시터(248)를 예로 들어 설명했지만, 2층 구조나 3층 구조 이상의 박막 캐패시터에도 적용가능하고, 마찬가지의 효과를 얻을 수 있다.
또한, 반도체 장치(240)에서는, 외부 접속 단자(247, 301∼303)를 설치한 경우를 예로 들어 설명했지만, 외부 접속 단자(247, 301∼303)를 설치하지 않고, 패드 전극(246A∼246C, 256∼258)을 외부 접속 단자로서 이용해도 된다.
도 64는, 제6 실시예의 반도체 장치의 실장 형태의 일 례를 도시하는 도면이다.
도 64에 도시하는 바와 같이, 반도체 장치(240)는, 예를 들면, 반도체 칩(20)과 회로 기판(236) 사이를 전기적으로 접속할 때에 사용된다. 이 경우, 외부 접속 단자(301∼303)에 반도체 칩(20)을 접속하고, 외부 접속 단자(247)에 회로 기판(236)을 접속한다.
도 65∼도 80은, 제6 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면이다. 이하, 도면을 참조하면서 본 실시예에 따른 반도체 장치(240)의 제조 방법을 설명한다.
처음에, 도 65의 공정에서는, 표면에 열 산화막이 형성된 Si 기판(241) 상 에, 스퍼터법에 의해, 절연막(45)을 형성하고, 또한, 하부 전극막(47A), 유전체막(48), 중간 전극막(167-1A), 유전체막(48), 중간 전극막(167-2A), 유전체막(48), 상부 전극막(49A)을 순차적으로 적층한다. 절연막(45)은, 밀착막으로 되는 막이다.
구체적으로는, 예를 들면, 표면에 열 산화막이 형성된 Si 기판(241) 상에, 멀티 타겟 DC-RF 마그네트론 스퍼터 장치를 이용하여, 기판 온도를 200℃로 설정하여 절연막(45)으로서 SiO2막(두께 100nm)을 형성한다. 다음으로, 기판 온도를 600℃로 설정하여, Ar 분위기 중에서 하부 전극막(47A)으로서 Pt막(두께 100nm)을, 기판 온도를 600℃로 설정하여, Ar/O2 분위기 중에서 1층째의 유전체막(48)으로서 BST막(두께 100nm)을, 기판 온도를 300℃로 설정하여, Ar 분위기 중에서 중간 전극막(167-1A)으로서 Pt막(두께 100nm)을, 2층째의 유전체막(48)으로서 BST막(두께 100nm)을, 중간 전극막(167-2A)으로서 Pt막(두께 100nm)을, 3층째의 유전체막(48)으로서 BST막(두께 100nm)을, 상부 전극막(49A)으로서 Pt막(두께 100nm)을 순차적으로 형성한다. 중간 전극막(167-2A) 및 상부 전극막(49A)을 형성할 때에는, 중간 전극막(167-1A)과 동일한 성막 조건을 이용한다. 또한, 2층째 및 3층째의 유전체막(48)을 형성할 때에는, 중간 전극막(167-1A)과 동일한 성막 조건을 이용한다. 이들의 적층막(45, 47A, 48, 167-1A, 48, 167-2A, 48, 49A)은, 스퍼터법 이외에, 예를 들면 증착법, CVD법 등에 의해 형성해도 된다.
다음으로, 도 66의 공정에서는, 적층막(45, 47A, 48, 167-1A, 48, 167-2A, 48, 49A)을 일괄하여 패터닝하여, 하부 전극(47), 3층의 유전체막(48), 상부 전극(49) 및 중간 전극(167-1, 167-2)으로 이루어지는 박막 캐패시터(248)를 형성한다. 구체적으로는, 개구부(261A∼261C)의 형성 위치를 개구한 레지스트막을 형성하고, 이온밀링법에 의해 Si 기판(241)에 대하여 경사 방향으로부터 이온을 입사시켜 개구부(261A∼261C)를 형성한다.
다음으로, 박막 캐패시터(248)를 산소 분위기 중에서 가열 처리를 행하여, 유전체막(48)의 열 왜곡 등의 제거나 산소 결손 개소에 산소 원자를 보충한다. 또한, 하부 전극(47), 중간 전극(167-1, 167-2) 및 상부 전극(49)은, 각각 하부 전극막(47A), 중간 전극막(167-1A, 167-2A) 및 상부 전극막(49A)이 패터닝된 것이다.
이와 같이, 관통 구멍(242)을 형성하기 전에 박막 캐패시터(248)를 형성함으로써, 고온에서 유전체막(48)을 형성하는 것이 가능해져, 유전율이 높고, 대용량이고, 신뢰성이 높은 박막 캐패시터(248)를 형성할 수 있다. 또한, 하부 전극막(47A), 3층의 유전체막(48), 중간 전극막(167A) 및 상부 전극막(49A)을 진공 중에서 연속하여 적층시킴으로써, 적층막(47A, 48, 167-1A, 48, 167-2A, 48, 49A)에 먼지나 이물 등이 부착하거나, 막 표면이 오염되거나 하는 것을 회피하여, 박막 캐패시터(248)의 수율을 향상시킬 수 있다.
또한, 단차가 없는 평탄한 절연막(45) 상에 적층막(47A, 48, 167-1A, 48, 167-2A, 48, 49A)을 형성함으로써, 적층막(47A, 48, 167-1A, 48, 167-2A, 48, 49A)을 정밀도 좋게 패터닝하여, 박막 캐패시터(248)의 수율을 향상시킬 수 있다.
또한, 1매의 마스크로 적층막(47A, 48, 167-1A, 48, 167-2A, 48, 49A)을 일 괄하여 패터닝함으로써, 막(47A, 48, 167-1A, 48, 167-2A, 48, 49A)마다 패터닝하는 경우보다도 마스크의 수를 적게 하여, 반도체 장치(240)의 제조 코스트를 저감할 수 있다.
다음으로, 도 67의 공정에서는, 박막 캐패시터(248)를 피복하도록 보호막(249)을 형성한다. 다음으로, 이온밀링법에 의해, 보호막(249)에 개구부(249A∼249E)를 형성한다. 개구부(249A)는, 비아(251A∼251C)의 형성 위치에 대응하고 있고, 절연막(45)을 노출시킨다. 개구부(249B)는, 수직 배선(252)의 형성 위치에 대응하고 있고, 하부 전극(47)을 노출시킨다. 개구부(249C)는, 수직 배선(253)의 형성 위치에 대응하고 있고, 중간 전극(167-2)을 노출시킨다. 개구부(249D)는, 수직 배선(254)의 형성 위치에 대응하고 있고, 중간 전극(167-1)을 노출시킨다. 개구부(249E)는, 수직 배선(255)의 형성 위치에 대응하고 있고, 상부 전극(49)을 노출시킨다.
다음으로, 산소 분위기 중에서 보호막(249)을 포스트 어닐링한다. 구체적으로는, 예를 들면, RF 마그네트론 스퍼터 장치를 이용하여, 스퍼터법에 의해, 보호막(249)으로서 비정질 알루미나막(두께 50nm)을 형성한다. 보호막(249)은, 스퍼터법 이외에, 예를 들면 증착법, CVD법 등에 의해 형성할 수 있다.
다음으로, 도 68의 공정에서는, 도 67에 도시한 구조체의 상면을 피복하도록 절연막(250)을 형성한다. 다음으로, 절연막(250)에 개구부(250A∼250E)를 형성한다. 구체적으로는, 예를 들면, 스핀 코팅법에 의해, 절연막(250)으로서 감광성 폴리이미드 수지(두께 2μm)를 도포하고, 개구부(250A∼250E)를 노광, 현상 처리하여 형성한다. 또한, 절연막(250)은, 스핀 코팅법 이외에, 예를 들면 스프레이법, 디프법 등에 의해 형성해도 된다.
다음으로, 도 69의 공정에서는, 도 68에 도시한 구조체 상에 도금 시드층으로 되는 금속막(307)을 형성한다. 구체적으로는, 예를 들면, 스퍼터법에 의해, 금속막(307)으로 되는 Ti막, Cu막, Ni막을 순차적으로 형성한다. 금속막(307)은, 스퍼터법 이외에, 예를 들면 증착법, CVD법 등에 의해 형성할 수 있다. 다음으로, 금속막(307) 상에 개구부(308A)를 가진 레지스트층(308)을 형성한다. 개구부(308A)는, 패드 전극(256∼258)의 형성 위치에 대응하고 있다.
다음으로, 도 70의 공정에서는, 개구부(250A∼250E)에 비아(251A∼251C) 및 수직 배선(252∼255)을 형성한다. 다음으로, 패드 전극(256∼258)을 형성한다. 구체적으로는, 전해 도금법에 의해, 개구부(250A∼250E)에 대응하는 금속막(307) 상에 Cu막을 석출시켜 비아(251A∼251C) 및 수직 배선(252∼255)을 동시에 형성하고, 계속해서, 전해 도금법에 의해, 패드 전극(256∼258)으로 되는 Ni막을 형성한다.
다음으로, 도 71의 공정에서는, 패드 전극(256∼258) 상에 Sn-Ag 땜납으로 이루어지는 도전 재료(309)를 형성한다. 레지스트층(308)은, 도전 재료(309)를 형성한 후에 제거한다. 도전 재료(309)는, 이후의 리플로우 처리에 의해, 외부 접속 단자(301∼303)로 된다.
다음으로, 도 72의 공정에서는, 패드 전극(256∼258)으로 피복되어 있지 않은 불필요한 금속막(307)을 제거한다. 다음으로, 도전 재료(309)를 가열에 의해 리플로우시켜, 외부 접속 단자(301∼303)를 형성한다.
다음으로, 도 73의 공정에서는, 접착 테이프(69)를 개재하여, 도 72에 도시한 구조체의 제1 주면측(외부 접속 단자(301∼303)가 설치된 측)에 유지 기판(70)을 접착하고, 제2 주면측으로부터 Si 기판(241)을 박판화한다. 구체적으로는, 예를 들면, 그라인더에 의해 Si 기판(241)의 두께 M2가 50μm로 될 때까지 박판화한다. 접착 테이프(69)는, Si 기판(241)을 박판화한 후에 제거한다. Si 기판(241)의 박판화에는, 예를 들면 연삭법이나 에칭법 등을 이용할 수 있다. 연삭법으로서는, 예를 들면, 버프 연마나 CMP 등의 연마법이나 절삭법 등을 이용할 수 있다. 에칭법으로서는, 예를 들면, 웨트 에칭법이나 플라즈마 에칭법을 이용할 수 있다.
이와 같이, 관통 구멍(242)을 형성하기 전에 Si 기판(241)을 박판화함으로써, 관통 구멍(242)의 어스펙트비를 작게 하여, ICP(Induction Coupling Plasma)법보다 코스트가 저렴한 플라즈마 에칭법이나 웨트 에칭법을 이용하여 관통 구멍(242)을 형성하는 것이 가능하게 되기 때문에, 반도체 장치(240)의 제조 코스트를 저감할 수 있다.
다음으로, 도 74의 공정에서는, Si 기판(241)의 하면(241B)으로부터 직경 R3의 관통 구멍(242)을 형성한다. 구체적으로는, 예를 들면, 불화 수소와 질산의 혼합액을 에칭액으로 하는 웨트 에칭법에 의해, 배치 피치가 250μm, 직경 R3이 100μm인 관통 구멍(242)을 형성한다. 또한, 플라즈마 에칭법이나 다른 에칭액을 이용한 웨트 에칭법 등을 이용해도 된다.
다음으로, 도 75의 공정에서는, 관통 구멍(242)을 충전함과 함께, Si 기판 (241)의 하면(241B)을 피복하도록 절연재(243)를 도포하고, 계속해서, 절연재(243)를 경화시킨다. 구체적으로는, 예를 들면, 스핀 코팅법에 의해, 내열성 수지인 에폭시 수지를 절연재(243)로서 도포하고, 계속해서, 에폭시 수지를 200 ℃의 온도로 열 경화시킨다. 절연재(243)는, 스핀 코팅법 이외의 방법, 예를 들면 스프레이법, 디프법 등에 의해 도포해도 된다.
이와 같이, Si 기판(241)의 하면(241B)을 피복함과 함께, 관통 구멍(242)을 충전하도록 절연재(243)를 형성함으로써, Si 기판(241)의 하면(241B)을 피복하는 절연재와 관통 구멍(242)을 충전하는 절연재를 각각 따로따로 형성한 경우와 비교하여, 반도체 장치(240)의 제조 공정을 간략화할 수 있다.
또한, 관통 구멍(242)을 충전하는 절연재(243)로서 저유전율 수지, 내열성 수지, 감광성 수지 등의 수지재를 이용함으로써, 관통 비아(244A∼244C)를 배치하기 위한 관통 구멍(313A∼313C)을 용이하게 형성하여, 반도체 장치(240)의 제조 코스트를 저감할 수 있다.
또한, Si 기판(241)의 하면(241B)에 설치하는 절연재와, 관통 구멍(242)을 충전하는 절연재를 각각 따로따로 형성해도 된다. 이 경우, Si 기판(241)의 하면(241B)에 설치하는 절연재와, 관통 구멍(242)을 충전하는 절연재가 달라도 된다
다음으로, 도 76의 공정에서는, 관통 구멍(242)에 충전된 절연재(243)에 비아(251A∼251C)를 노출시키는 직경이 70μm인 관통 구멍(313A∼313C)을 형성한다. 구체적으로는, 관통 구멍(313A∼313C)은, 절연재(243)로서 내열성 수지 또는 저유전율 수지를 이용하여, 절연재(243)를 ArF 엑시머 레이저 가공법에 의해 가공함으 로써 형성한다. 또한, 관통 구멍(313A∼313C)은, ArF 엑시머 레이저 이외의 레이저 가공법이나 플라즈마 에칭법 등을 이용하여 형성해도 된다. 또한, 절연재(243)로서 감광성 수지를 이용한 경우, 관통 구멍(313A∼313C)은, 관통 구멍(313A∼313C)에 대응한 부분의 절연재(243)를 감광, 현상함으로써 형성한다.
다음으로, 도 77의 공정에서는, 도 76에 도시한 구조체의 하면측을 피복하도록 도금 시드층으로 되는 금속막(315)을 형성한다. 다음으로, 금속막(315)상에 개구부(316A)를 가진 레지스트층(316)을 형성한다. 개구부(316A)는, 패드 전극(246A∼246C)의 형성 위치에 대응하고 있고, 금속막(315)을 노출시킨다
다음으로, 도 78의 공정에서는, 관통 구멍(313A∼313C)에 관통 비아(244A∼244C)를 형성한다. 다음으로, 레지스트층(316)에 노출된 금속막(315 및 244A∼244C) 상에 패드 전극(246A∼246C)을 형성한다. 구체적으로는, 전해 도금법에 의해, 관통 구멍(313A∼313C)에 Cu막을 석출시켜 관통 비아(244A∼244C)를 형성하고, 그 후, 전해 도금법에 의해 패드 전극(246A∼246C)으로 되는 Ni막을 형성한다.
다음으로, 도 79의 공정에서는, 패드 전극(246A∼246C) 상에 도전 재료(318)를 형성한다. 구체적으로는, 패드 전극(246A∼246C) 상에 Sn-Ag 땜납으로 이루어지는 도전 재료(318)를 형성한다. 도전 재료(318)는, 이후에 리플로우 처리되어, 외부 접속 단자(247)로 된다.
다음으로, 도 80의 공정에서는, 패드 전극(246A∼246C)으로 피복되어 있지 않은 불필요한 금속막(315)을 제거한다. 다음으로, 도전 재료(318)를 가열에 의해 리플로우시켜, 외부 접속 단자(247)를 형성한다. 그 후, 다이싱에 의해 Si 기판 (241)을 절단하여, 반도체 장치(240)가 제조된다.
본 실시예의 반도체 장치의 제조 방법에 따르면, Si 기판(241)을 박판화함으로써, 관통 구멍(242)의 형성시에, Si 기판(241)의 두께 방향의 가공량이 적어지기 때문에, 관통 구멍(242)을 용이하게 형성할 수 있다. 또한, Si 기판(241)의 두께 방향의 가공량이 적어지는 것에 의해, 웨트 에칭법이나 플라즈마 에칭법에 의해 관통 구멍(242)을 형성하는 것이 가능하게 되기 때문에, 종래의 ICP법보다 매우 저렴한 코스트로 관통 구멍(242)을 형성할 수 있다. 또한, 관통 구멍(242)에 저유전율 수지, 내열성 수지, 감광성 수지 등의 절연재(243)를 충전하고, 레이저 비아 가공에 의해 절연재(243)에 관통 구멍(313A∼313C)을 형성하기 때문에, 관통 구멍(313A∼313C)을 용이하게 형성할 수 있다. 이러한 이유에 의해, 종래보다 저렴한 제조 코스트로 반도체 장치(240)를 제조할 수 있다.
또한, 관통 구멍(242)을 형성하기 전에 박막 캐패시터(248)를 형성함으로써, 박막 캐패시터(248)의 가공이 용이해짐과 함께, 관통 구멍(242)을 형성했을 때에 발생하는 먼지나 이물 등이 박막 캐패시터(248)에 부착하는 것을 회피하여, 박막 캐패시터(248)의 수율을 향상시킬 수 있다.
앞서 설명한 도 65∼도 80의 공정에 의해 제작한 반도체 장치의 전기 특성의 평가를 행했다. 또한, 반도체 장치는, 각 제조 공정에서 구체적으로 나타낸 조건을 이용하여 제작했다. 전기 특성에 대해서는, 용량 밀도가 12μF/cm2, R(등가 직렬 저항)이 0.02Ω, ESL(등가 직렬 인덕턴스)가 10pH, 절연 내압이 30 V 이상이라 는 결과였다. 이 결과에 따르면, 대용량이고, 또한 ESL이 저감된 박막 캐패시터를 구비한 반도체 장치를 형성할 수 있다는 것을 확인할 수 있었다.
또한, 박판화하지 않은 Si 기판(241)에 각 막(47A, 48, 167-1A, 48, 167-2A, 48, 49A)을 성막할 때마다 패터닝하여 박막 캐패시터를 형성하고, 다음으로, 박판화하지 않은 Si 기판(241)에 ICP법에 의해 관통 구멍을 형성하고, 관통 구멍에 관통 비아를 형성한 비교예의 반도체 장치를 제작하여, 검사를 행한 결과, 쇼트의 발생이 확인되어, 양품의 박막 캐패시터를 얻을 수 없었다.
(제7 실시예)
도 81은, 본 발명의 제7 실시예에 따른 인터포저 내장 기판의 단면도이다. 도 81 중, 앞서 설명한 제6 실시예의 반도체 장치와 동일 구성 부분에는, 동일한 부호를 붙인다.
도 81을 참조하면, 인터포저 내장 기판(320)은, 인터포저(321)와, 회로 기판(322)을 갖는다. 인터포저(321)는, 인터포저(321)에 설치된 절연재(243)와 회로 기판(322)의 절연층(329-1)을 열 압착함으로써 회로 기판(322)에 고정되어 있다.
인터포저(321)는, 제6 실시예의 반도체 장치의 구성으로부터 패드 전극(246A∼246C)과 외부 접속 단자(247, 301∼303)를 제거한 구조체 상에, 절연층(324)과, 비아(325)와, 패드 전극(326A∼326C)을 설치한 구성으로 되어 있다. 절연층(324)은, 절연막(250) 및 패드 전극(256∼258)을 피복하도록 설치되어 있다. 비아(325)는, 패드 전극(326A∼326C) 상에 위치하는 절연층(324)에 각각 설치되어 있다. 비아(325)는, 패드 전극(256∼258)과 패드 전극(326A∼326C) 사이를 전기적으로 접속 한다.
패드 전극(326A∼326C)은, 비아(325)의 형성 위치에 대응하는 절연층(324) 상에 설치되어 있다. 패드 전극(326A∼326C)에는, 예를 들면, 도시하지 않은 반도체 칩이 전기적으로 접속된다. 구체적으로는, 예를 들면, 패드 전극(326A)에 반도체 칩의 전원용의 접속 패드가 접속되고, 패드 전극(326B)에 반도체 칩의 그라운드용의 접속 패드가 접속되고, 패드 전극(326C)에 반도체 칩의 신호용의 접속 패드가 접속된다.
회로 기판(322)은, 적층된 절연층(329-1, 329-2)과, 패드 전극(331A∼331C)과, 저항 소자(332)와, 배선(334-1, 334-2, 337)과, 비아(335, 339)와, 외부 접속 단자(441)를 갖는다
절연층(329-1, 329-2)은, 인터포저(321)에 설치된 절연재(243) 상에 절연층(329-1), 절연층(329-2)의 순으로 적층되어 있다.
패드 전극(331A∼331C)은, 인터포저(321)와 접속되는 쪽의 절연층(329-1)에, 절연층(329-1)의 면(329-1A)과 대략 동일면으로 되도록 설치되어 있다. 패드 전극(331A)은, 관통 비아(244A)와 전기적으로 접속되어 있다. 패드 전극(331B)은, 관통 비아(244B)와 전기적으로 접속되어 있다. 또한, 패드 전극(331C)은, 관통 비아(244C)와 전기적으로 접속되어 있다.
저항 소자(332)는, 패드 전극(331A)과 패드 전극(331B) 사이의 절연층(329-1)에, 절연층(329-1)의 면(329-1A)과 대략 동일면으로 되도록 설치되어 있다. 저항 소자(332)는, 한 쌍의 전극(443A, 443B)과, 저항체(444)를 갖는다
전극(443A)은, 패드 전극(331A)과 전기적으로 접속되어 있고, 전극(443B)은, 패드 전극(331B)과 전기적으로 접속되어 있다. 이에 의해, 전극(443A, 443B)은, 박막 캐패시터(248)와 전기적으로 접속되어 있다.
저항체(444)는, 전극(443A, 443B) 사이를 접속하도록 설치되어 있다. 저항체(444)는, 전극(443A, 443B) 사이를 통과하는 전류에 저항을 부하한다. 또한, 패드 전극(331A, 331B) 사이에, 다른 수동 소자로서 도전 재료로 이루어지는 인덕터 소자를 더 설치해도 된다. 예를 들면, 미앤더 형상으로 된 인덕터 소자를 이용할 수 있다.
이와 같이, 회로 기판(322)에 저항 소자(332)나 인덕터 소자로 이루어지는 수동 소자를 설치함으로써, 인터포저 내장 기판(320)의 임피던스를 최적화하여, 인터포저 내장 기판(320)을 고주파 동작시킬 수 있다.
배선(334-1)은, 절연층(329-1)에 절연층(329-1)의 면(329-1A)과 대략 동일면으로 되도록 설치되어 있다. 배선(334-2, 337)은, 절연층(329-1)에 절연층의 면(329-1B)과 대략 동일면으로 되도록 설치되어 있다. 배선(337)은, 절연층(329-1)을 개재하여 패드 전극(331A∼331C)과 대향하고 있다.
비아(335)는, 절연층(329-1)에 설치되어 있고, 패드 전극(331A∼331C)과 배선(377) 사이를 전기적으로 접속한다. 비아(339)는, 절연층(329-2)을 관통하도록 설치되어 있고, 배선(337)과 외부 접속 단자(441) 사이를 전기적으로 접속한다.
외부 접속 단자(441)는, 절연층(329-2)의 면(329-2A)에 설치되어 있고, 절연층(329-2)을 개재하여 배선(337)과 대향하고 있다. 외부 접속 단자(441)는, 예를 들면, 도시하지 않은 다른 회로 기판과 접속하기 위한 단자이다.
도 82는, 인터포저 내장 기판의 실장 형태의 일례를 도시하는 도면이다.
도 82에 도시하는 바와 같이, 인터포저 내장 기판(320)은, 예를 들면, 패드 전극(326A∼326C)(도시 생략)에 반도체 칩(20)이 전기적으로 접속된 상태에서 사용된다.
이상 본 발명의 바람직한 실시예에 대하여 상세하게 설명했지만, 본 발명은 이러한 특정한 실시예에 한정되는 것은 아니라, 특허 청구의 범위에 기재된 본 발명의 범위에 있어서, 여러 가지의 변형·변경이 가능하다
또한, 이상의 설명에 관해서, 또한 이하의 부기를 개시한다.
(부기 1) Si 기판과, 상기 Si 기판을 관통하는 관통 구멍에 절연재를 개재하여 설치된 관통 비아와, 상기 Si 기판의 제1 주면에 설치되고, 상기 관통 비아와 전기적으로 접속된 박막 캐패시터와, 상기 제1 주면과는 반대측의 상기 Si 기판의 제2 주면에 설치되고, 상기 관통 비아와 전기적으로 접속된 외부 접속 단자를 갖는 인터포저와;
상기 제1 주면 상 또는 제2 주면 상에 관통 비아와 전기적으로 접속된 반도체 칩을 구비하고,
상기 Si 기판은, 그 두께가 관통 구멍의 직경보다 작은 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 Si 기판은, 그 두께가 30μm∼100μm 인 것을 특징으로 하는 부기 1에 기재된 반도체 장치
(부기 3) 상기 박막 캐패시터는, Si 기판의 제1 주면 상에 하부 전극, 유전체막 및 상부 전극이 순차적으로 퇴적되어 이루어지고,
상기 유전체막은, 페로브스카이트 결정 구조를 갖는 산화물 유전체 재료로 이루어지는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4) 상기 Si 기판의 제2 주면에 있어서, 관통 비아의 영역 이외의 영역을 피복하는 절연층을 구비하는 것을 특징으로 하는 부기 1∼3 중 어느 1항에 기재된 반도체 장치.
(부기 5) 상기 절연재 및 절연층은, 저유전율 수지로 이루어지는 것을 특징으로 하는 부기 4에 기재된 반도체 장치.
(부기 6) 부기 1∼5 중 어느 1항에 기재된 반도체 장치와, 상기 외부 단자에 접속된 회로 기판을 구비하는 전자 장치.
(부기 7) Si 기판과, 상기 Si 기판을 관통하는 관통 구멍에 절연재를 개재하여 설치된 관통 비아와, 상기 Si 기판의 제1 주면에 설치되고, 상기 관통 비아와 전기적으로 접속된 박막 캐패시터와, 상기 제1 주면과는 반대측의 Si 기판의 제2 주면에 설치되고, 상기 관통 비아와 전기적으로 접속된 외부 접속 단자를 갖는 인터포저와,
상기 관통 비아와 전기적으로 접속된 반도체 칩을 구비하는 반도체 장치의 제조 방법으로서,
상기 박막 캐패시터를 형성하는 박막 캐패시터 형성 공정과,
상기 Si 기판을 박판화하는 기판 박판화 공정과,
박판화한 Si 기판에 관통 구멍을 형성하는 관통 구멍 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8) 상기 박막 캐패시터 형성 공정은, 기판 박판화 공정에 앞서서, Si 기판의 제1 주면 상에 하부 전극막, 유전체막 및 상부 전극막을 순차적으로 적층하고, 적층된 하부 전극막, 유전체막 및 상부 전극막을 패터닝하여 박막 캐패시터를 형성하는 것을 특징으로 하는 부기 7에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 기판 박판화 공정은, Si 기판의 두께를 관통 구멍의 직경보다 작게 하는 것을 특징으로 하는 부기 7 또는 8에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 관통 구멍 형성 공정 후에, 관통 구멍에 절연재를 충전하는 절연재 충전 공정과,
상기 절연재에 Si 기판의 제2 주면측으로부터 다른 관통 구멍을 형성하는 다른 관통 구멍 형성 공정과,
상기 다른 관통 구멍에 관통 비아를 형성하는 관통 비아 형성 공정을 더 구비하는 것을 특징으로 하는 부기 7∼9 중 어느 1항에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 절연재 충전 공정은, 절연재를 관통 구멍에 충전함과 함께, Si 기판의 제2 주면을 피복하도록 형성하는 것을 특징으로 하는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 절연재에 감광성 수지를 이용하고,
상기 다른 관통 구멍 형성 공정은, Si 기판의 제2 주면측으로부터 감광성 수 지를 노광, 현상하여, 관통 비아의 형성 위치에 대응한 위치에 다른 관통 구멍을 형성하는 것을 특징으로 하는 부기 10 또는 11에 기재된 반도체 장치의 제조 방법.
(부기 13) 다층 배선 구조체와,
상기 다층 배선 구조체 상에, 박막 캐패시터를 갖는 캐패시터 구조체와,
상기 캐패시터 구조체를 피복하는 절연막과,
상기 캐패시터 구조체를 관통하여, 상기 박막 캐패시터 및 다층 배선 구조체와 각각 전기적으로 접속된 관통 비아를 갖는 회로 기판과 ;
상기 회로 기판 상에, 상기 관통 비아와 전기적으로 접속된 반도체 칩을 구비하는 반도체 장치로서,
상기 캐패시터 구조체는, 다층 배선 구조체 상에 Si 기판과, 상기 Si 기판을 관통함과 함께 상기 관통 비아가 형성된 관통 구멍과, 상기 Si 기판 상에 형성된 상기 박막 캐패시터로 이루어지고, 상기 Si 기판은, 그 두께가 관통 구멍의 직경보다 작은 것을 특징으로 하는 반도체 장치.
(부기 14) 상기 박막 캐패시터는, 3층 이상의 전극층과, 인접하는 전극 사이에 끼워진 유전체막으로 이루어지는 것을 특징으로 하는 부기 13에 기재된 반도체 장치.
(부기 15) 상기 회로 기판은, 상기 다층 배선 구조체와 절연막 사이에, 복수의 상기 캐패시터 구조체를 적층하여 이루어지는 것을 특징으로 하는 부기 13 또는 14에 기재된 반도체 장치.
(부기 16) 복수의 반도체 칩을 구비하고,
상기 캐패시터 구조체는, 복수의 반도체 칩에 대하여 각각 설치한 것을 특징으로 하는 부기 13∼15 중 어느 1항에 기재된 반도체 장치.
(부기 17) 상기 캐패시터 구조체는, 반도체 칩의 면적보다 작은 것을 특징으로 하는 부기 13∼16 중 어느 1항에 기재된 반도체 장치.
(부기 18) 상기 박막 캐패시터는, 3층 이상의 전극층과, 인접하는 해당 전극층 사이에 끼워진 유전체막으로 이루어지는 다층 박막 캐패시터이고, 상기 다층 박막 캐패시터는 한 쌍의 관통 비아에 병렬 접속하여 이루어지고, 상기 한 쌍의 관통 비아 중 한 쪽의 관통 비아가 Si 기판측으로부터 홀수번째의 전극층의 각각과 전기적으로 접속되고, 다른 쪽의 관통 비아가 Si 기판측으로부터 짝수번째의 전극층의 각각과 전기적으로 접속되어 이루어지는 것을 특징으로 하는 부기 13에 기재된 반도체 장치.
(부기 19) 상기 Si 기판은, 그 두께가 30μm∼100μm인 것을 특징으로 하는 부기 13∼18 중 어느 1항에 기재된 반도체 장치.
(부기 20) 다층 배선 구조체와,
상기 다층 배선 구조체 상에, 박막 캐패시터를 갖는 캐패시터 구조체와,
상기 캐패시터 구조체를 피복하는 절연막과,
상기 캐패시터 구조체를 관통하여, 상기 박막 캐패시터 및 다층 배선 구조체와 각각 전기적으로 접속된 관통 비아를 갖는 회로 기판과 ;
상기 회로 기판 상에, 상기 관통 비아와 전기적으로 접속된 반도체 칩을 구비하는 반도체 장치의 제조 방법으로서,
Si 기판 상에 박막 캐패시터를 형성하는 박막 캐패시터 형성 공정과,
상기 Si 기판을 박판화하는 기판 박판화 공정과,
상기 박막 캐패시터 및 Si 기판을 관통하는 관통 구멍을 형성하는 관통 구멍 형성 공정과,
상기 박막 캐패시터와 Si 기판으로 이루어지는 캐패시터 구조체를, 다층 배선 구조체에 접착하는 캐패시터 구조체 접착 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 21) 상기 기판 박판화 공정 및 관통 구멍 형성 공정은,
상기 박막 캐패시터를 관통함과 함께 Si 기판의 두께의 일부를 개구하는 개구부를 형성하고, 다음으로 박막 캐패시터가 형성된 측과는 반대측으로부터 Si 기판을 박판화하여 개구부를 노출시켜 관통 구멍을 형성하는 것을 특징으로 하는 부기 20에 기재된 반도체 장치의 제조 방법.
(부기 22) 상기 박막 캐패시터 형성 공정은, 기판 박판화 공정에 앞서서, Si 기판 상에 하부 전극막, 유전체막 및 상부 전극막을 순차적으로 적층하고, 적층된 하부 전극막, 유전체막 및 상부 전극막을 일괄하여 패터닝하여 박막 캐패시터를 형성하는 것을 특징으로 하는 부기 20 또는 21에 기재된 반도체 장치의 제조 방법.
(부기 23) 상기 기판 박판화 공정은, Si 기판의 두께를 관통 구멍의 직경보다 작게 하는 것을 특징으로 하는 부기 20∼22 중 어느 1항에 기재된 반도체 장치의 제조 방법.
(부기 24) 기판과,
상기 기판 상에 적층된 3층 이상의 전극층과, 인접하는 상기 전극층 사이에 끼워진 유전체막으로 이루어지는 박막 캐패시터와,
소정의 간격으로 서로 격리해서 설치되고, 상기 박막 캐패시터의 외부 접속 단자로서의, 한 쌍의 제1 및 제2 패드 전극을 구비하고,
상기 제1 패드 전극은, 기판측으로부터 홀수번째의 전극층의 각각과 전기적으로 접속되고, 상기 제2 패드 전극은, 기판측으로부터 짝수번째의 전극층의 각각과 전기적으로 접속되고, 상기 제1 패드 전극과 제2 패드 전극 사이에, 적층된 복수의 대략 동등한 정전 용량을 갖는 캐패시터가 병렬 접속되어 이루어지는 것을 특징으로 하는 캐패시터 구조체.
(부기 25) 상기 제1 패드 전극 및 제2 패드 전극 각각의 저면 아래에, 박막 캐패시터를 개구하여, 전극층 단부면을 형성하는 개구부를 갖고,
상기 개구부의 양측의 전극층 단부면간의 거리가 상기 저면으로부터 아래쪽을 향해서 점차로 감소하도록 형성되고,
제1 패드 전극의 저면으로부터, 기판측으로부터 홀수번째의 전극층으로 각각 연장하는 복수의 수직 배선으로 이루어지는 제1 수직 배선부와, 제2 패드 전극의 저면으로부터, 기판측으로부터 짝수번째의 전극층으로 각각 연장하는 복수의 수직 배선으로 이루어지는 제2 수직 배선부를 갖는 것을 특징으로 하는 부기 24에 기재된 캐패시터 구조체.
(부기 26) 상기 개구부는, 대략 역원추 혹은 대략 역각추형의 형상을 갖는 것을 특징으로 하는 부기 25에 기재된 캐패시터 구조체.
(부기 27) 상기 개구부는, 스텝 형상의 측벽면을 갖는 것을 특징으로 하는 부기 25 또는 26에 기재된 캐패시터 구조체.
(부기 28) 상기 제1 수직 배선부는, 상기 제1 패드 전극의 대략 중앙에, 상기 제1 패드 전극과 기판측으로부터 1번째의 전극층을 접속하는 수직 배선과, 상기 수직 배선을 축으로 해서 동심원 형상으로 배치되고, 기판측으로부터 1번째 이외의 홀수번째의 전극층에 접속된 다른 수직 배선으로 이루어지는 것을 특징으로 하는 부기 25∼27 중 어느 1항에 기재된 캐패시터 구조체.
(부기 29) 상기 제2 수직 배선부는, 상기 제2 패드 전극의 대략 중앙을 통하여 기판면에 수직인 가상축에 대하여 동심원 형상으로 배치된 복수의 수직 배선으로 이루어지는 것을 특징으로 하는 부기 25∼28 중 어느 1항에 기재된 캐패시터 구조체.
(부기 30) 기판 상에 설치된 박막 캐패시터와, 소정의 간격으로 서로 격리해서 설치되고, 상기 박막 캐패시터의 외부 접속 단자로서의, 한 쌍의 제1 및 제2 패드 전극을 구비하는 캐패시터 구조체의 제조 방법으로서,
상기 기판 상에 전극층과 유전체막을 교대로 적층하여 3층 이상의 전극층을 갖는 적층체를 형성하는 공정과,
상기 제1 패드 전극을 형성하는 위치에 제1 수직 배선부를 형성하고, 상기 제2 패드 전극을 형성하는 위치에 제2 수직 배선부를 형성하는 배선부 형성 공정과,
상기 제1 수직 배선부 및 제2 수직 배선부의 각각에 접촉하는 제1 패드 전극 및 제2 패드 전극을 형성하는 공정을 포함하고,
상기 배선부 형성 공정은,
상기 제1 패드 전극을 형성하는 위치에 상기 적층체의 표면으로부터, 기판측으로부터 1층째의 전극층의 표면을 노출시키는 제1 개구부를 형성하는 공정과,
상기 제2 패드 전극을 형성하는 위치에, 적층체의 표면으로부터, 기판측으로부터 2층째의 전극층의 표면을 노출시키는 제2 개구부를 형성하는 공정과,
상기 제1 개구부, 제2 개구부, 및 최상층의 전극층을 피복하는 절연막을 형성하는 공정과,
상기 제1 개구부를 충전하는 절연막에, 기판측으로부터 홀수번째의 전극과 각각 접촉하는 복수의 수직 배선으로 이루어지는 제1 배선부를 형성하고, 상기 제2 개구부를 충전하는 절연막에, 기판측으로부터 짝수번째의 전극과 각각 접촉하는 복수의 수직 배선으로 이루어지는 제2 배선부를 형성하는 공정을 포함하는 것을 특징으로 하는 캐패시터 구조체의 제조 방법.
(부기 31) 상기 제1 개구부 및 제2 개구부를 형성하는 공정은,
최상층의 전극층 상에, 제1 개구부 및 제2 개구부를 형성하는 위치를 개구한 레지스트막을 형성하고,
이온밀링법에 의해 상기 기판에 대하여 경사 방향으로부터 이온을 입사시켜 형성하는 것을 특징으로 하는 부기 30에 기재된 캐패시터 구조체의 제조 방법.
(부기 32) Si 기판과,
상기 Si 기판 상에 적층된 3층 이상의 전극층과, 인접하는 전극층 사이에 끼 워진 유전체막으로 이루어지는 박막 캐패시터와,
상기 Si 기판을 관통하는 관통 비아와,
상기 박막 캐패시터를 피복하는 절연막을 개재하여 소정의 간격으로 서로 격리해서 설치되고, 관통 비아와 각각 전기적으로 접속된 한 쌍의 제1 및 제2 패드 전극을 갖는 인터포저를 구비하는 반도체 장치로서,
상기 제1 패드 전극은, 기판측으로부터 홀수번째의 전극의 각각과 전기적으로 접속되고, 상기 제2 패드 전극은, 기판측으로부터 짝수번째의 전극의 각각과 전기적으로 접속되고,
상기 제1 패드 전극과 제2 패드 전극 사이에, 복수의 대략 동등한 정전 용량을 갖는 캐패시터가 병렬 접속되어 이루어지는 것을 특징으로 하는 반도체 장치.
(부기 33) 상기 제1 패드 전극 및 제2 패드 전극 각각의 저면 아래에, 박막 캐패시터를 개구하여, 전극층 단부면을 형성하는 개구부를 갖고,
상기 개구부의 양측의 전극층 단부면간의 거리가 상기 저면으로부터 아래쪽을 향해서 점차로 감소하도록 형성되고,
제1 패드 전극의 저면으로부터, 기판측으로부터 홀수번째의 전극층으로 각각 연장하는 복수의 수직 배선으로 이루어지는 제1 수직 배선부와, 제2 패드 전극의 저면으로부터, 기판측으로부터 짝수번째의 전극층으로 각각 연장하는 복수의 수직 배선으로 이루어지는 제2 수직 배선부를 갖는 것을 특징으로 하는 부기 32에 기재된 반도체 장치.
(부기 34) 상기 개구부는, 대략 역원추 혹은 대략 역각추형의 형상을 갖는 것을 특징으로 하는 부기 33에 기재된 반도체 장치.
(부기 35) 상기 제1 수직 배선부 및 제2 수직 배선부는, 각각의 대략 중앙을 통과하여 Si 기판면에 수직인 가상축에 대하여 동심원 형상으로 배치된 복수의 수직 배선으로 이루어지는 것을 특징으로 하는 부기 33 또는 34에 기재된 반도체 장치.
(부기 36) 부기 32∼35 중 어느 1항에 기재된 반도체 장치와, 상기 반도체 장치와 전기적으로 접속된 다층 배선 구조체를 갖는 회로 기판을 구비하는 전자 장치.
(부기 37) Si 기판 상에 설치된 박막 캐패시터와, 상기 Si 기판을 관통하는 관통 비아와, 상기 박막 캐패시터를 피복하는 절연막을 개재하여 소정의 간격으로 서로 격리해서 설치되고, 관통 비아와 각각 전기적으로 접속된 한 쌍의 제1 및 제2 패드 전극을 구비하는 반도체 장치의 제조 방법으로서,
상기 Si 기판 상에 전극층과 유전체막을 교대로 적층하여 3층 이상의 전극층을 갖는 적층체를 형성하는 적층체 형성 공정과,
상기 제1 패드 전극을 형성하는 위치에 제1 수직 배선부를 형성하고, 상기 제2 패드 전극을 형성하는 위치에 제2 수직 배선부를 형성하는 배선부 형성 공정과,
상기 제1 수직 배선부 및 제2 수직 배선부의 각각에 접촉하는 제1 패드 전극 및 제2 패드 전극을 형성하는 공정을 포함하고,
상기 배선부 형성 공정은,
상기 제1 패드 전극을 형성하는 위치에 상기 적층체의 표면으로부터, Si 기판측으로부터 1층째의 전극층의 표면을 노출시키는 제1 개구부를 형성하는 공정과,
상기 제2 패드 전극을 형성하는 위치에, 적층체의 표면으로부터, Si 기판측으로부터 2층째의 전극층의 표면을 노출시키는 제2 개구부를 형성하는 공정과,
상기 제1 개구부, 제2 개구부, 및 최상층의 전극층을 피복하는 상기 절연막을 형성하는 공정과,
상기 제1 개구부를 충전하는 절연막에, 기판측으로부터 홀수번째의 전극과 각각 접촉하는 복수의 수직 배선으로 이루어지는 제1 배선부를 형성하고, 상기 제2 개구부를 충전하는 절연막에, 기판측으로부터 짝수번째의 전극과 각각 접촉하는 복수의 수직 배선으로 이루어지는 제2 배선부를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 38) 상기 제1 개구부 및 제2 개구부를 형성하는 공정은,
최상층의 전극층 상에, 제1 개구부 및 제2 개구부를 형성하는 위치를 개구한 레지스트막을 형성하고,
이온밀링법에 의해 상기 기판에 대하여 경사 방향으로부터 이온을 입사시켜 형성하는 것을 특징으로 하는 부기 37에 기재된 반도체 장치의 제조 방법.
(부기 39) 상기 적층체 형성 공정 후에, 상기 적층체를 패터닝하여 박막 캐패시터를 형성하는 박막 캐패시터 형성 공정과,
상기 박막 캐패시터가 형성된 측과는 반대측으로부터 Si 기판을 박판화하는 기판 박판화 공정과,
상기 박판화한 Si 기판에 관통 구멍을 형성하는 공정을 포함하는 것을 특징으로 하는 부기 37 또는 38에 기재된 반도체 장치의 제조 방법.
(부기 40) 박막 캐패시터 형성 공정은, 박막 캐패시터 형성 공정보다 전에 행하는 것을 특징으로 하는 부기 39에 기재된 반도체 장치의 제조 방법.
(부기 41) 상기 기판 박판화 공정은, Si 기판의 두께를 관통 구멍의 직경보다 작게 하는 것을 특징으로 하는 부기 39 또는 40에 기재된 반도체 장치의 제조 방법.
본 발명에 따르면, 고주파 동작이 가능하고, 제조 코스트의 저감이 가능한 반도체 장치 및 그 제조 방법, 캐패시터 구조체 및 그 제조 방법을 제공할 수 있다.
Claims (11)
- Si 기판과, 상기 Si 기판을 관통하는 관통 구멍에 절연재를 개재하여 설치된 관통 비아와, 상기 Si 기판의 제1 주면에 설치되고, 상기 관통 비아와 전기적으로 접속된 박막 캐패시터와, 상기 제1 주면과는 반대측의 상기 Si 기판의 제2 주면에 설치되고, 상기 관통 비아와 전기적으로 접속된 외부 접속 단자를 갖는 인터포저와,상기 제1 주면 상 또는 제2 주면 상에 관통 비아와 전기적으로 접속된 반도체 칩을 구비하고,상기 Si 기판은, 그 두께가 관통 구멍의 직경보다 작은 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 박막 캐패시터는, Si 기판의 제1 주면 상에 하부 전극, 유전체막, 및 상부 전극이 순차적으로 퇴적되어 이루어지고,상기 유전체막은, 페로브스카이트 결정 구조를 갖는 산화물 유전체 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
- Si 기판과, 상기 Si 기판을 관통하는 관통 구멍에 절연재를 개재하여 설치된 관통 비아와, 상기 Si 기판의 제1 주면에 설치되고, 상기 관통 비아와 전기적으로 접속된 박막 캐패시터와, 상기 제1 주면과는 반대측의 Si 기판의 제2 주면에 설치되고, 상기 관통 비아와 전기적으로 접속된 외부 접속 단자를 갖는 인터포저와,상기 관통 비아와 전기적으로 접속된 반도체 칩을 구비하는 반도체 장치의 제조 방법으로서,상기 박막 캐패시터를 형성하는 박막 캐패시터 형성 공정과,상기 Si 기판을 박판화하는 기판 박판화 공정과,박판화한 Si 기판에 관통 구멍을 형성하는 관통 구멍 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 다층 배선 구조체와,상기 다층 배선 구조체 상에, 박막 캐패시터를 갖는 캐패시터 구조체와,상기 캐패시터 구조체를 피복하는 절연막과,상기 캐패시터 구조체를 관통하여, 상기 박막 캐패시터 및 다층 배선 구조체와 각각 전기적으로 접속된 관통 비아를 갖는 회로 기판과,상기 회로 기판 상에, 상기 관통 비아와 전기적으로 접속된 반도체 칩을 구비하는 반도체 장치로서,상기 캐패시터 구조체는, 다층 배선 구조체 상에 Si 기판과, 상기 Si 기판을 관통함과 함께 상기 관통 비아가 형성된 관통 구멍과, 상기 Si 기판 상에 형성된 상기 박막 캐패시터로 이루어지고, 상기 Si 기판은, 그 두께가 관통 구멍의 직경보다 작은 것을 특징으로 하는 반도체 장치.
- 제4항에 있어서,상기 박막 캐패시터는, 3층 이상의 전극층과, 인접하는 전극 사이에 끼워진 유전체막으로 이루어지는 것을 특징으로 하는 반도체 장치.
- 다층 배선 구조체와,상기 다층 배선 구조체 상에, 박막 캐패시터를 갖는 캐패시터 구조체와,상기 캐패시터 구조체를 피복하는 절연막과,상기 캐패시터 구조체를 관통하여, 상기 박막 캐패시터 및 다층 배선 구조체와 각각 전기적으로 접속된 관통 비아를 갖는 회로 기판과 ;상기 회로 기판 상에, 상기 관통 비아와 전기적으로 접속된 반도체 칩을 구비하는 반도체 장치의 제조 방법으로서,Si 기판 상에 박막 캐패시터를 형성하는 박막 캐패시터 형성 공정과,상기 Si 기판을 박판화하는 기판 박판화 공정과,상기 박막 캐패시터 및 Si 기판을 관통하는 관통 구멍을 형성하는 관통 구멍 형성 공정과,상기 박막 캐패시터와 Si 기판으로 이루어지는 캐패시터 구조체를, 다층 배선 구조체에 접착하는 캐패시터 구조체 접착 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서,상기 기판 박판화 공정 및 관통 구멍 형성 공정은,상기 박막 캐패시터를 관통함과 함께 Si 기판의 두께의 일부를 개구하는 개구부를 형성하고, 다음으로 박막 캐패시터가 형성된 측과는 반대측으로부터 Si 기판을 박판화하여 개구부를 노출시켜 관통 구멍을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 기판과,상기 기판 상에 적층된 3층 이상의 전극층과, 인접하는 상기 전극층 사이에 끼워진 유전체막으로 이루어지는 박막 캐패시터와,소정의 간격으로 서로 격리해서 설치되고, 상기 박막 캐패시터의 외부 접속 단자로서의, 한 쌍의 제1 및 제2 패드 전극을 구비하고,상기 제1 패드 전극은, 기판측으로부터 홀수번째의 전극층의 각각과 전기적으로 접속되고, 상기 제2 패드 전극은, 기판측으로부터 짝수번째의 전극층의 각각과 전기적으로 접속되고, 상기 제1 패드 전극과 제2 패드 전극과의 사이에, 적층된 복수의 대략 동등한 정전 용량을 갖는 캐패시터가 병렬 접속되어 이루어지는 것을 특징으로 하는 캐패시터 구조체.
- 제8항에 있어서,상기 제1 패드 전극 및 제2 패드 전극 각각의 저면 아래에, 박막 캐패시터를 개구하여, 전극층 단부면을 형성하는 개구부를 갖고,상기 개구부의 양측의 전극층 단부면간의 거리가 상기 저면으로부터 아래쪽을 향해서 점차로 감소하도록 형성되고,제1 패드 전극의 저면으로부터, 기판측으로부터 홀수번째의 전극층으로 각각 연장하는 복수의 수직 배선으로 이루어지는 제1 수직 배선부와, 제2 패드 전극의 저면으로부터, 기판측으로부터 짝수번째의 전극층으로 각각 연장하는 복수의 수직 배선으로 이루어지는 제2 수직 배선부를 갖는 것을 특징으로 하는 캐패시터 구조체.
- 기판 상에 설치된 박막 캐패시터와, 소정의 간격으로 서로 격리해서 설치되고, 상기 박막 캐패시터의 외부 접속 단자로서의, 한 쌍의 제1 및 제2 패드 전극을 구비하는 캐패시터 구조체의 제조 방법으로서,상기 기판 상에 전극층과 유전체막을 교대로 적층하여 3층 이상의 전극층을 갖는 적층체를 형성하는 공정과,상기 제1 패드 전극을 형성하는 위치에 제1 수직 배선부를 형성하고, 상기 제2 패드 전극을 형성하는 위치에 제2 수직 배선부를 형성하는 배선부 형성 공정과,상기 제1 수직 배선부 및 제2 수직 배선부의 각각과 접촉하는 제1 패드 전극 및 제2 패드 전극을 형성하는 공정을 포함하고,상기 배선부 형성 공정은,상기 제1 패드 전극을 형성하는 위치에 상기 적층체의 표면으로부터, 기판측으로부터 1층째의 전극층의 표면을 노출시키는 제1 개구부를 형성하는 공정과,상기 제2 패드 전극을 형성하는 위치에, 적층체의 표면으로부터, 기판측으로부터 2층째의 전극층의 표면을 노출시키는 제2 개구부를 형성하는 공정과,상기 제1 개구부, 제2 개구부, 및 최상층의 전극층을 피복하는 절연막을 형성하는 공정과,상기 제1 개구부를 충전하는 절연막에, 기판측으로부터 홀수번째의 전극에 각각 접촉하는 복수의 수직 배선으로 이루어지는 제1 배선부를 형성하고, 상기 제2 개구부를 충전하는 절연막에, 기판측으로부터 짝수번째의 전극에 각각 접촉하는 복수의 수직 배선으로 이루어지는 제2 배선부를 형성하는 공정을 포함하는 것을 특징으로 하는 캐패시터 구조체의 제조 방법.
- Si 기판과,상기 Si 기판 상에 적층된 3층 이상의 전극층과, 인접하는 전극층 사이에 끼워진 유전체막으로 이루어지는 박막 캐패시터와,상기 Si 기판을 관통하는 관통 비아와,상기 박막 캐패시터를 피복하는 절연막을 개재하여 소정의 간격으로 서로 격리해서 설치되고, 관통 비아와 각각 전기적으로 접속된 한 쌍의 제1 및 제2 패드 전극을 갖는 인터포저를 구비하는 반도체 장치로서,상기 제1 패드 전극은, 기판측으로부터 홀수번째의 전극의 각각과 전기적으 로 접속되고, 상기 제2 패드 전극은, 기판측으로부터 짝수번째의 전극의 각각과 전기적으로 접속되고,상기 제1 패드 전극과 제2 패드 전극과의 사이에, 복수의 대략 동등한 정전 용량을 갖는 캐패시터가 병렬 접속되어 이루어지는 것을 특징으로 하는 반도체 장치.
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