KR100639049B1

KR100639049B1 - 메모리 장치 및 방법

Info

Publication number: KR100639049B1
Application number: KR1019990057139A
Authority: KR
Inventors: 팬테라키스디미트리스씨.; 라우와이티.
Original assignee: 프리스케일 세미컨덕터, 인크.
Priority date: 1998-12-14
Filing date: 1999-12-13
Publication date: 2006-10-27
Anticipated expiration: 2019-12-13
Also published as: JP4717173B2; US6049501A; TW451194B; JP2000215675A; KR20000048102A; CN1226745C; CN1257285A

Abstract

메모리 장치(50)는 제 1 메모리 어레이(12)와 제 2 메모리 어레이(14)를 포함한다. 이 어레이들(12,14)은 4개의 분할된 전류 데이터 버스들(iGDL들;16,18,20,22)에 결합된다. x36 워드 모드의 동작시, 전류 데이터 버스들(16,18,20,22)은 몇몇의 전류-전압 변환기들(24 내지 31)을 통해 출력 버퍼들(56 내지 59)과 직접적으로 통신하기 위해 연결된다. x18 워드 모드의 동작시에는, 전류 데이터 버스들(16,18,20,22)은 전압 버스(52,54, 도 3에 도시되어 있음)를 통해, 변환기들(24 내지 31)을 거쳐 통신하기 위해 연결된다. x18 워드 모드에 대비하여 x36 워드 모드에 대한 접속의 변화는 제조함에 있어서 상단-레벨 금속 옵션에 의하거나 사용자 소프트웨어 프로그래밍에 의해서 실행되며, 메모리 장치(50)는 유리한 속도/파워 결과를 유지하면서 두 개의 구성들 중 하나에 쉽게 연결된다.

메모리 장치, 메모리 어레이, 메모리 장치 구성 방법, 전류 감지 회로, 전압 감지 회로.

Description

메모리 장치 및 방법{A memory device and method}

도 1는 종래 기술에 따른 메모리를 도시하는 블록도.

도 2는 본 발명에 따른 메모리를 도시하는 블록도.

도 3는 도 2의 메모리의 전압 글로벌 데이터 라인 쌍(voltage global data line pair)을 도시하는 개략도.

도 4는 도 2의 메모리의 전류 감지 회로(current sensing circuit)를 도시하는 개략도.

* 도면의 주요 부분에 대한 부호의 설명*

16,18,20,22 : 전류 글로벌 데이터 버스

24 내지 31 : 변환기

35 내지 42 : 출력 회로/구동기

52, 54 : 전압-모드 글로벌 데이터 라인

56, 57 : 입력/출력 버퍼

68, 69 : 데이터 라인

73 내지 77 : P-채널 트랜지스터

본 발명은 일반적으로 집적회로(IC) 설계 및 제조 방법에 관한 것으로, 특히, 두 개의 상이한 출력 워드 크기들을 지원하는 고속 구성 가능 메모리 데이터 버스 구조(architecture)에 관한 것이다.

집적회로(IC) 산업은 전력 소비를 감소시키고 액세스 속도를 개선시키는 동시에 더 높은 저장 용량을 가진, 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM), 내장 DRAM, 불휘발성 메모리, 부동 게이트 메모리 등과 같은 메모리 장치들과 같은, 메모리 생산품을 생산하기에 이르렀다. 도 1는 종래에 일반적으로 사용되는 고밀도, 저전력, 고속, 저가의 SRAM IC들의 현재의 메모리 구조(10)를 도시한다. 도 1에 있어서, 전체 메모리 용량은 일반적으로 두 개의 메모리 어레이들(12,14)로 분할된다. 더 양호한 속도*파워 성능을 얻기 위하여, 도 1의 장치는 전류 감지 기술(current sensing techniques)을 이용한다.

전압 감지를 이용하는 종래의 SRAM 메모리 회로들과는 달리, 현재의 SRAM 메모리 장치들은 전류 감지를 이용하고 있어서, 메모리 어레이들(12,14)로부터 판독된 데이터는 개선된 속도*파워 성능을 가지고 있다. 따라서, 상기 어레이들(12,14) 내의 메모리 셀들은 전류 글로벌 데이터 버스(16,20)를 통해 전류를 공급하여, 전류 글로벌 데이터 버스 라인들을 통한 전류의 크기는 판독을 실행하는 각 메모리 셀 내에 저장된 논리값을 결정하게 된다. 예를 들면, 양의 차동 전류의 흐름이 감지 증폭 회로들(24 내지 31) 중 어느 하나에 의해 검출되며, 그 값은 논리값 1 로서 판독될 것이다. 동일한 방식으로, 음의 차동 전류는 감지 증폭회로들(24 내지 31) 중 어느 하나에 의해 검출되며, 논리값 0 은 그 선택된 메모리 장치에 대한 출력이다. 도 1에 있어서, 전류 글로벌 데이터 버스들(16,18,20,22)은 양의 또는 음의 차동 전류를 전류-전압 변환기(24 내지 31)에 공급한다. 도 1에 있어서, 상기 변환기들(24 내지 31)은 전류 글로벌 데이터 버스들(16 내지 22)로부터의 전류(Ⅰ)를, 출력 회로들/구동기들(35 내지 42)에 제공되는 차동 전압(V) 신호로 변환한다.

전류 감지는 메모리 장치들에 개선된 성능을 제공하는 동시에, 정적 랜덤 액세스 메모리(SRAM)들에서 사용되는 새로운 기술이다. SRAM들의 전류 감지가 새로운 기술이기 때문에, 전류 감지는 IC 산업에 새롭고 상이한 많은 도전을 부여한다. 예를 들면, 고객들은 지금 두 개의 선택 가능한 워드 크기 구성들 중 하나에 제공된 도 1의 전류 감지 메모리 구성들을 요구한다. 특히, 고객들은 도 1의 장치를 요구하고, 도 1의 장치는 도시된 x36 워드 크기 생산품이고, x18 워드 크기의 장치도 물론 제공된다.

도 1은 36 비트 폭의 데이터만을 외부에 위치한 36 출력 터미널들을 통해 집적 회로(IC)에 공급하기 위한 하드 와이어(hard-wired)된 장치를 예시한다. 도 1에 도시된 바와 같이, 9 비트는 어레이(12)의 오른쪽 절반(half)을 통해 공급되고, 9비트는 어레이(12)의 왼쪽 절반을 통해 공급되며, 9 비트는 어레이(14)의 오른쪽 절반으로부터 공급되고, 최종 9 비트(전체 36 비트 중에서)는 어레이(14)의 왼쪽 절반으로부터 공급된다. 몇몇 고객들은 x36 비트를 x18 비트로 반으로 분할한 장치(10)의 워드 크기인 도 1의 x18 워드 모드를 원할 수 있다. 이 경우, 36비트를 제공하기 위해 어레이들(12,14) 둘 모두로부터 병렬로 판독하는 대신에, 어레이들(12 또는 14)중 하나만 임의의 한 시점에 액세스되는데 필요로 하기 때문에, 18 비트만 액세스마다 데이터 버스 출력 터미널들의 최하위 순서 비트에 공급된다. 어느 어레이(12,14)가 판독되느냐에 관계 없이, 18 비트가 정확한 낮은 순서 IC 핀들에 제공되도록 하기 위해, x18 모드는 도 1에 도시된 구조 수정을 요구한다.

종래 기술에서, 종래의 SRAM 전압 감지 방식을 사용할 때, 설계자는 버스(16)를 버스(18)에 간단히 전기적으로 단락시키고, 버스(20)를 조금 첨가된 3 상태 논리를 가지는 버스(22)에 전기적으로 단락시킴으로써, x18 과 x36 구성 사이에서 쉽게 변화시킬 수 있었다. 그러나, 현재의 SRAM들에서 전류 감지 방법을 사용할 때, 버스(16)와 버스(18)의 전기적 단락 및 버스(20)와 버스(22)의 전기적 단락은 실행될 수 없다. 이러한 버스들과 하나가 단락되면, 버스 상의 기생 저항과 커패시턴스는 전류 감지 제품 성능 및 신뢰성의 감소를 가져온다. 어레이들(12,14)의 판독 동작 중, 부가된 저항과 커패시턴스는 셀 전류의 정확하고 일관된 감지를 거의 불가능하게 한다. 따라서, 버스 단락회로에 의해 제 1 메모리 구성을 제 2 메모리 구성으로 변환하는 종래 기술의 방법들은 현재의 전류 감지 SRAM 장치들에서는 실행될 수 없다.

상이한 워드 크기의 두 개의 생산품들을 제공하기 위해 사용될 수 있는 다른 방법은 두 개의 분리된 집적회로, 즉, 제 1 메모리 구성을 위한 집적회로와 제 2 집적회로 구성을 위한 두 개의 분리 집적회로들을 설계하는 것이다. 비용, 유지비, 설계, 유지, 검사, 제조, 및 두 개의 완전히 다른 집적회로의 운송 등은 매력적인 해결책이 아니다. 두 개의 집적회로들을 유지하는 것은 설계에 대한 추가 비용을 발생시키고, 다른 곳에 사용될 수 있고 마켓에 대한 시간을 감소시킬 수 있는 유용한 공학 자원을 낭비하고, 그 외의 다른 단점들을 가진다. 일반적으로, 두 개의 전체적으로 분리 생산라인들을 설계하지 않고, x18 모드 또는 x36 모드 중에서 어느 하나로 쉽게 구성될 수 있는 하나의 생산품을 설계하는 것이 더 바람직하다.

따라서, 전류 감지 성능을 사용하고, 전류 감지 해결의 효과적인 속도*파워 결과를 유지하면서 많은 상이한 워드 크기 모드들 중에서 하나에 구성될 수 있는 메모리 구조에 대한 산업에 이러한 필요가 요구되고 있다.

삭제

바람직한 실시예의 다음의 상세한 설명이 다음의 도면들에 관하여 고려될 때, 본 발명은 더 좋게 이해될 수 있다.
설명의 간단성과 명확성을 위해 도면에 도시된 구성요소들은 정확한 크기로 작성될 필요가 없다는 것을 이해 할 수 있을 것이다. 예를 들면, 어떤 요소의 치수는 명확성을 위해 다른 요소에 비해 과장되었고, 참조 번호들은 동일하거나 유사한 요소를 지시하도록 도면에 반복적으로 기재하였다.
본 발명의 몇몇 실시예들이 상세하게 후술될 것이며, 모든 실시예들에 공통적으로, 과도하게 긴 전류-모드 글로벌 데이터 라인(iGDL)들을 가지는 것을 회피하기 위해, 본 발명은 사전 충전(precharge) 및 등화(equalization) 회로들에 접속된 전류-전압 변환기 및 전압-모드 글로벌 데이터 라인(vGDLs) 쌍들을 사용함으로써 구성 가능한 다중 워드 폭인 전류 감지된 메모리에 관한 것이다. 이 구조의 사용은 정적 랜덤 액세스 메모리(SRAM)의 판독시간의 많은 개선을 가져오고, 고속으로 신뢰할 수 있는 판독 데이터를 제공한다.

본 발명의 실시예들은 도 2내지 4를 참조하여 이하 상세히 설명할 것이다.

도 2는 본 발명에 따른 메모리(50)를 도시하는 블록도이다. 단순성과 명료성을 위해 본 발명을 설명함에 있어서 필수적이지 않은 메모리(50)의 어떤 부분들, 예를 들면, 행과 열 디코딩 및 비트 라인 감지 회로들은 도시되지 않는다. 메모리(50)는 메모리 어레이들 또는 어레이의 절반(12,14), 전류-모드 글로벌 데이터 라인들(iGDLs;16,18,20,22), 전류 감지 회로들(24 내지 31), 전압-모드 글로벌 데이터 라인들(vGDLs;52,54) 및 입력/출력 버퍼들(56 내지 59)을 포함한다. 상기 라인들(16,18,20,52,54)은 여기서는 각각 버스들로서 또한 불리울 수 있다. 설명을 위해, 메모리(50)는 x18의 워드폭 또는 x36의 워드폭을 가지는 메모리로써 구성될 수 있다. 그 외의 다른 실시예들에는 예를 들면, x72,x36,x18,x128,x64,x16,x8 및 x4 또는 이러한 폭들의 임의의 조합과 같은 다른 워드폭들이 사용될 수 있다.

각각의 메모리 어레이의 절반(12,14)들은 타일드 행-열 레이아웃(a tiled row-column layout)에 배열된 종래의 정적 랜덤 액세스 메모리(SRAM)셀들의 복수의 블록들을 포함한다. 데이터는 메모리 어레이들(12,14)의 왼쪽과 오른쪽 양쪽에서 입출력되고, 어레이(12 또는 14)로부터의 데이터의 반은 오른쪽으로부터 입력/출력되고, 어레이(12 또는 14)로부터의 데이터의 다른 반은 왼쪽으로부터 입력/출력된다. 메모리 어레이의 절반(12)의 비트 라인 쌍들은(전형적으로 상보적이고 도 2에 명확히 도시되어 있지 않음) 어레이(12,14)내에 위치된 종래의 전류 모드 감지 증폭기들을 경유하여, "iGDL0/iGDLB0"-"iGDL8/iGDLB8"로 레이블링된 전류 모드 글로벌 데이터 라인들(18,20)에 결합된다. 마찬가지로, 메모리 어레이의 절반(14)의 비트 라인 쌍들(전형적으로 상보적이고 도 2에 명확히 도시되지 않음)은 종래의 전류 모드 감지 증폭기를 통하여 "iGDL0/iGDLB0"-"iGDL8/iGDLB8"로 레이블링된 전류 모드 글로벌 데이터 라인들(16,22)에 결합된다. iGDL#으로 레이블링된 라인은 장상 신호이고, iGDLB#로 레이블링된 라인은 상기 정상 신호의 보수를 나타내어, 차동 신호를 발생시킴을 알 수 있다. 도 2는 최대 워드 크기로써 x36 구조를 도시하며 각각의 버스들(16,18,20,22)은 9개의 데이터 비트를 제공함을 알 수 있다.

도 2에 도시된 것과 같은 x18 모드에서는, 각각의 전류 모드 글로벌 데이터 라인(iGDL)쌍들은 전류 감지 회로들(24 내지 31)의 제 1 단자들에 결합된다. "vGDL0/vGDLB0"-"vGDL8/vGDLB8"로 레이블링된 전압 모드 글로벌 데이터 라인(vGDL)쌍들은 전류 감지 회로들(24 내지 31)의 제 2 단자들에 결합된다. 전압 글로벌 데이터 라인 쌍들은 입력/출력 회로들(56 내지 59)과 유사한 입력/출력(I/O)에 결합된다. 메모리(50)의 오른쪽의 전압-모드 글로벌 데이터 라인들(vGDLs)은 수직으로 배치된 복수의 전압 모드 데이터 라인 쌍들(52)에 의해 입력/출력 버퍼들(58,59)에 결합된다. 메모리(50)의 왼쪽의 전압-모드 글로벌 데이터 라인들은 수직으로 배치된 복수의 전압 모드 데이터 라인 쌍들(54)에 의해 입력/출력 버퍼들(56,57)에 결합된다. 버스(52,54)의 특정 레이아웃 및 회로는 후속하는 도 3에 상세히 도시된다.

도 2에 예시된 실시예에서, 메모리(50)는 x18 워드폭을 가지도록 명확하게 구성된다. 그러나, 도 2의 장치는 금속 마스크 옵션을 사용하여 x18 워드폭 또는 x36 워드폭 중 어느 하나를 가지도록 쉽게 구성될 수 있다. 메모리(50)를 x36 워드폭을 가지도록 구성될 때, 전압 모드 글로벌 데이터 라인(vGDL) 쌍들(52,54)은 사용되지 않고, 메모리(50) 펑션은 도 1의 메모리(10)와 매우 유사하게 나타내기 위해 금속의 상위 레벨(금속 마스크 옵션)에 연결된다. 따라서, x36모드의 경우에, 각각의 36 입력/출력 버퍼들(35 내지 42)은 메모리의 기록 사이클 동안 외부 소스에서 상기 메모리로 입력 데이터를 수신하고, 상기 입력/출력 버퍼(35 내지 42)(도 1에 도시되어 있음)는 메모리의 판독 사이클 동안 출력 데이터를 공급한다. 다시 말하면, x36 모드 내에 구성될 경우, 금속의 상단 레벨은 패턴화되고 이들 각각의 전류-전압 회로들(24 내지 31)을 통해 iGDL들(16,18,20,22)의 경로를 정하기 위해 에칭되어, (56 내지 59)와 유사한 36 I/O 회로들에 출력된다. 그러므로, x36 모드에서는, xGDL 버스들(52,54)(도 3에 도시됨)은 메모리 장치의 다른 부분들과 전체적으로 접속되지 않는다. x36 모드에서는, 상단 레벨 금속 마스크 옵션은 회로들(52,54)이 장치(50)의 x18 모드 내에서만 필요로 되기 때문에 회로(52,54)와 접속하지 않는다.

x18 워드폭으로 메모리(50)을 동작시킴으로써, 상이한 금속 마스크 옵션은 수직으로 배치된 전압-모드 글로벌 데이터 라인(vGDL) 쌍들(52,54)을 도 2에 설명한 것 같은 전류 감지 회로들(24 내지 31)에 결합시키기 위해 사용된다. 또한, 상기 금속 마스크 선택은 입력/출력 버퍼들(56 내지 59) 전체 칩상의 36개 중에 18개의 부분만을 수직으로 배치된 전압 모드 글로벌 데이터 라인 쌍들(52,54)에 접속된다. 또한, 3-상태 버퍼(tri-state buffer)는 상기 어레이들(12,14) 중 하나만 임의의 하나의 시점에서 18 출력 버퍼들(56 내지 59)을 구동하기 위해 회로(24 내지 31)에 연결된다. 다시 말하면, 상기 x18 모드는 도 2에 도시된 바와 같이 vGDL들(52 내지 54)과 I/O 버퍼들(56 내지 59)의 서브세트를 접속하기 위해 상단 레벨 금속 마스크 옵션을 이용하지만, x36 모드는 도 1에 도시된 바와 같이 상기 장치에 결합된 모든 36 I/O 버퍼들(56 내지 59) 및 장치로부터 분리된 vGDL들(52,54)로 상기 장치를 연결하기 위하여 차동 마스크 옵션을 이용한다. 그러한 방법론과 구조는 수용할 수 있는 레벨 이상의 전류 버스 기생(R,C)을 증가시키지 않고 x36 모드와 x18 모드 둘 모두가 연결되며, SRAM 어레이 레벨에서 사용될 수 있는 전류 감지를 허용한다. 따라서, 도 2의 장치는 전류 감지 동작을 유지하면서 두 개의 데이터 폭 모드들 중 하나로 금속을 연결시킬 수 있어서, 상기 장치의 속도*파워 결과는 어느 구성이 선택되느냐에 관계없이 높게 유지된다.

상기 본문은 하나의 방법론을 제시하였고, 여기서, x18과 x36 양쪽을 지원하기 위한 능동 회로는 상기 장치 상에 제조되지만, 상호 접속된다. 일단, 어느 모드가 x18과 x36에 요구되는지 결정되면, 금속의 최종 레벨은 x18 모드 또는 x36 모드 중 어느 하나에 대해 장치와 연결하기 위해 상기 장치 상에 배치된다. 그러나, 상기 논의된 양 구성(x18,x36)은 소프트웨어 프로그래밍 가능 3-상태 버퍼들 또는 버스 경로 내에 위치한 퓨즈들로 최종 제조 상에서 장치에 동시에 하드와이어될 수 있음이 주목되야 한다. 일단 양 구성들이 연결되면, IC 다이(die) 상의 하나 이상의 비트들 또는 불휘발성 영구 비트의 사용자 프로그램가능 설정은 두 개의 모드들(x18,x36)중 하나 내에 메모리를 구성하도록 설정될 수 있다. 다른 형태에서, 두 개의 상이한 버스 구조의 경로 내의 퓨즈들은 여분의 수리 동작이 발생하는 동일 시각에서 선택적으로 끊어 질 수 있으므로, x18 모드 또는 x36 모드 중 어느 하나는 퓨즈에 의해 선택된다.

x18 모드에서 그리고 메모리(50)의 판독 사이클 동안, 데이터는 메모리 어레이의 절반(12) 및/또는 메모리 어레이 절반(14)의 선택된 위치로부터 판독된다. 판독 데이터의 18비트의 각각의 비트는 전류 모드 글로벌 데이터 라인 쌍들(16,18,20,22)의 데이터 라인 차동 쌍에 공급된다. 메모리가 메모리 어레이의 절반(12) 또는 메모리 어레이의 절반(14)으로부터 판독되는지 여부에 의존하는 전류 감지 회로들(24 내지 31) 중 적절한 전류 감지 회로는 vGDL들(52,54) 상의 감지된 전류에서 차동 전압으로 데이터의 비트를 변환하기 위해 사용된다. 상기 차동 전압은 버스들(52,54)에 의해 입력/출력 버퍼들(56 내지 59)에 공급된다. 입력/출력 버퍼들은 버퍼를 위해 동작하고 버스들(52,54) 상의 차동 데이터 비트들을 래치(latch)하고, 판독 사이클의 경우에서는 상기 차동 전압을 단일 종단(single-ended) 데이터 신호로 전환하여, 상기 메모리 집적 회로(IC)의 출력 단자에 공급한다.

기록 사이클의 경우에는, 상기 데이터 흐름은 판독 사이클의 데이터 흐름과 근본적으로 반대이다. 메모리(50)에 기록될 데이터는 메모리(50)의 외부에 위치한 소스로부터 단일 종단 신호로서 입력/출력 버퍼들(56 내지 59)에 의해 수신된다.

설명된 실시예 내에서, 금속 마스크 옵션은 메모리(50)의 워드폭을 구성하기위해 사용되지만, 당업자는 메모리(50)는 구성 데이터를 저장하기 위한 프로그래밍 가능 레지스터들과 같은 능동 회로를 사용하는 다중 워드폭들 사이에 구성 될 수 있음을 알 수 있다. 또한, 설명된 실시예는 두 개의 워드폭 사이의 구성만을 개시하였다. 그 외의 다른 실시예들에서는 두 개 이상의 워드폭이 사용될 수 있다. 이는 3-상태 다중화가 선택된 금속을 부가로 실행함으로 그리고, 입력/출력 버퍼들(56 내지 59)전에 비트를 단지 이동함으로 성취될 수 있다.

메모리(50)와 같은 전류 감지된 메모리의 워드 폭을 변화시키기 위해 전압-모드 글로벌 데이터 라인(vGDL)쌍들(52,54)을 사용함으로써, 과도하게 긴 전류 모드 글로벌 데이터 라인(iGDL)쌍들의 사용을 피할 수 있다. 따라서, 메모리 액세스를 위해 요구되는 시간을 줄이고 신뢰성 있는 판독 데이터를 고속으로 공급할 수 있다. 따라서, 도 2의 장치(40)는 전류 감지된 SRAM 메모리에 전형적으로 연관된 고속*파워 결과의 장점을 줄이지 않고 두 개의 워폭들 중 하나로 쉽게 구성된다.

도 3는 도 2의 메모리(50)의 데이터 라인 쌍들(52,54) 중 하나의 전압 글로벌 데이터 라인(vGDL) 차동 쌍(65)을 도시하는 개략도이다. 데이터 라인쌍(65)은 데이터 라인들(68,69), 사전 충전 및 등화 회로(72), 로드(load) 회로들(86,90,94), 인버터들(79,80,83), 및 전송 게이트들(82,84)을 포함한다. 도시된 바와 같이 데이터 라인들(68,69)은 데이터 라인들(68,69)의 기생저항을 나타내는 레지스터들(98 내지 101) 및 데이터 라인들(68,69) 사이의 결합한 커패시턴스를 나타내는 커패시터들(103,104)에 또한 결합된다. "DATA" 및 "DATAB"로 레이블링된 단자들은 전류 감지 회로들(24 내지 31)의 대응하는 출력 단자들에 결합된다 "VGDLB" 및 "VGDL"로 레이블링된 단자들은 대응하는 입력/출력 버퍼들(56 내지 59)에 결합되어 있다.

사전 충전 및 등화 회로(72)는 P-채널 트랜지스터(73 내지 77)를 포함한다. P-채널 트랜지스터(73,74)는 데이터 라인과 "VDD"로 레이블링된 전력 공급 전압 사이에 결합된다. "FAMP_EN_OR"로 레이블링된 제어 신호 또는 로직 로우(logic low)로써 나타난 "SAL_OR"로 레이블링된 제어 신호 중 어느 하나에 응답하여, P-채널 트랜지스터들(73,74)은 VDD 또는 거의 VDD 까지 증가되는 데이터 라인들(68,69)의 전압을 일으켜 도전성이 된다. P-채널 트랜지스터(75)는 사전 충전 동작에 매우 근접하거나 사전 충전 동작 동안에 데이터 라인(68,69)의 전압을 균등화 시키기 위해 데이터 라인(68)과 데이터 라인(69)을 결합한다. P-채널 트랜지스터(76,77)는 로직 로우로서 나타낸 "FAMP_EN"으로 레이블링된 제어 신호에 응답하여 "DATA" 및 "DATAB"로 레이블링된 입력 단자들을 사전 충전시킨다. 하나의 신호 명 이후의 "B"는 그 신호가 "B"가 없는 동일한 신호를 가지는 신호의 논리적 보수를 나타낸다.

로드 회로(86)는 P-채널 트랜지스터(87,88)를 포함하며, 로드 회로(90)는 P-채널 트랜지스터들(91,92)을 포함하며, 로드 회로(94)는 P-채널 트랜지스터들(95,96)을 포함한다. 분배된 풀업(pull-up) 회로로서 불리우는 로드 회로들(86,90,94)은 데이터 라인(68,69)의 길이에 따라 분배되고, 데이터가 데이터 라인(68,69)에 제공될 때, 데이터 라인들(68,69) 사이의 전압 차를 일으키는 능동 부하로서 동작한다. 예를 들면, 데이터 라인(68)은 로우로 되고 데이터 라인(69)은 하이로 되면, 로드 회로(86)의 P-채널 트랜지스터(88)는 도전성이 되어, 데이터 라인(69)이 보다 빠르게 하이로 되게 한다. 마찬가지로, 로드 회로들(90,94) 각각의 P-채널 트랜지스터(92,96)는 데이터 라인(69)의 전압을 또한 증가시킨다.

메모리(50)가 x18 부분으로서 구성될 때, 메모리(50)의 판독 사이클 동안, 전류 감지 회로(예를 들면, 회로(24)로부터의 차동 데이터는 인버터들(79,80)의 입력 단자에 제공된다. 인버터(79,80)는 상기 데이터 신호를 반전시켜 전송 게이트들(82,84)에 제공한다. "SAL(Sense Amplifier Latch)"로 레이블링된 논리 하이 제어 신호는 전송 게이트들(82,84)이 도전성이 되도록 하고 데이터 라인들(68,69)에 데이터가 제공되도록 한다. 설명된 실시예에 있어서, 데이터 라인들(68,69)과 DATA 및 DATAB로 레이블링된 입력 단자들은 상술된 것처럼 회로(72)를 통해 메모리 어레이(12,14)가 액세스하기 전에 하이 전압에서 사전 충전하고 균등화한다. 로드 회로(86,90,94)는 데이터 라인(68,69) 사이의 전압 차를 증가시킨다. 이 전압 차는 입력/출력 버퍼들(56 내지 59)중 대응하는 하나의 버퍼를 경유하여 메모리(50)로부터 외부의 목적지로 제공된다. 따라서, 도 3는 도 2의 장치(24 내지 31)의 전압 출력이 빠르고 효과적인 방식으로 전압을 출력하기 위해 얼마나 빨리 변환될 수 있는지, 버스들(16 내지 22)상의 전류 감지에는 영향을 미치지 않는다는 것을 알려준다.

도 4는 도 2에서 예시된 메모리(50)의 전류 감지 회로(24)의 개략도이다. 그 외의 다른 전류 감지 회로들(25 내지 31) 각각은 전류 감지 회로(24)와 동일하다. 전류 감지 회로(24)는 전류 감지 회로(24)로 흐르는 전류들(I₁,I₂) 사이의 차를 I1 및 I2 로 레이블링된 각각의 입력 단자을 통하여 감지한다. 전류(I₁,I₂)사이의 차는 전류 감지 회로(24)에 전송된 데이터를 감지하기 위해 이용된다. 입력 단자(I1) 및 상보적인 입력 단자(I2)는 iGDL0 과 iGDLB0에 각각 결합된다.

전류 감지 회로(24)는 전류원으로 동작하는 P-채널 절연 게이트 전계 효과 트랜지스터(FET;126,128)들을 포함한다. FET들(126,128)의 게이트 전극은 "PRECHARGE"로 레이블링된 신호를 수신하기 위해 단자에 접속된다. FETs(126,128)의 소스 전극은 VDD에 접속된다. 전류 감지 회로(24)는 "ENABLE"로 레이블링된 단자에 접속된 게이트를 가지는 P-채널 절연 게이트 FET(130)와 VDD 에 접속된 소스 전극도 포함한다.

전류 감지 회로(24)는 인버터(112), N-채널 절연 게이트 FET(120), 인버터(110) 및 N-채널 절연 게이트 FET(123)를 또한 포함한다. 인버터 (112)는 P-채널 절연 게이트 FET(116)와 N-채널 절연 게이트 FET(117)로 구성된다. 상기 FET들(116,117)의 게이트 전극은 인버터(112)의 입력에 공통적으로 접속된다. FET(116)의 소스 전극은 인버터(112)의 제 1 바이어싱 노드로서 동작하고 FET(130)의 드레인 전극에 접속된다. FET(117)의 소스 전극은 인버터(112)의 제 2 바이어싱 노드로써 동작하고 FET의 드레인 전극과 입력 단자(I1)에 접속된다. FETs(116,117)의 드레인 전극은 인버터(112)의 출력을 형성하기 위해 공통으로 접속된다. 인버터(112)의 출력은 FET(126)의 드레인 전극과 "VO1"로 레이블링된 데이터 출력 단자에 접속된다.

인버터(110)는 P-채널 절연 게이트 FET(114)와 N-채널 절연 게이트FET(115)로 구성된다. FET들(114,115)의 게이트 전극은 인버터(110)의 입력을 형성하기 위해 접속된다. FET(114)의 소스 전극은 인버터(110)의 제 1 바이어싱 노드로 동작하고 FET(130)의 드레인 전극에 접속된다. FET(115)의 소스 전극은 인버터(110)의 제 2 바이어싱 노드로 동작하고 FET(123)의 드레인 전극과 상보 입력 단자(I2)에 접속된다. FET들(114,115)의 드레인 전극은 인버터(110)의 출력을 형성하기 위해 공통으로 접속된다. 인버터(110)의 출력은 FET(128)의 드레인 전극과 전류 감지 회로(24)의 "VO2"로 레이블링된 상보 데이터 출력 단자에 접속된다.

또한, 인버터(112)의 입력은 인버터(100)의 출력에 접속되고, 인버터(110)의 입력은 인버터(112)의 출력에 접속된다. FET들(120,123)의 게이트 전극은 V_DD에 접속된다. FET들(120,123)의 소스 전극은 접지(V_SS)에 접속된다.

전류 감지 회로는 인버터(124)와 두 개의 스위치들을 또한 포함하고, 상기 스위치 중 하나는 인버터들(112,110)의 출력 사이에 결합되고 다른 하나는 인버터들(112,110)의 제 2 바이어싱 노드들 사이에 결합된다. 양호하게도, 인버터들(112,110)의 출력 사이에 결합된 스위치(118)는 P-채널 절연 게이트 FET와 N-채널 절연 게이트 FET로 구성된 두 개의 드랜지스터 통과 게이트이다. 인버터(124)의 입력은 등화 신호를 수신하기 위해 "EQ"로 레이블링된 단자에 접속된다. 인버터(124)의 출력은 스위치(118)의 P-채널 FET 의 게이트 전극에 접속된다. 스위치(118)의 N-채널 게이트 전극은 단자 EQ에 접속된다. 스위치(118)의 트랜지스트의 소스 전극들은 FET들(116,117)의 드레인 전극에 공통으로 접속된다. 스위치(118)의 드레인 전극은 FET들(114,115)의 드레인 전극에 공통으로 접속된다.

양호하게도, 인버터들(112,110)의 제 2 바이어싱 노드들 사이에 결합된 스위치는 N-채널 절연 게이트 FET(122)로 구성된 하나의 트랜지스터 통과 게이트이다. FET(122)의 게이트 전극은 EQ에 접속되고, FET(122)의 소스 전극은 FET(117)의 소스 전극에 접속되며, FET(122)의 드레인 전극은 FET(115)의 소스 전극에 접속된다.

동작함에 있어서, 전류 감지 회로(24)는 입력 단자(I1) 및 상보적인 입력 단자(I2)에 전송된 차동 전류 신호를 감지함으로 데이터를 감지한다. 특히, 전류 감지 회로는 입력 단자(I1) 및 상보적인 입력 단자(I2) 각각을 통해 흐르는 전류((I₁,I₂)를 감지한다. 전류(I₁,I₂)는 차동 전류 신호의 제 1 및 제 2 전류 성분으로서 또한 불리운다. 전류 감지 회로(24)는 두 개의 전류를 발생시키는데, 전류(I₁,I₂)에 따라, 하나는 FET(117)로 흐르고 다른 하나는 FET(115)로 흐른다. 그후 전류 감지 회로(24)는 데이터를 감지하기 위해 FET(117)에 흐르는 전류와 FET(115)에 흐르는 전류를 비교한다.

전류 감지 회로(24)의 FET들은 다른 형태의 트랜지스터, 예를 들면, 바이폴라 트랜지스터, 금속 반도체 FET들, 접합 FET들, 절연 게이트 트랜지스터 등으로 교체될 수 있다. 또한, FET(122)는 스위치로서 동작하고 어떠한 종류의 스위치로 대체될 수 있다. 본 기술 분야에 숙련된 자들은 FET에 대해, 제어 전극으로 동작하는 게이트 전극 및 전류 도전 전극으로 동작하는 드레인 전극을 알 수 있을 것이다. 큰 전압 스윙(voltage swing)으로 인해, 예를 들면, 도 4에 도시된 바와 같이, VDD에서 접지 전압 레벨로부터의, 교차 출력 단자 VO1 및 상보 출력 단자 VO2 사이에 결합된 통과 게이트가 바람직하게도 두 개의 트랜지스터 통과 게이트이다.
본 발명은 특정 실시예들을 참조하여 기술 및 설명되었지만, 본 발명은 설명된 실시예들로 제한하려 의도된 것은 아니다. 당업자들은 본 발명의 정신과 범위를 벗어나지 않고 수정 및 변경이 가능함을 알 수 있을 것이다. 예를 들면, 여기에 설명된 방법은 임의의 복수의 워드 크기의 모드(예를 들면, 72-36-18, 32-16, 128-64-32-16등)사이에서 구성될 수 있는 메모리 장치를 제조하기 위해 사용될 수 있다. 본 발명은 DRAM, SRAM, 캐쉬 메모리, 내장 메모리, 강유전성, 불휘발성 메모리, EPROM, EEPROM, 플래쉬, CCD들, 강자성체 장치 및 메모리 셀 같은 어떠한 메모리 장치에 사용될 수 있다. 도 2는 각각의 두 개의 어레이들(12,14)의 절반들을 도시하며, 그 값들은 다른 구조의 메모리의 한 쪽을 판독할 수 있고, 본 원에 도시된 것보다 더 계층적으로 분할 될 수 있다. 또 다른 해결책은 본 원에 설명된 기술과 장비에 관련하여 사용될 수 있다. 그러므로, 본 발명은 첨부된 특허 청구 범위의 정신을 벗어나지 않는 모든 변경 및 수정을 포함하도록 의도된다.

본 발명에 따라, 전류 감지 성능을 사용함으로써 전류 감지 해결의 효과적인 속도*파워 결과를 유지하면서 많은 상이한 워드 크기 모드들 중에서 하나에 구성될 수 있는 메모리를 제공할 수 있다.

Claims

메모리 장치에 있어서,

제 1 절반과 제 2 절반을 갖는 제 1 메모리 어레이;

상기 제 1 메모리 어레이의 제 1 절반과 전류-전압 변환기들의 제 1 세트 사이에 결합되는 제 1 데이터 버스;

상기 제 1 메모리 어레이의 제 2 절반과 전류-전압 변환기들의 제 2 세트 사이에 결합되는 제 2 데이터 버스;

상기 메모리 장치가 제 1 데이터 폭을 갖도록 구성될 때 상기 전류-전압 변환기들의 제 1 세트와 제 2 세트 둘 모두의 출력들에 결합되는 제 3 데이터 버스를 포함하고,

상기 제 3 데이터 버스는, 상기 메모리 장치가 상기 제 1 데이터 폭과는 다른 제 2 데이터 폭을 갖도록 구성될 때에는 사용되지 않는, 메모리 장치.
메모리 장치에 있어서,

메모리 셀들의 제 1 메모리 어레이;

상기 제 1 메모리 어레이에 결합된 복수의 전류 증폭기들;

상기 복수의 전류 증폭기들에 결합된 전류 글로벌 데이터 버스(current global data bus);

상기 전류 글로벌 데이터 버스에 결합된 복수의 전류-전압 변환기들;

상기 복수의 전류-전압 변환기들에 결합된 전압 글로벌 데이터 버스; 및

상기 전압 글로벌 데이터 버스에 결합된 출력 구동기들을 포함하는, 메모리 장치.
메모리 장치를 구성하기 위한 방법에 있어서,

집적회로를 제공하는 단계로서, 상기 집적회로는 메모리 어레이를 포함하고, 상기 메모리 어레이는 전압-전류 변환기들에 결합된 전류 글로벌 데이터 버스에 결합하고, 상기 집적회로는 전압 글로벌 데이터 버스 및 상기 전류-전압 변환기로부터 초기에 접속해제된 출력 버퍼들을 포함하는, 상기 집적회로 제공 단계 ;

상기 메모리 장치가 xN 또는 xM(M<N 이고, N 과 M은 유한의 양의 정수들)의 출력 워드 크기들을 갖도록 구성되는지의 여부를 결정하는 단계;

xM 구성이 선택되면, 상기 전압 글로벌 데이터 버스를 상기 전류-전압 변환기들에 접속하고 상기 출력 버퍼들을 상기 전압 글로벌 데이터 버스에 접속하는 단계; 및

xN 구성이 선택되면, 상기 전압 글로벌 데이터 버스를 사용하지 않고 상기 전류-전압 변환기들을 상기 출력 버퍼들에 접속하는 단계를 포함하는, 메모리 장치 구성 방법.