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KR100638802B1 - 다양한 커패시턴스 값을 갖는 적층 칩 소자 - Google Patents

다양한 커패시턴스 값을 갖는 적층 칩 소자 Download PDF

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KR100638802B1
KR100638802B1 KR1020030052560A KR20030052560A KR100638802B1 KR 100638802 B1 KR100638802 B1 KR 100638802B1 KR 1020030052560 A KR1020030052560 A KR 1020030052560A KR 20030052560 A KR20030052560 A KR 20030052560A KR 100638802 B1 KR100638802 B1 KR 100638802B1
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South Korea
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conductor pattern
conductor
pattern
opposite ends
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KR1020030052560A
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박인길
김덕희
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주식회사 이노칩테크놀로지
박인길
김덕희
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Abstract

본 발명은 적층 칩 소자에 관한 것으로, 고주파 특성이 우수하며, 다양한 커패시턴스 값을 원하는 대로 갖도록 제작할 수 있는 적층 칩 소자에 관한 것이다. 전술된 본 발명의 목적을 달성하기 위한 적층 칩 소자는 제1 도전체 패턴이 양 대향 단부를 가로질러 형성된 제1 시트와, 제2 도전체 패턴이 상기 제1 시트 상에 형성된 제1 도전체 패턴과 교차하는 방향으로 양 대향 단부를 가로질러 형성된 제2 시트와, 제3 도전체 패턴이 상기 제1 도전체 패턴과 제2 도전체 패턴 사이의 소정 영역에 형성된 제3 시트를 포함하고, 상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 일 단부는 제3 외부 단자에 연결되고, 상기 제1 시트와 제2 시트의 사이에는 제3 시트가 적층된다.
피드스루, 커패시터, 복합, 어레이, 적층 칩

Description

다양한 커패시턴스 값을 갖는 적층 칩 소자{Laminated chip element with various capacitance}
도1a는 종래 기술에 따른 적층 칩 소자의 제조 공정도.
도1b는 종래 기술에 따른 적층 칩 소자의 단면도.
도1c는 종래 기술에 따른 적층 칩 소자의 평면도.
도1d는 종래 기술에 따른 적층 칩 소자의 회로도.
도1e는 종래 기술에 따른 적층 칩 소자의 주파수 특성을 나타내는 그래프.
도2a는 본 발명의 실시예 1에 따른 적층 칩 소자의 제조 공정도.
도2b는 본 발명의 실시예 1에 따른 적층 칩 소자의 등가 회로도.
도3a는 본 발명의 실시예 2에 따른 적층 칩 소자의 제조 공정도.
도3b는 본 발명의 실시예 2에 따른 적층 칩 소자의 평면도.
도3c는 본 발명의 실시예 2에 따른 적층 칩 소자의 회로도.
도3d는 본 발명의 실시예 2에 따른 적층 칩 소자의 주파수 특성을 나타내는 그래프.
도4a는 본 발명의 실시예 3에 따른 적층 칩 소자의 제조 공정도.
도4b는 본 발명의 실시예 3에 따른 적층 칩 소자의 부분 단면도.
도4c는 본 발명의 실시예 3에 따른 적층 칩 소자의 부분 평면도.
도4d는 본 발명의 실시예 3에 따른 적층 칩 소자 일부의 회로도.
도4e는 본 발명의 실시예 3에 따른 적층 칩 소자의 단면도.
도4f는 본 발명의 실시예 3에 따른 적층 칩 소자의 등가 회로도.
도4g는 본 발명의 실시예 3에 따른 적층 칩 소자의 주파수 특성을 나타내는 그래프.
도5는 본 발명의 실시예 4에 따른 적층 칩 소자의 제조 공정도.
도6은 본 발명의 실시예 4의 변형에 따른 적층 칩 소자의 제조 공정도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300, 400, 500, 600: 더미시트
101, 201, 301, 401, 501, 601: 제1 시트
102, 202, 302, 402, 502, 602: 제2 시트
203, 403, 503, 603: 제3 시트
404, 504: 제4 시트
110, 210, 310, 410, 510, 610: 제1 도전체 패턴
111, 211, 311, 411, 511, 611: 제2 도전체 패턴
212, 412, 512, 612: 제3 도전체 패턴
413, 513: 제4 도전체 패턴
120, 220, 320, 420, 520, 620: 소체
130, 230, 330, 430, 530, 630: 제1 외부 단자
131, 231, 331, 431, 531, 631: 제2 외부 단자
132, 232, 332, 432, 532, 632: 제3 외부 단자
140, 340a, 340b, 440a, 440b, 440c, 440d: 중첩 영역
본 발명은 적층 칩 소자에 관한 것으로, 고주파 특성이 우수하며, 다양한 커패시턴스 값을 원하는 대로 갖도록 제작할 수 있는 적층 칩 소자에 관한 것이다.
또한, 본 발명은 고가의 반도체 집적 회로와 중요 전자 부품을 과전압 및 정전기로부터 효율적으로 보호하기 위한 배리스터 소자 및 여러 가지 소자를 결합시켜 제조한 적층 칩 소자에 관한 것이다.
전자회로에 있어서 대표적인 수동소자로서는 저항(R), 커패시터(C), 인덕터(L)가 있으며 이들 수동소자의 기능과 역할은 매우 다양하다. 예를 들면, 저항은 회로에 흐르는 전류의 흐름을 제어하며 교류회로에 있어서는 임피던스 정합(Impedance matching)을 이루는 역할을 하기도 한다. 커패시터는 기본적으로 직류를 차단하고 교류 신호는 통과시키는 역할을 하나 시정수 회로, 시간 지연 회로, RC 및 LC 필터 회로를 구성하기도 하며 커패시터 자체로 노이즈(Noise)를 제거하는 역할을 하기도 한다. 인덕터의 경우는 고주파 노이즈(Noise)의 제거, 임피던스정합 등의 기능을 수행한다.
또한 배리스터 소자는 인가전압에 따라 저항이 변하기 때문에 과전압(서지 전압) 및 정전기로부터 중요 전자 부품과 회로를 보호하는 보호용 소자로 널리 사 용되고 있다. 즉, 평소에는 회로 내에 배치된 배리스터 소자에는 전류가 흐르지 않지만 특정한 전압 이상의 과전압이나 낙뢰 등에 의하여 배리스터 소자의 양단에 과전압 걸리면 배리스터 소자의 저항이 급격히 감소하여 거의 모든 전류가 배리스터 소자에 흐르게 되고, 다른 소자에는 전류가 흐르지 않게 되어 상기 회로는 과전압으로부터 보호된다. 이와 같은 배리스터 소자는 특히 최근에는 전자기기의 소형화에 대응하여 고집적 회로 칩 소자 등을 정전기 및 과전압으로부터 보호하기 위하여 소형화, 어레이화 되는 추세에 있다.
위와 같은 배리스터 소자와 저항 소자와의 결합으로 과전압으로부터의 중요한 전자 부품이나 회로를 효율적으로 보호할 수 있을 뿐만 아니라, 배리스터 소자와 인덕터 소자와의 결합으로 노이즈 성분의 제거도 할 수 있어, 전자 부품이나 회로의 안정된 동작을 보장할 수 있다.
과전압이 인가되지 않은 상태에서 저항-배리스터 결합 소자는 저항-커패시터의 결합 소자 기능을 수행한다. 또한 인덕터-배리스터의 결합은 고주파 노이즈 제거 특성이 양호한 인덕터-커패시터로 이루어지는 파이(π)형 필터를 구현할 수 있다. 이러한 저항-배리스터 결합 소자나 인덕터-배리스터 결합 소자는 회로 내의 이상 과전압이 유입되면 즉시 배리스터의 기능이 발현되어 상술한 바와 같이 과전류를 차단하게 된다. 일반적으로 대표적인 수동소자인 저항, 인덕터, 커패시터 이 세 소자의 적절한 결합으로 회로 내에서 임피던스 매칭 및 고주파-저주파 노이즈 제거 혹은 특성 주파수대의 신호를 선택하는 기능을 수행할 수 있다.
전자 회로에서 상기 결합 소자를 각각의 단일 소자로 사용하는 경우에는 전 류가 흐르는 도선의 길이가 길어지게 되어, 등가 직렬 인덕턴스 값 및 등가 직렬 리지스턴스 값이 달라지게 된다. 따라서 고주파 전류가 잘 흐르지 않게 되는 경우가 발생하며, 상기 각각의 소자들이 소모하는 전력 때문에 삽입 손실이 커지는 현상이 발생하기도 한다. 이러한 이유로 여러 가지 소자가 결합된 적층 칩 소자가 개발 되고 있다.
도1a는 4개의 커패시터 소자가 하나의 칩으로 제조된 종래 기술에 따른 적층 칩 소자의 제조 공정을 나타내는 제조 공정도이고, 도1b 및 도1c는 이러한 종래의 적층 칩 소자의 단면도 및 평면도이다. 도1a를 보면, 제1 시트(101)에는 각 단위 소자의 양 대향 단부를 가로지르는 제1 도전체 패턴(110)이 각 소자마다 하나씩 모두 4개가 병렬로 형성되어 있다. 상기 제1 시트(101)의 제1 도전체 패턴(110)의 양 단부는 입출력단으로 사용되는 제1 및 제2 외부 단자(130, 131)에 연결된다. 제2 시트(102)에는 제1 도전체 패턴(110)에 교차하는 방향으로 제2 도전체 패턴(111)이 형성되고, 그의 양 단부(또는 일 단부)는 공통 단자(접지)로 사용되는 제3 외부 단자(132)에 연결된다. 이와 같은 각 시트를 적층하고 압착 후 적절한 크기로 절단된 후 소성하여 소체로 제조된다. 도1a의 (b)에 도시된 바와 같이 상기 소체의 제1 및 제2 도전체 패턴(110, 111)은 모두 소체의 각 단부에 노출되도록 형성되어, 도1a의 (c)에 도시된 바와 같이 소체의 측면에는 제1, 제2 및 제3 외부 단자(130, 131, 132)를 형성시키고, 전술된 바와 같이 이들 외부 단자에 각각 제1 도전체 패턴(110)의 양 단부와 제2 도전체 패턴(111)의 일 단부를 연결시켜 칩소자를 완성한다. 이때 도면에서 가상선(2점 쇄선)으로 나뉜 부분이 하나의 소자로 작동하게 된다.
도1b는 도1a에 도시된 제조 공정에 따라 완성된 칩 소자에서 선 B-B를 따라 취한 단면도이며, 도1c는 상기 완성된 칩 소자를 위에서 바라본 평면도이다. 일반적으로 커패시터는 전압을 가했을 때 2개의 전극 사이에 전하가 축적되는 소자로서, 유전체를 사이에 두고 두 개의 도전체(전극)가 거리를 두고 떨어져 있을 때 커패시턴스 값이 형성된다. 도1b를 보면 제1 도전체 패턴(110)과 제2 도전체 패턴(111)이 시트의 두께만큼의 거리를 두고 떨어져 있으며, 도1c를 보면 제1 도전체 패턴(110)과 제2 도전체 패턴(111)이 중첩 영역(140)만큼 중첩되어 있다. 따라서 커패시턴스 값은 중첩 영역(140)의 면적에 비례하고, 두 도전체의 거리에 반비례한다.
이러한 구조의 적층 칩 소자는 도1d의 등가 회로도로 나타낼 수 있다. 도1a 내지 도1d에서 도시한 적층 칩은 2단자 적층 칩과는 달리 내부전극이 특이한 구조, 즉 전류 흐름이 90도로 교차하는 구조로 이를 피드스루(feedthrough)형 커패시터라 한다.
이와 같은 3단자 피드스루형 커패시터를 저대역 통과 필터로 사용하는 경우(a)와 일반 커패시터를 저대역 통과 필터로 사용하는 경우의 주파수 특성(b)이 도1e에 도시되어 있다. 도시된 바와 같이 일반적인 커패시터에 비해 피드스루형 커패시터는 자기 공진 주파수 값이 높다. 또한 피드스루형 커패시터는 신호의 입출력단과 접지단이 동일 칩 소자 내에 조밀하게 구현되어 있어 고주파 노이즈에 대한 삽입 손실 값을 크게 할 수 있어 실제로 3단자형 피드스루 적층 칩 소자는 현재 전 자회로에 많이 사용되고 있다.
그러나, 이러한 피드스루형 커패시터 적층 칩 소자에서 커패시턴스 값은 상기 도전체 패턴의 면적과 적층 시트의 두께를 조절함으로써 결정되므로, 원하는 용량의 다양한 커패시턴스 값을 갖는 적층 칩 소자로 제조하는데 한계가 있다.
종래의 적층 칩 소자에서는 여러 가지 소자 특성 예를 들면 공진 주파수, 삽입 손실, 등가직렬저항 등을 목적하는 용도에 맞추어 조절하는 것이 어렵다.
또한, 종래의 적층 칩 소자에서는 제조 공정상의 복잡성과 어려움으로 단일 칩 내에 여러 소자를 복수개 수용할 수 있는 어레이화가 어렵다는 문제점이 있다.
본 발명의 목적은 전술된 종래 기술의 문제점을 해결하기 위한 것으로서, 다양한 용량의 커패시턴스 값을 갖고, 노이즈 제거, 삽입 손실 등의 주파수 특성이 향상된 적층 칩 소자를 제공하는 것이다.
본 발명의 다른 목적은 반도체 접적회로 등의 중요 전자 부품을 과전압 및 정전기로부터 보호하기 위한 적층 칩 소자를 제공하는 것이다.
본 발명의 다른 목적은 소자의 용도에 맞추어 원하는 소자 특성, 예를 들어 삽입 손실, 공진 주파수 또는 등가직렬저항 등이 조절된 적층 칩 소자를 제공하는 것이다.
또한 본 발명의 다른 목적은 원하는 소자를 단일 칩 내에 복수개 배치하는 어레이형으로 제조하여 소형화된 적층 칩 소자를 제공하는 것이다.
전술된 본 발명의 목적을 달성하기 위한 본 발명의 일 태양은 제1 도전체 패턴이 양 대향 단부를 가로질러 형성된 제1 시트와, 제2 도전체 패턴이 상기 제1 시트 상에 형성된 제1 도전체 패턴과 교차하는 방향으로 양 대향 단부를 가로질러 형성된 제2 시트와, 제3 도전체 패턴이 상기 제1 도전체 패턴과 제2 도전체 패턴 사이의 소정 영역에 형성된 제3 시트를 포함하고, 상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 적어도 일 단부는 제3 외부 단자에 연결되고, 상기 제1 시트와 제2 시트의 사이에는 제3 시트가 적층된 적층 칩 소자에 관한 것이다. 이러한 적층 칩 소자에서 상기 제1 시트와 제2 시트 중 적어도 하나의 시트는 둘 이상이고, 제3 시트는 둘 이상일 수 있다.
전술된 본 발명의 목적을 달성하기 위한 본 발명의 다른 태양은 제1 도전체 패턴이 양 대향 단부를 가로질러 형성된 제1 시트와, 상기 제1 도전체 패턴과 교차하는 방향으로 면적이 서로 다른 두 개의 영역으로 구성된 제2 도전체 패턴이 양 대향 단부를 가로질러 형성된 제2 시트를 포함하고, 상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴 각 영역에서 적어도 일 단부는 제3 외부 단자에 연결되고, 상기 제1 시트 및 제2 시트가 적층된 적층 칩 소자에 관한 것이다. 이러한 적층 칩 소자에서 제1 시트 및 제2 시트 중 적어도 하나는 복수개일 수 있다.
전술된 본 발명의 목적을 달성하기 위한 본 발명의 또 다른 태양은 양 대향 단부 측에 각각 이격되어 형성된 제1 및 제2 영역과, 상기 이들 영역과 이격되고 이들 사이에서 상기 양 대향 단부를 연결하는 방향과 교차하는 방향으로 형성된 제3 영역으로 구성된 제1 도전체 패턴이 형성된 제1 시트와, 상기 제1 및 제3 영역의 일부와 중첩되고 상기 제2 및 제3 영역의 일부와 중첩되며 서로 이격된 제4 및 제5 영역으로 구성된 제2 도전체 패턴이 형성된 제2 시트를 포함하고, 상기 제1 도전체 패턴의 제1 및 제2 영역의 일 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제3 영역의 적어도 일 단부는 제3 외부 단자에 연결되고, 상기 제1 시트 및 제2 시트는 적층된 적층 칩 소자에 관한 것이다. 이러한 적층 칩 소자에서 상기 제1 및 제2 시트 중 적어도 하나의 시트는 복수개일 수 있다. 또한, 상기 태양의 적층 칩 소자는 제3 도전체 패턴이 상기 제1 도전체 패턴의 제3 영역과 교차하는 방향으로 양 대향 단부를 가로질러 형성된 제3 시트와, 제4 도전체 패턴이 상기 제3 영역과 동일한 방향으로 양 대향 단부를 가로질러 형성된 제4 시트를 포함하고, 제3 도전체 패턴의 양 대향 단부는 각각 상기 제1 및 제2 외부 단자와 연결되고, 제4 도전체 패턴의 적어도 일 단부는 상기 제3 외부 단자와 연결되고, 상기 제1 시트와 제3 시트 사이에는 제4 시트가 배치될 수 있다. 이러한 적층 칩 소자에서 적어도 상기 제1 시트, 제3 시트, 제4 시트의 각각은 복수개일 수 있으며, 상기 복수의 제4 시트의 제4 도전체 패턴은 서로 다른 폭을 가질 수 있다.
전술된 본 발명의 목적을 달성하기 위한 본 발명의 다른 추가의 태양은 제1 도전체 패턴이 양 대향 단부를 가로질러 형성된 제1 시트와, 제2 도전체 패턴이 상기 제1 시트 상에 형성된 제1 도전체 패턴과 교차하는 방향으로 양 대향 단부를 가로질러 형성된 제2 시트와, 제3 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향 으로 형성된 제3 시트를 포함하고, 제4 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 형성된 제4 시트를 포함하고, 상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 적어도 일 단부는 제3 외부 단자에 연결되고, 상기 제3 및 제4 도전체 패턴의 대향하는 각각의 일 단부는 각 시트의 대응하는 일 단부까지 연장되어 각각 상기 제1 및 제2 외부 단자에 연결되고, 상기 제3 시트와 제4 시트의 사이에는 제2 시트가 적층된 적층 칩 소자에 관한 것이다. 이러한 적층 칩 소자에서 상기 제3 시트와 제4 시트 중 적어도 하나의 시트는 둘 이상이고, 상기 제 1 시트와 제2 시트는 중 적어도 하나의 시트는 둘 이상일 수 있다.
전술된 본 발명의 목적을 달성하기 위한 본 발명의 또 다른 추가의 태양은 제1 도전체 패턴이 양 대향 단부를 가로질러 형성된 제1 시트와, 제2 도전체 패턴이 상기 제1 시트 상에 형성된 제1 도전체 패턴과 교차하는 방향으로 양 대향 단부를 가로질러 형성된 제2 시트와, 제3 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 형성된 제3 시트를 포함하고, 상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 적어도 일 단부는 제3 외부 단자에 연결되고, 제3 도전체 패턴의 일 단부는 시트의 일 단부까지 연장하여 제1 또는 제2 외부 단자에 연결되고, 상기 제1 시트와 제2 시트의 사이에는 제3 시트가 적층된 적층 칩 소자에 관한 것이다. 이러한 적층 칩 소자에서 상기 제2 및 제3 시트는 복수 개일 수 있다.
이들 적층 칩 소자는 상기 적층 칩 소자가 복수개가 병렬로 배치되어 단일칩 내에 어레이형으로 제조될 수 있으며, 상기 제3 외부 단자에 연결된 도전체 패턴 또는 영역은 서로 연결될 수 있다. 또한, 도전체 패턴은 Ag, Pt, Pd등의 금속 패턴을 포함할 수 있으며, 특히 상기 제1 도전체 패턴은 Ni-Cr 또는 RuO2 등의 저항체 패턴을 포함할 수 있다. 상기 시트는 세라믹 시트, 배리스터 시트, PTC 서미스터 시트, 또는 NTC 서미스터 시트를 포함할 수 있다.
다음은 도면을 참조하여 본 발명의 양호한 실시예에 대해 설명하고자 한다.
[실시예 1]
도2a 및 도2d는 본 발명의 일 태양에 따른 적층 칩 소자의 제조 공정도 및 등가 회로도이다. 즉, 소자의 신호 전극과 접지 전극 사이에 부유 전극을 삽입하여 커패시터 2개를 직렬로 연결시킨 구조이다.
도2a는 복수 개의 소자, 예를 들어 4개의 소자가 하나의 칩으로 제조된 본 발명의 일실시예에 따른 적층 칩 소자의 제조 공정을 나타내는 도면이다.
우선 원하는 소자용 성형 시트를 제조한다. 배리스터 소자를 제조한다면, 공업용으로 시판하고 있는 배리스터 소자의 원료 분말을 이용하거나 ZnO 분말에 Bi2O3, CoO, MnO 등의 첨가제를 넣은 원하는 조성에 물 또는 알코올 등을 용매로 24시간 볼밀(Ball Mill)하여 원료분말을 준비한다. 성형 시트를 준비하기 위해 상기 준비된 배리스터용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼 밀(ball mill)로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조하고, 이러한 슬러리를 닥터 블레이드(Doctor blade) 등의 방법으로 도2a와 같이 원하는 두께의 성형 시트(200 내지 203)로 제조한다. 이때 커패시터 소자용 조성의 원료 분말, PTC(positive temperature coefficient) 서미스터 소자용 조성의 원료 분말 또는 NTC(negative temperature coefficient) 서미스터 소자용 조성의 원료 분말도 상기와 같은 방법으로 원하는 두께의 성형 시트로 제조할 수 있다.
상기와 같이 제조된 시트 위에 특수하게 설계된 내부전극 패턴의 스크린을 이용하여 스크린 프린팅(screen printing) 등의 방법으로 Ag, Pt, Pd 등의 도전성 페이스트(Paste)를 인쇄하여 도전체 패턴을 형성한다. 즉, 시트의 양 대향 단부를 가로지르는 제1 도전체 패턴(210)을 형성하여 제1 시트(201)를 제조하고, 제1 도전체 패턴(210)에 교차하는 방향으로 시트를 가로지르는 제2 도전체 패턴(211)을 형성하여 제2 시트(202)를 제조하고, 제1 도전체 패턴(210)과 제2 도전체 패턴(211) 사이의 소정 영역에 배치되며 외부 전극과는 절연되는 부유 전극으로서의 제3 도전체 패턴(212)을 형성하여 제3 시트(203)를 제조한다. 이때 제1 도전체 패턴(210) 및 제3 도전체 패턴(212)은 단위 소자(2점 쇄선으로 표시함)당 하나씩 배치되도록 복수개를 연속적으로 형성하며, 공통 전극과 연결되는 제2 도전체 패턴(211)은 단위 소자들을 가로질러 연결되도록 형성한다. 또한 제1 도전체 패턴(210)의 양 단부와 제2 도전체 패턴(211)의 적어도 일 단부는 외부로 노출되어 제1 내지 제3 외부 단자(230 내지 232)와 연결될 수 있도록 형성한다.
상기와 같은 도전체 패턴은 그 일부를 예를 들면 제1 도전체 패턴(210)을 RuO2와 같은 저항성 페이스트로 인쇄하여 형성하므로 소자 내에 저항 성분을 결합시킬 수 있다.
상기와 같이 각 도전체 패턴이 형성된 제1 내지 제3 시트(201 내지 203)를 제1 시트(201), 제3 시트(203) 및 제2 시트(202)의 순서대로 원하는 수만큼 쌍을 이루어 적층하고 그 위에 더미시트(200)를 적층하여, 즉 원하는 커패시턴스 값이 되도록 시트의 적층 수를 조절하여 적층하여 적층된 층이 밀착되도록 열과 압력을 가하여 압착한다. 이때, 도2a와 같이 제2 시트(202)를 중심으로 상하부에 각각에 제3 시트(203) 및 제1 시트(201)를 적층하여 커패시턴스 값을 조절할 수도 있다. 즉, 본 실시예는 제1, 제2 및 제3 시트(201 내지 203)가 각각 하나씩 적층된 칩 소자일 수 있으며, 이들 시트가 다양한 조합으로 복수 개로 적층되어 단일 칩을 이룰 수도 있다. 또한 커패시턴스 값을 더 낮추기 위해서 제3 시트(203)를 복수개 적층할 수도 있다.
상기와 같이 적층되고 압착된 적층물을 적절한 크기로 절단한다. 예를 들어 단위소자를 표시하는 2점 쇄선으로 절단할 경우는 단위소자가 단일 칩으로 절단되며, 복수개의 소자를 주기적으로 절단하는 경우는 복수개의 소자가 단일 칩으로 절단된다. 즉, 도2a와 같이 4개의 단위 소자가 배치되도록 절단하면 4개의 단위 소자가 병렬 배치된 어레이형 단일 칩으로 절단할 수 있다.
상기와 같이 절단된 적층물 내의 각종 바인더 등 유기물 성분을 모두 제거하기 위하여 약 300℃ 정도에서 가열하여 베이크 아웃(Bake-out)시킨 후 온도를 상승 시켜 적당한 소성온도(예를 들면 약 1,100℃)에서 적층물을 소성한다.
소성된 적층물의 외부에 적층물의 내부의 각 도전체 패턴과 연결되는 외부 단자를 형성하여 적층 칩을 완성한다. 외부 단자는 형성할 전극의 수(소체의 측면에 인쇄되는 외부 단자의 개수, 예를 들면 4개)와 위치에 따라 원주면에 홈이 파여진 고무 디스크(disc)에 은 페이스트(Ag-paste)를 묻힌 후 소체에 디스크를 밀착 회전시켜(dipping작용) 전극을 인쇄한 뒤 적절한 온도에서 소성한다.
상기와 같이 제조된 적층칩은 제1 시트(201)에는 각 단위 소자의 양 대향 단부를 가로지르는 제1 도전체 패턴(210)이 각 소자마다 하나씩 모두 4개가 병렬로 형성되며, 제2 시트(202)에는 제1 도전체 패턴(210)에 교차하는 방향으로 제2 도전체 패턴(211)이 형성되고, 제3 시트(203)에는 제1 도전체 패턴(210)과 제2 도전체 패턴(211) 사이의 소정 영역에 외부 전극과 절연되는 제3 도전체 패턴(212)이 형성된다. 또한 제1 도전체 패턴(210)의 양 단부와 연결되는 제1 및 제2 외부 단자는 입출력 단자(신호 전극)이며, 제2 도전체 패턴(211)의 양 단부에 연결된 제3 외부 단자는 공통 단자(접지 전극)이다. 이 경우, 공통 단자(접지 전극)는 제2 도전체 패턴(211)의 일 단부에 연결될 수도 있다.
이때 도면에서 가상선으로 나뉜 부분이 하나의 소자로 작동하게 된다. 우선, 제1 시트(201), 제3 시트(203) 및 제2 시트(202) 하나씩 단위 시트쌍만 적층된 구조를 살펴보면, 제1 도전체 패턴(210)과 제3 도전체 패턴(212)이 중첩된 영역이 있고, 제3 도전체 패턴(212)과 제2 도전체 패턴(211)이 중첩된 영역이 있다. 상기 중첩된 영역들에 각각 커패시턴스 값이 발생하여 도2b의 등가회로도에 나타낸 바와 같이 2개의 커패시터가 직렬로 연결된 구조가 된다. 제1 도전체 패턴(210)과 제3 도전체 패턴(212)이 중첩된 영역에서 나타나는 커패시턴스 값을 C1, 제3 도전체 패턴(212)과 제2 도전체 패턴(211)이 중첩된 영역에서 나타나는 커패시턴스 값을 C2라 하면, 상기 C1 및 C2의 값을 가지는 커패시터가 직렬로 연결된 등가 커패시턴스 값은 다음과 같은 식으로 나타낼 수 있다. 즉, 커패시터가 직렬로 되면 커패시턴스 값이 낮아진다.
1/C = 1/C1 + 1/C2
또한 상기 도2a에 도시된 소자는 제2 도전체 패턴(211)을 사이에 두고 제1 및 제3 도전체 패턴(210, 212)이 상하에 배치되므로 양쪽에 커패시턴스 값을 형성한다.
이와 같이 제조된 적층 칩 소자는 도1a에 도시된 종래기술의 피드스루형 커패시터 칩 소자와 비교해서 커패시턴스 값이 낮아진다. 그러므로 공진주파수를 조절하기 위해 종래 기술의 적층 커패시터와 동일용량이 필요한 경우 커패시턴스 값을 증가시키기 위해 적층수를 증가시켜야 하므로 등가직렬저항이 낮아져 삽입손실특성을 향상시킬 수 있다. 이는 커패시터에서 등가직렬저항은 내부 도전체의 두께를 증가시킬수록 또는 적층 수를 증가 시킬수록 낮아지게 되어 감소된 등가직렬저항이 노이즈 성분의 그라운드 면(ground plane)으로 작용하여 우회(by-pass)를 유리하게 하므로 노이즈필터의 성능 척도인 삽입손실(inserion loss)의 절대치를 증가시키는 것이다.
본 실시예에 의한 적층 칩 소자는 거리 또는 면적에 의해 커패시턴스 값을 낮춘 적층 칩 소자와 비교했을 때, 커패시터를 통과하는 고주파 노이즈 전류가 제3 도전체 패턴(212)의 부가에 의해 증가한다. 따라서, 상기 칩을 저대역 통과 필터에 사용할 때에 고주파 노이즈에 대한 삽입 손실 값을 크게 할 수 있다.
[실시예 2]
도3a 내지 도3d에 도시된 본 실시예 2는, 공통 단자와 연결되는 도전체 패턴의 형상을 변형하여 커패시턴스 값을 다양하게 변화시킬 수 있는 구조이다.
도3a는 4개의 소자가 하나의 칩으로 제조된 본 실시예에 따른 적층 칩 소자의 제조 공정을 나타내는 제조 공정도이고, 도3b는 이러한 실시예 2의 적층 칩 소자의 평면도이다.
실시예 1과 동일한 방법으로 원하는 소자용 성형 시트를 제조한다.
상기와 같이 제조된 시트 위에 특수하게 설계된 내부전극 패턴의 스크린을 이용하여 스크린 프린팅(screen printing) 등의 방법으로 Ag, Pt, Pd 등의 도전성 페이스트(Paste)를 인쇄하여 도전체 패턴을 형성한다. 즉, 시트의 양 대향 단부를 가로지르는 제1 도전체 패턴(310)을 형성하여 제1 시트(301)를 제조하고, 제1 도전체 패턴(310)에 교차하는 방향으로 면적이 서로 다른 제1 및 제2 영역(311a, 311b)으로 구성된 제2 도전체 패턴(311)을 형성하며 제1 영역(311a) 및 제2 영역(311b)을 한쪽 끝단에서 서로 연결되도록 하여 제2 시트(302)를 제조한다.
이때 단일 칩 내에 복수 개의 소자를 형성하는 경우 제1 도전체 패턴(310)은 단위 소자(2점 쇄선으로 표시함)당 하나씩 배치되도록 복수개를 연속적으로 형성하며, 공통 전극과 연결되는 제2 도전체 패턴(311)은 단위 소자들을 가로질러 제1 영 역 및 제2 영역이 각각 연결되도록 형성한다. 또한 제1 도전체 패턴(310)의 양 단부와 제2 도전체 패턴(311)의 적어도 일 단부는 외부로 노출되어 제1 내지 제3 외부 단자(330, 331, 332)에 각각 연결될 수 있도록 형성한다.
또한 도면에는 도시되어 있지 않지만, 상기 제2 도전체(311)의 제1 및 제2 영역(311a, 311b)은 직접 연결되어 있지 않고, 외부 단자를 형성할 때 상기 외부 단자에 각각 연결되도록 상기 소자를 제조할 수도 있다.
상기와 같은 도전체 패턴은 그 일부를 예를 들면 제1 도전체 패턴(310)을 RuO2와 같은 저항성 페이스트로 인쇄하여 형성하므로 소자 내에 저항 성분을 결합시킬 수 있다.
상기와 같이 각 도전체 패턴이 형성된 제1 및 제2시트(301, 302)를 교호로 원하는 수만큼 쌍을 이루어 적층하고 그 위에 더미시트(300)를 적층하여, 즉 원하는 커패시턴스 값이 되도록 시트의 적층 수를 조절하여 적층하여 적층된 층이 밀착되도록 열과 압력을 가하여 압착한다.
상기와 같이 적층되고 압착된 적층물을 실시예 1과 같은 방법으로 적절한 크기로 절단하고, 절단된 적층물을 가열하여 베이크 아웃(Bake-out)시킨 후 온도를 상승시켜 적당한 소성온도(예를 들면 약 1100℃)에서 소성한다.
소성된 적층물의 외부에 적층물의 내부의 도전체 패턴과 연결되는 외부 단자를 실시예 1과 같은 방법으로 형성하여 적층 칩을 완성한다.
상기와 같이 제조된 적층 칩에서 상기 제1 시트(301)에는 양 단부를 가로지 르는 제1 도전체 패턴(310)이 형성되고 제2 시트(302)에는 제1 도전체 패턴(310)에 교차하는 방향으로 면적이 서로 다른 제1 및 제2 영역(311a, 311b)으로 구성되는 제2 도전체 패턴(311)이 형성된다. 제1 도전체 패턴(310)의 양 단부는 입출력단자인 제1 및 제2 외부 단자(330, 331)와 연결되며, 제2 도전체 패턴(311)의 제1 및 제2 영역(311a, 311b)의 양 단부는 공통 단자(접지)인 제3 외부 단자(332)와 연결된다. 이 경우, 공통 단자(접지 전극)는 제2 도전체 패턴(311)의 일 단부에 연결될 수도 있다.
완성된 칩 소자를 위에서 바라본 평면도인 도3b에 표시되었듯이 제1 도전체 패턴(310)과 제2 도전체 패턴(311)은 중첩되며, 상기 제2 도전체 패턴(311)이 면적이 다른 제1 및 제2 영역(311a, 311b)으로 나뉘어져 있기 때문에, 제1 도전체 패턴(310)과 중첩되는 두 개의 중첩 영역(340a, 340b)도 그 면적이 서로 다르다. 따라서 커패시턴스 값은 상기 면적이 다른 두 개의 중첩 영역(340a, 340b)에서 각각 다르게 된다. 상기 커패시턴스 값을 각각 C1과 C2라고 하면, 본 실시예에 따른 단위 소자는 두개의 커패시터가 병렬로 연결된 구조로 등가 커패시턴스 값은 C = C1 + C2가 된다. 이러한 구성의 적층 칩 소자는 도3c의 회로도로 나타낼 수 있다.
또한 상기의 구조에서 제1 도전체 패턴(310)을 저항 페이스트로 인쇄하여 형성한 경우는 단위 소자 내에 저항 성분이 결합된다. 즉, 저항 성분의 양단에 두개의 커패시터 C1, C2가 병렬로 배치되는 구조이다.
이와 같이 도3a에 도시된 공정에 따라 제조된 칩 소자는 입력단과 출력단에 커패시턴스 값이 각각 다른 두개의 커패시터가 구성된다. 이러한 구조의 커패시터 는 입력단과 출력단에 각각 용량이 다른 커패시터가 필요한 경우 설계할 수 있는 구조이다. 또한, 저대역 통과 필터로 사용하는 경우, 도3d에 도시된 그래프와 같이 두개의 자기 공진 주파수를 가지게 되어 좀 더 넓은 범위의 고주파의 노이즈를 제거할 수 있다.
[실시예 3]
도4a 내지 도4g에 도시된 본 실시예는, 신호 입출력 단자와 연결되는 도전체 패턴과 공통 단자와 연결되는 도전체 패턴을 동일 시트 상에 형성하고 상부 또는 하부에 부유 전극 도전체 패턴을 형성하여 커패시턴스 값을 다양하게 변화시킬 수 있는 구조이다.
도4a는 4개의 소자가 하나의 칩으로 제조된 본 실시예에 따른 적층 칩 소자의 제조 공정을 나타내는 제조 공정도이다.
실시예 1과 동일한 방법으로 원하는 소자용 성형 시트를 제조한다.
상기와 같이 제조된 시트 위에 특수하게 설계된 내부전극 패턴의 스크린을 이용하여 스크린 프린팅(screen printing) 등의 방법으로 Ag, Pt, Pd등의 도전성 페이스트(Paste)를 인쇄하여 도전체 패턴을 형성한다. 즉, 시트의 양 대향 단부 측에 각각 이격되어 형성된 제1 영역(410a) 및 제2 영역(410b)과, 상기 이들 영역과 이격되고 이들 사이에서 상기 양 대향 단부를 연결하는 방향과 교차하는 방향으로 형성된 제3 영역(410c)으로 구성된 제1 도전체 패턴(410)을 형성하여 제1 시트(401)를 제조한다. 이때 제1 영역(410a) 및 제2 영역(410b)의 시트 끝단 쪽의 일 단부는 입출력 단자인 제1 및 제2 외부 단자(430, 431)와 연결되며, 상기 제3 영역(410c)의 양 단부는 공통 단자인 제3 외부 단자(432)와 연결된다. 이 경우, 공통 단자(접지 전극)는 제3 영역(410c)의 일 단부에 연결될 수도 있다.
또한 상기 제1 시트(401)의 제1 도전체 패턴(410)의 제1 영역(410a) 및 제3 영역(410c)의 일부와 중첩되는 제4 영역(411a)과, 상기 제1 시트(401)의 제1 도전체 패턴(410)의 제3 영역(410c) 및 제2 영역(410b)의 일부와 중첩되는 제5 영역(411b)으로 구성되며 외부 단자와는 절연되는 제2 도전체 패턴(411)을 형성하여 제2 시트(402)를 제조한다. 이때 제1 도전체 패턴(410)의 제1 영역(410a), 제2 영역(410b) 및 제2 도전체 패턴(411)은 단위 소자(2점 쇄선으로 표시함)당 하나씩 배치되도록 복수개를 연속적으로 형성하며, 공통 전극과 연결되는 제1 도전체 패턴(410)의 제3영역(410c)은 단위 소자들을 가로질러 연결되도록 형성한다.
또한 상기의 시트의 양 대향 단부를 가로지르는 제3 도전체 패턴(412)을 형성하여 제3 시트(403)를 제조하고, 제3 도전체 패턴(412)에 교차하는 방향으로 시트를 가로지르는 제4 도전체 패턴(413)을 형성하여 제4 시트(404)를 제조한다. 이때 신호 입출력 단자와 연결되는 제3 도전체 패턴(412)은 단위 소자(2점 쇄선으로 표시함)당 하나씩 배치되도록 복수개를 연속적으로 형성하며, 공통 전극과 연결되는 제4 도전체 패턴(413)은 단위 소자들을 가로질러 연결되도록 형성한다. 또한 제3 도전체 패턴(412)의 양 단부와 제4 도전체 패턴(413)의 적어도 일 단부는 외부로 노출되어 제3 외부 단자(432)와 연결될 수 있도록 형성한다.
상기와 같은 도전체 패턴은 그 일부를 예를 들면 제3 도전체 패턴(412)을 RuO2와 같은 저항성 페이스트로 인쇄하여 형성하므로 소자 내에 저항 성분을 결합시킬 수 있다.
상기와 같이 각 도전체 패턴이 형성된 제1 내지 제4 시트(401 내지 404)는 여러 가지 조합으로 적층하여 다양한 적층 칩을 제조할 수 있다. 우선, 상기의 제1 및 제2 시트(401, 402)만을 교호로 원하는 수만큼 쌍을 이루어 적층하고 그 위에 더미시트(400)를 적층하여 적층물로 제조한다. 이때 제1 및 제2 시트(401, 402)를 하나씩만 적층할 수 있고, 제1 시트(401)를 중심으로 상하로 제2 시트(402)를 적층할 수 있고, 제2 시트(402)를 중심으로 상하로 제1 시트(401)를 적층할 수 있고, 제1 및 제2 시트(401, 402)를 교호로 반복적으로 원하는 수만큼 적층 할 수도 있다. 이러한 다양한 적층 방법으로 원하는 커패시턴스 값을 얻을 수 있다.
또한 상기의 제1 내지 제4 시트(401 내지 404)를 적층하여 적층물을 제조한다. 즉, 상기와 제1 및 제2 시트(401, 402)가 다양하게 적층된 적층물의 상부 또는 하부 또는 상하부 모두에 제3 시트(403) 및 제4 시트(404)를 적층하여 적층물로 제조한다. 이때 상부 또는 하부에 부가되는 제3 시트(403) 및 제4 시트(404)의 적층 수를 변화시킬 수 있다. 또한 상부 및 하부 모두에 제3 시트(403)와 제4 시트(404)가 형성되는 경우 상부 및 하부에 적층되는 제4 시트(404)의 제4 도전체 패턴(413)의 폭을 도4a에 도시한 바와 같이 서로 다르게 할 수 있다.
상기와 같이 여러 가지 방법으로 적층된 적층물의 층이 밀착되도록 열과 압력을 가하여 압착한다.
상기와 같이 압착된 적층물을 실시예 1과 같은 방법으로 적절한 크기로 절단하고, 절단된 적층물을 가열하여 베이크 아웃(Bake-out)시킨 후 온도를 상승시켜 적당한 소성온도에서 소성한다.
소성된 적층물의 외부에 적층물의 내부의 도전체 패턴과 연결되는 외부 단자를 실시예 1과 같은 방법으로 형성하여 적층 칩을 완성한다.
상기와 같이 제조된 적층칩은 다양한 구조로 제조된다. 우선, 제1 시트(401)와 제2 시트(402)가 하나씩만 적층된 적층 칩은 제1 시트(401)의 각 단위 소자에는 양 대향 단부 측에 각각 이격되어 형성된 제1 영역(410a) 및 제2 영역(410b)과, 상기 이들 영역과 이격되고 이들 사이에서 상기 양 대향 단부를 연결하는 방향과 교차하는 방향으로 형성된 제3 영역(410c)으로 구성된 제1 도전체 패턴(410)이 형성된다. 상기 제1 영역(410a) 및 제2 영역(410b)의 일 단부는 각각 입출력 단자인 제1 및 제2 외부 단자(430, 431)와 연결되고, 상기 제3 영역(410c)의 양 단부는 공통 단자인 제3 외부 단자(432)와 연결된다. 이 경우에도, 공통 단자는 제3 영역(410c)의 일 단부에 연결될 수 있다. 또한 제2 시트(402)에는 상기 제1 영역(410a) 및 제3 영역(410c)의 일부가 서로 중첩되는 제4 영역(411a)과, 제3 영역(410c) 및 제2 영역(410b)의 일부가 서로 중첩되는 제5 영역(411b)으로 구성되며 외부 전극과는 절연되는 부유층으로 제2 도전체 패턴(411)이 형성된다.
도4b, 도4c 및 도4d를 참조하여 상기 소자를 설명한다. 도4b는 제1 시트(401)와 제2 시트(402)가 적층된 적층 칩에서 가상선으로 나뉘어진 하나의 소자에 대한 단면도이고, 도4c는 평면도, 도4d는 회로도이다. 상기 단면도 및 평면도 에서 볼 수 있듯이, 상기 제1 영역(410a) 및 제3 영역(410c)의 일부는 각각 제4 영역(411a)과 중첩되어 두 개의 중첩 영역(440a, 440b)이 형성되고, 상기 제3 영역(410c) 및 제2 영역(410b)의 일부는 각각 제5 영역(411b)과 중첩되어 두 개의 중첩 영역(440c, 440d)을 이룬다. 상기 중첩 영역(440a, 440b, 440c, 440d)에서는 그 면적에 대응하는 각각의 커패시턴스 값이 형성된다. 이것을 회로도로 구성하면 도4d와 같다. 입력 단자를 나타내는 a와 연결된 제1 영역(410a)과 공통 단자로 사용되는 제3 영역(410c) 사이에 두 개의 커패시턴스(C31, C32)가 형성되어 이들은 직렬로 연결되고, 상기 출력 단자를 나타내는 b와 연결된 제2 영역(410b)과 공통 단자로 사용되는 제3 영역(410c) 사이에도 역시 두 개의 커패시턴스(C41, C42)가 형성되어 이들은 직렬로 연결된다.
다음으로 도4a, 도4a의 (c)에서 선 E-E를 따라 취한 단면도인 도4e, 도4f 및 도4g를 참조하여 제2 시트(402)를 사이에 두고 상하부에 제1 시트(401)가 적층되고, 다시 그 상하부 각각에는 제4 및 제3 시트(404, 403)가 차례로 적층되고 최상부에는 더미시트(400)가 적층된 적층 칩의 구조를 설명한다.
도4e는 상기와 같이 적층된 적층 칩에서 가상선으로 나뉘어진 하나의 소자에 대한 단면도이고, 도4f는 등가회로도이다. 상기 단면도에서 볼 수 있듯이, 내부에 제1 시트(401) 및 제2 시트(402)의 적층에 의해 형성되는 직렬로 연결되는 각각의 커패시턴스 값(상기에서 설명) 외에 상하부 각각에 적층된 제4 및 제3 시트(404, 403)의 도전체 패턴이 중첩되는 부분에 커패시턴스 값이 발생한다. 즉, 적층물의 제3 도전체 패턴(412)과 그의 상하에 적층된 제4 도전체 패턴(413)에 의해 각각 커 패시턴스 값을 가지게 된다. 이때 상하부에 위치한 제4 도전체 패턴(413)의 폭을 다르게 하면, 상하에 있는 두개의 제3 도전체 패턴(413)의 중첩 영역이 각각 다르게 나타나고, 중첩 영역의 면적에 따라 커패시턴스 값이 다른 두개의 커패시터(C1, C2)로 작용한다. 이러한 적층 칩 소자의 등가 회로도는 도4f와 같이 나타낼 수 있다. 단, C3와 C4의 값을 가지는 커패시터는 제2 도전체 패턴(411)을 중심으로 상하에 있는 각각의 제1 도전체 패턴(410)에 각각 나타나지만 도시를 생략했다.
이와 같은 방법으로 만들어진 적층 칩 소자는 도4f에 나타내었듯이 입력단과 출력단에 다수의 커패시턴스 값이 구성된다. 이러한 구조의 커패시터는 입력단과 출력단에 다수의 커패시터가 필요한 경우 설계할 수 있는 구조이다. 또한, 제1 시트(401) 및 제2 시트(402)를 적층하여 직렬로 연결되는 커패시터를 발생시키는 경우 전체 커패시턴스 값이 감소하는 효과가 나타나므로, 동일한 커패시턴스 값을 얻기 위한 내부 적층수가 증가하여 등가직렬저항을 낮추게 되고 삽입손실 등의 주파수 특성을 향상시킬 수 있다. 도4f에 나타낸 등가회로를 가지는 적층 칩 소자를 저대역 통과 필터로 사용하는 경우, 도4g에 도시된 그래프와 같이 4개의 자기 공진 주파수를 가지게 되어 좀 더 넓은 범위의 고주파 노이즈를 제거할 수 있다.
상기와 같이 적층시트의 상하부에 제3 시트(403) 및 제4 시트(404)를 추가로 적층한 적층 칩 소자의 경우 일부 도전체 패턴 예를 들어 제3 도전체 패턴(412)을 저항성 페이스트를 인쇄하여 형성하므로 적층 칩 내에 별도의 추가 공정이 없이도 저항 성분을 결합시킬 수 있다.
[실시예 4]
도5에 도시된 본 실시예 4는, 종래 기술의 피드스루 커패시터의 변형 예로서, 4개의 단위 소자가 하나의 칩으로 제조된 본 실시예 4에 따른 적층 칩 소자의 제조 공정을 나타내는 제조 공정도이다.
원하는 소자용 성형 시트는 실시예 1과 동일한 방법으로 제조된다.
제조된 시트 위에 특수하게 설계된 내부전극 패턴의 스크린을 이용하여 스크린 프린팅(screen printing) 등의 방법으로 Ag, Pt, Pd등의 도전성 페이스트(Paste)를 인쇄하여 도전체 패턴을 형성한다. 즉, 시트의 양 대향 단부를 가로지르는 제1 도전체 패턴(510)을 형성하여 제1 시트(501)를 제조하고, 상기 제1 도전체 패턴(510)과 교차하는 방향으로 양 대향 단부를 가로지르는 제2 도전체 패턴(511)을 형성하여 제2 시트(502)를 제조한다. 상기 제1 도전체 패턴(510)과 동일 방향으로 제3 도전체 패턴(512)을 형성하여 제3 시트(503)를 제조하고, 상기 제1 도전체 패턴(510)과 동일 방향으로 제4 도전체 패턴(513)을 형성하여 제4 시트(504)를 제조한다. 이때 제3 및 제4 도전체 패턴(512, 513)의 폭은 서로 다르게 형성될 수 있다.
이때 제1, 제3 및 제4 도전체 패턴(510, 512, 513)은 단위 소자(2점 쇄선으로 표시함)당 각각 하나씩 배치되도록 복수개를 연속적으로 형성하며, 공통 전극과 연결되는 제2 도전체 패턴(511)은 단위 소자들을 가로질러 연결되도록 형성한다. 또한 제1 도전체 패턴(510)의 양단부와 제3 및 제4 도전체 패턴(512, 513)의 대향하는 각각의 일 단부와 제2 도전체 패턴(511)의 적어도 일 단부는 외부로 노출되어 외부 단자(530 내지 532)와 연결될 수 있도록 형성한다.
상기와 같은 도전체 패턴은 그 일부를 예를 들면 제1 도전체 패턴(510)을 RuO2와 같은 저항성 페이스트로 인쇄하여 형성하므로 소자 내에 저항 성분을 결합시킬 수 있다.
상기와 같이 각 도전체 패턴이 형성된 제1 내지 제4 시트(501 내지 504)는 제1 시트(501), 제3 시트(503), 제2 시트(502), 제4 시트(504), 제2 시트(502)의 순서대로 적층된다. 이와 달리 원하는 커패시턴스 값을 갖도록 도6에는 본 실시예의 변형으로 제1 시트(601), 제3 시트(603), 제2 시트(602), 제3 시트(603), 제2 시트(602)의 순서대로 적층되는 예가 나타나 있다. 즉, 본 실시예는 제1 및 제2 시트(501, 502)와, 제3 및 제4 시트(503, 504) 중 어느 하나가 적층된 칩 소자일 수 있으며, 이들 시트가 다양한 조합으로 복수 개로 적층되어 단일 칩을 이룰 수도 있다. 이와 같이 상기 시트의 적층 수를 조절하여 소자의 커패시턴스 값을 조절할 수 있다.
상기와 같이 적층되고 압착된 적층물을 실시예 1과 같은 방법으로 적절한 크기로 절단 및 소성된다. 상기 소성된 소체에, 도전체 패턴과 연결되는 외부 단자를 실시예 1과 같은 방법으로 형성하여 적층 칩을 완성한다.
상기와 같이 제조된 적층칩의 제1 시트(501)에는 각 단위 소자의 양 대향 단부를 가로지르는 제1 도전체 패턴(510)이 각 소자 마다 하나씩 모두 4개가 병렬로 형성되며, 제3 및 제4 시트(503, 504)에는 상기 제1 도전체 패턴(510)과 동일 방향으로 제3 및 제4 도전체 패턴(512, 513)이 각 소자마다 하나씩 모두 제1 도전체 패턴(510)과 상기 양 대향 단부를 연결하는 방향과 교차하는 방향으로 제2 도전체 패턴(511)이 형성된다. 또한 제1 도전체 패턴(510)의 양 단부와 각각 연결되는 제1 및 제2 외부 단자(530, 531)는 입출력 단자(신호 전극)이며, 상기 입출력 단자는 제3 및 제4 도전체 패턴(512, 513)의 대향하는 일 단부와도 각각 연결된다. 제2 도전체 패턴(511)의 양 단부에 연결되는 제3 외부 단자(532)는 공통 단자(접지 전극)이다. 이 경우, 공통 단자(접지 전극)는 제2 도전체 패턴(511)의 일 단부에 연결될 수 있다.
이때 도면에서 가상선으로 나뉜 부분이 하나의 소자로 작동하게 된다. 우선, 제1 시트(501), 제3 시트(503) 및 제2 시트(502)가 하나씩 적층된 구조를 살펴보면, 제3 도전체 패턴(512)과 제2 도전체 패턴(511) 사이에 중첩된 영역이 있다. 상기 중첩된 영역에 커패시턴스 값이 발생되어 제1 도전체 패턴(510)과 공통단자 사이에 커패시터가 연결된 구조이다.
또한, 제1 시트(501), 제3 시트(503), 제2 시트(502), 제4 시트(504)가 적층된 구조를 살펴보면, 제3 및 제4 도전체 패턴(512, 513)과 제2 도전체 패턴(511) 사이에 각각 중첩된 영역이 있다. 이때, 제3 및 제4 도전체 패턴(512, 513)의 폭이 서로 다를 수 있기 때문에 제3 도전체 패턴(512)과 제2 도전체 패턴(511)의 중첩되는 영역의 커패시턴스 값과 제4 도전체 패턴(513)과 제2 도전체 패턴(511)의 중첩되는 영역의 커패시턴스 값을 각각 C1, C2라 하면, 본 실시예의 칩 소자는 제1 도전체 패턴(510)과 공통단자 사이에 상기 C1 및 C2의 값을 가지는 커패시터가 병렬로 연결된 구조가 된다.
상기 적층 칩 소자는 제1 도전체 패턴(510)과 제2 도전체 패턴(511)이 각각 다른 시트에 형성되기 때문에 커패시턴스 값을 결정하는 도전체 패턴의 중첩 영역을 좀 더 자유롭게 결정할 수 있다.
이와 같이 제조된 적층 칩 소자는 입출력단에 커패시턴스 값을 다르게 조절할 수 있기 때문에 저대역 통과 필터로 사용하는 경우, 상기 두개의 커패시턴스 값에 의해 상기 소자의 자기 공진 주파수가 두번 나타나게 된다. 이로서 고주파 노이즈에 대해서 제거할 수 있는 주파수 영역이 넓어지게 된다.
또한, 이상의 실시예 1 내지 실시예 4 모두에서 상기 시트가 배리스터 시트이며, 도전체 패턴의 일부가 저항 성분인 경우는 저항과 배리스터가 결합된 저항-배리스터 적층 칩 소자가 되어 이상 전압이 소자 사이에 걸리게 되었을 때, 전류가 바로 공통 단자로 빠져 나가게 되어 소자를 보호하게 된다. 물론 상기 시트가 PTC 서미스터 시트 또는 NTC 서미스터 시트인 경우는 상기 적층 칩은 저항-서미스터 적층 칩이 되어 과전류나 급격한 온도변화 발생시 소자를 보호하게 된다.
그리고 상기 도전체 패턴의 일부는 Ag, Pt, Pd등의 금속 패턴을 포함하여 도전율을 높일 수 있으며, Ni-Cr 또는 RuO2 등의 저항체 패턴을 포함하여 도전율을 낮출 수도 있다. 이로서 회로의 임피던스 매칭을 자유롭게 할 수 있다.
한편, 상기한 바와 같이 적층 칩 소자를 제조하는 기술은 상기의 예시된 소자 외에 내부 도전체 패턴 및 적층 순서를 변화시켜 여러 가지 소자를 적층형 칩 부품 소자로 제조할 수 있다.
상기와 같은 구성에 의한 본 발명의 적층 칩 소자는, 다양한 용량의 커패시턴스의 값을 원하는 대로 조절할 수 있고, 노이즈 제거, 삽입 손실 등의 특성을 향상 시킬 수 있으며, 반도체 집적 회로 등의 중요 전자 부품을 과전압 및 정전기로부터 효과적으로 보호할 수 있다.
또한 본 발명은 별도의 추가 공정 없이 저항 성분을 각각의 소자에 결합시켜 저항이 결합된 복합 적층 칩을 제조할 수 있으며, 별도의 공정 추가 없이 단순한 공정에 의해 원하는 전기적 특성을 구현하는 경박 단소화된 소형의 적층 칩 소자 및 어레이 칩을 용이하게 제조할 수 있다.
또한 본 발명과 같은 적층 칩 소자의 제조 방법은 별도의 공정 추가 없이 단순한 공정에 의해 제조되므로 공정 단가를 감소시키는 효과가 있다.

Claims (22)

  1. 삭제
  2. 제1 도전체 패턴이 양 대향 단부를 가로질러 단위 소자당 각각 배치되도록 연속적으로 복수개 형성된 적어도 하나의 제1 시트와,
    제2 도전체 패턴이 상기 제1 시트 상에 형성된 상기 제1 도전체 패턴과 교차하는 방향으로 상기 단위 소자들을 가로질러 형성된 적어도 하나의 제2 시트와,
    제3 도전체 패턴이 상기 제1 도전체 패턴과 상기 제2 도전체 패턴 사이의 영역에 상기 단위 소자당 형성된 적어도 하나의 제3 시트를 포함하고,
    상기 제1 도전체 패턴의 양 대향 단부는 각각 입출력 단자인 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 적어도 일 단부는 공통 단자인 제3 외부 단자에 연결되고,
    상기 제1 시트와 상기 제2 시트의 사이에는 제3 시트가 적층된 것을 특징으로 하는 적층 칩 소자.
  3. 제1 도전체 패턴이 양 대향 단부를 가로질러 형성된 적어도 하나의 제1 시트와,
    상기 제1 도전체 패턴과 교차하는 방향으로 면적이 서로 다른 두 개의 영역으로 구성된 제2 도전체 패턴이 양 대향 단부를 가로질러 형성된 적어도 하나의 제2 시트를 포함하고,
    상기 제1 도전체 패턴의 양 대향 단부는 각각 입출력 단자인 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴 각 영역에서 적어도 일 단부는 공통 단자인 제3 외부 단자에 연결되고,
    상기 제1 시트 및 제2 시트가 적층된 것을 특징으로 하는 적층 칩 소자.
  4. 제1 도전체 패턴이 양 대향 단부를 가로질러 단위 소자당 각각 배치되도록 연속적으로 복수개 형성된 적어도 하나의 제1 시트와,
    상기 제1 도전체 패턴과 교차하는 방향으로 면적이 서로 다른 두 개의 영역으로 구성된 제2 도전체 패턴이 상기 단위 소자들을 가로질러 형성된 적어도 하나의 제2 시트를 포함하고,
    상기 제1 도전체 패턴의 양 대향 단부는 각각 입출력 단자인 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴 각 영역에서 적어도 일 단부는 공통 단자인 제3 외부 단자에 연결되고,
    상기 제1 시트 및 제2 시트가 적층된 것을 특징으로 하는 적층 칩 소자.
  5. 양 대향 단부 측에 각각 이격되어 형성된 제1 및 제2 도전체 영역과, 상기 이들 도전체 영역과 이격되고 이들 사이에서 상기 양 대향 단부를 연결하는 방향과 교차하는 방향으로 형성된 제3 도전체 영역으로 구성된 제1 도전체 패턴이 형성된 제1 시트와,
    상기 제1 및 제3 도전체 영역의 일부와 중첩되고 상기 제2 및 제3 도전체 영역의 일부와 중첩되며 서로 이격된 제4 및 제5 도전체 영역으로 구성된 제2 도전체 패턴이 형성된 제2 시트를 포함하고,
    상기 제1 도전체 패턴의 제1 및 제2 도전체 영역의 일 단부는 각각 입출력 단자인 제1 및 제2 외부 단자에 연결되고, 상기 제3 도전체 영역의 적어도 일 단부는 공통 단자인 제3 외부 단자에 연결되고, 상기 제1 시트 및 제2 시트는 적층된 것을 특징으로 하는 적층 칩 소자.
  6. 제5항에 있어서, 제3 도전체 패턴이 상기 제1 도전체 패턴의 제3 도전체 영역과 교차하는 방향으로 양 대향 단부를 가로질러 형성된 제3 시트와,
    제4 도전체 패턴이 상기 제3 도전체 영역과 동일한 방향으로 양 대향 단부를 가로질러 형성된 제4 시트를 포함하고,
    제3 도전체 패턴의 양 대향 단부는 각각 상기 제1 및 제2 외부 단자와 연결되고,
    제4 도전체 패턴의 적어도 일 단부는 상기 제3 외부 단자와 연결되고,
    상기 제1 시트와 제3 시트 사이에는 제4 시트가 배치된 것을 특징으로 하는 적층 칩 소자.
  7. 단위 소자당 각기 배치되도록 양 대향 단부 측에 각기 이격되어 형성된 복수의 제1 및 제2 도전체 영역과, 상기 양 대향 단부를 연결하는 방향에 교차하는 방향으로 상기 단위 소자들을 가로질러 연결되도록 형성된 제3 도전체 영역를 포함하는 제1 도전체 패턴이 형성된 적어도 하나의 제1 시트와,
    상기 단위 소자당 각기 배치되고, 상기 제1 및 제3 도전체 영역의 일부와 중첩되며, 상기 제2 및 제3 도전체 영역의 일부와 중첩되고 서로 이격된 복수의 제4 및 제5 도전체 영역을 포함하는 제2 도전체 패턴이 형성된 적어도 하나의 제2 시트를 포함하고,
    상기 제1 도전체 패턴의 복수의 제1 및 제2 도전체 영역의 일 단부는 각각 입출력 단자인 제1 및 제2 외부 단자에 연결되고, 상기 제3 도전체 영역의 적어도 일 단부는 공통 단자인 제3 외부 단자에 연결되고, 상기 제1 시트 및 제2 시트는 적층된 것을 특징으로 하는 적층 칩 소자.
  8. 제7항에 있어서, 제3 도전체 패턴이 상기 제1 도전체 패턴의 제3 도전체 영역과 교차하는 방향으로 양 대향 단부를 가로질러 상기 단위 소자당 각각 배치되도록 복수개 형성된 적어도 하나의 제3 시트와,
    제4 도전체 패턴이 상기 제3 도전체 영역과 동일한 방향으로 상기 단위 소자들을 가로질러 형성된 적어도 하나의 제4 시트를 포함하고,
    상기 제3 도전체 패턴의 양 대향 단부는 각각 상기 제1 및 제2 외부 단자와 연결되고,
    상기 제4 도전체 패턴의 적어도 일 단부는 상기 제3 외부 단자와 연결되고,
    상기 제1 시트와 제3 시트 사이에는 제4 시트가 배치된 것을 특징으로 하는 적층 칩 소자.
  9. 제8항에 있어서, 상기 제4 시트는 복수개이고, 복수의 제4 시트의 상기 제4 도전체 패턴은 서로 다른 폭을 갖는 것을 특징으로 하는 적층 칩 소자.
  10. 제1 도전체 패턴이 양 대향 단부를 가로질러 형성된 적어도 하나의 제1 시트와,
    제2 도전체 패턴이 상기 제1 시트 상에 형성된 제1 도전체 패턴과 교차하는 방향으로 양 대향 단부를 가로질러 형성된 적어도 하나의 제2 시트와,
    제3 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 형성된 적어도 하나의 제3 시트를 포함하고,
    제4 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 형성된 적어도 하나의 제4 시트를 포함하고,
    상기 제1 도전체 패턴의 양 대향 단부는 각각 입출력 단자인 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 적어도 일 단부는 공통 단자인 제3 외부 단자에 연결되고, 상기 제3 및 제4 도전체 패턴의 대향하는 각각의 일 단부는 각 시트의 대응하는 일 단부까지 연장되어 각각 상기 제1 및 제2 외부 단자에 연결되고,
    상기 제3 시트와 상기 제4 시트의 사이에는 상기 제2 시트가 적층된 것을 특징으로 하는 적층 칩 소자.
  11. 제1 도전체 패턴이 양 대향 단부를 가로질러 단위 소자당 각각 배치되도록 연속적으로 복수개 형성된 적어도 하나의 제1 시트와,
    제2 도전체 패턴이 상기 제1 시트 상에 형성된 상기 제1 도전체 패턴과 교차하는 방향으로 상기 단위 소자들을 가로질러 형성된 적어도 하나의 제2 시트와,
    제3 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 상기 단위 소자당 각각 배치되도록 형성된 적어도 하나의 제3 시트를 포함하고,
    제4 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 상기 단위 소자당 각각 배치되도록 형성된 적어도 하나의 제4 시트를 포함하고,
    상기 제1 도전체 패턴의 양 대향 단부는 각각 입출력 단자인 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 적어도 일 단부는 공통 단자인 제3 외부 단자에 연결되고, 상기 제3 및 제4 도전체 패턴의 대향하는 각각의 일 단부는 각 시트의 대응하는 일 단부까지 연장되어 각각 상기 제1 및 제2 외부 단자에 연결되고,
    상기 제3 시트와 상기 제4 시트의 사이에는 상기 제2 시트가 적층된 것을 특징으로 하는 적층 칩 소자.
  12. 제1 도전체 패턴이 양 대향 단부를 가로질러 형성된 적어도 하나의 제1 시트와,
    제2 도전체 패턴이 상기 제1 시트 상에 형성된 제1 도전체 패턴과 교차하는 방향으로 양 대향 단부를 가로질러 형성된 적어도 하나의 제2 시트와,
    제3 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 형성된 적어도 하나의 제3 시트를 포함하고,
    상기 제1 도전체 패턴의 양 대향 단부는 각각 입출력 단자인 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 적어도 일 단부는 공통 단자인 제3 외부 단자에 연결되고, 상기 제3 도전체 패턴의 일 단부는 시트의 일 단부까지 연장하여 상기 제1 또는 제2 외부 단자 중 어느 하나에 연결되고,
    상기 제1 시트와 제2 시트의 사이에는 상기 제3 시트가 적층된 것을 특징으로 하는 적층 칩 소자.
  13. 제1 도전체 패턴이 양 대향 단부를 가로질러 단위 소자당 각각 배치되도록 연속적으로 복수개 형성된 적어도 하나의 제1 시트와,
    제2 도전체 패턴이 상기 제1 시트 상에 형성된 제1 도전체 패턴과 교차하는 방향으로 상기 단위 소자들을 가로질러 형성된 적어도 하나의 제2 시트와,
    제3 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 상기 단위소자당 각기 배치되도록 복수개 형성된 적어도 하나의 제3 시트를 포함하고,
    상기 제1 도전체 패턴의 양 대향 단부는 각각 입출력 단자인 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 적어도 일 단부는 공통 단자인 제3 외부 단자에 연결되고, 상기 제3 도전체 패턴의 일 단부는 시트의 일 단부까지 연장하여 상기 제1 또는 제2 외부 단자에 연결되고,
    상기 제1 시트와 제2 시트의 사이에는 상기 제3 시트가 적층된 것을 특징으로 하는 적층 칩 소자.
  14. 제5항에 있어서, 저항체 패턴을 포함하는 제3 도전체 패턴이 상기 제1 도전체 패턴의 제3 도전체 영역과 교차하는 방향으로 양 대향 단부를 가로질러 형성된 제3 시트를 포함하고, 상기 제3 도전체 패턴의 양 대향 단부는 각각 상기 제1 및 제2 외부 단자와 연결된 것을 특징으로 하는 적층 칩 소자.
  15. 제7항에 있어서, 저항체 패턴을 포함하는 제3 도전체 패턴이 상기 제1 도전체 패턴의 제3 도전체 영역과 교차하는 방향으로 양 대향 단부를 가로질러 상기 단위 소자당 각각 배치되도록 복수개 형성된 적어도 하나의 제3 시트를 포함하고, 상기 제3 도전체 패턴의 양 대향 단부는 각각 상기 제1 및 제2 외부 단자와 연결된 것을 특징으로 하는 적층 칩 소자.
  16. 제2항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 도전체 패턴 및 상기 제3 도전체 패턴은 저항체 패턴을 포함하는 것을 특징으로 하는 적층 칩 소자.
  17. 삭제
  18. 제2항 내지 제13항 중 어느 한 항에 있어서,
    상기 도전체 패턴은 Ag, Pt 및 Pd 중 어느 하나의 금속 패턴을 포함하는 것을 특징으로 하는 적층 칩 소자.
  19. 제2항 내지 제13항 중 어느 한 항에 있어서,
    상기 시트는 세라믹 시트, 배리스터 시트, PTC 서미스터 시트 및 NTC 서미스터 시트 중 어느 하나를 포함하는 것을 특징으로 하는 적층 칩 소자.
  20. 삭제
  21. 삭제
  22. 삭제
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4434121B2 (ja) 2005-09-30 2010-03-17 Ｔｄｋ株式会社 コネクタ
KR100653859B1 (ko) * 2005-12-20 2006-12-05 주식회사 아모텍 칩 소자
KR100706703B1 (ko) * 2006-03-13 2007-04-12 주식회사 아모텍 적층 칩 모듈의 제조 방법
KR100848192B1 (ko) * 2006-11-21 2008-07-24 주식회사 아모텍 칩 소자
KR101067670B1 (ko) * 2009-06-22 2011-09-27 전자부품연구원 저역 통과 필터 및 그의 배치구조

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0514103A (ja) * 1991-06-27 1993-01-22 Murata Mfg Co Ltd ノイズフイルタ
JPH05299292A (ja) * 1992-04-22 1993-11-12 Murata Mfg Co Ltd ノイズフィルタ
JPH06244058A (ja) * 1993-02-19 1994-09-02 Murata Mfg Co Ltd チップ型貫通コンデンサ
KR20000072029A (ko) * 2000-07-10 2000-12-05 엄우식 고주파 적층 칩 부품 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0514103A (ja) * 1991-06-27 1993-01-22 Murata Mfg Co Ltd ノイズフイルタ
JPH05299292A (ja) * 1992-04-22 1993-11-12 Murata Mfg Co Ltd ノイズフィルタ
JPH06244058A (ja) * 1993-02-19 1994-09-02 Murata Mfg Co Ltd チップ型貫通コンデンサ
KR20000072029A (ko) * 2000-07-10 2000-12-05 엄우식 고주파 적층 칩 부품 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180078189A (ko) 2016-12-29 2018-07-09 주식회사 모다이노칩 복합 소자의 제조 방법, 이에 의해 제조된 복합 소자 및 이를 구비하는 전자기기
KR20180078124A (ko) 2016-12-29 2018-07-09 주식회사 모다이노칩 복합 소자 및 이를 구비하는 전자기기
KR20180078190A (ko) 2018-06-08 2018-07-09 주식회사 모다이노칩 복합 소자의 제조 방법, 이에 의해 제조된 복합 소자 및 이를 구비하는 전자기기
KR20200117844A (ko) 2019-04-05 2020-10-14 주식회사 모다이노칩 복합 소자 및 이를 구비하는 전자기기

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