KR100612884B1

KR100612884B1 - 자기 논리 소자와 그 제조 및 동작 방법

Info

Publication number: KR100612884B1
Application number: KR1020040117010A
Authority: KR
Inventors: 김성동; 김은식; 정주환; 고형수; 민동기; 박홍식; 홍승범
Original assignee: 삼성전자주식회사
Priority date: 2004-12-30
Filing date: 2004-12-30
Publication date: 2006-08-14
Anticipated expiration: 2024-12-30
Also published as: EP1677420A2; DE602005026097D1; US7529119B2; EP1677420A3; CN100521275C; JP4122358B2; US20060145806A1; JP2006191606A; CN1805166A; EP1677420B1; KR20060078697A

Abstract

자기 논리 소자와 그 제조 및 동작 방법이 개시되어 있다. 개시된 본 발명은 제1 배선 상에 적층되어 자기 분극 방향이 주어진 방향으로 고정된 하부 자성막과, 상기 하부 자성막 상에 적층된 비자성막과, 상기 비자성막 상에 적층되어 자기 분극 방향이 상기 하부 자성막의 자기 분극 방향과 동일하거나 반대인 상부 자성막과, 상기 상부 자성막 상에 형성된 제2 배선을 포함하는 것을 특징으로 하는 자기 논리 소자와 그 제조 및 동작 방법을 제공한다. 상기 제1 배선의 일단과 상기 제2 배선의 일단사이에 제1 전류원이 구비되고, 상기 제1 배선의 타단과 상기 제2 배선의 타단사이에 제2 전류원이 구비될 수 있다.

Description

자기 논리 소자와 그 제조 및 동작 방법{Magnetic logic device and methods of manufacturing and operating the same}

도 1은 본 발명의 실시예에 의한 자기 논리 소자의 입체도이다.

도 2는 도 1을 간단히 나타낸 등가 회로이다.

도 3 내지 도 6은 전류의 주입 방향과 도 1의 자기 논리 소자에 사용된 MTJ 셀의 상부 자성막의 자기 분극 방향의 정렬 관계를 보여주는 단면도이다.

도 7은 도 1의 자기 논리 소자에서 MTJ 셀과 제1 내지 제4 단자의 연결을 알기 쉽게 나타내고, 각 단자에 인가되는 전류에 대해 부호 약속과 그 전류를 나타내는 신호를 나타낸 단면도이다.

도 8은 도 1의 자기 논리 소자를 AND 게이트로 사용하기 위해 상부 자성막의 자기 분극 방향을 하부 자성막의 자기 분극 방향과 반대로 정렬하는 과정(초기화 과정)을 나타낸 단면도이다.

도 9 내지 도 12는 도 1의 자기 논리 소자가 AND 게이트로 사용될 때의 작용들을 나타낸 단면도들이다.

도 13은 도 9 내지 도 12로 나타낸 도 1의 자기 논리 소자의 AND 게이트 동작을 요약한 표이다.

도 14는 도 1의 자기 논리 소자가 AND 게이트로 사용될 때, 제1 및 제2 전류 원에서 MTJ 셀에 인가되는 전류 펄스의 변화와 저항 변화를 나타낸 도면이다.

도 15는 도 1의 자기 논리 소자를 OR 게이트로 사용하기 위해 상부 자성막의 자기 분극 방향을 하부 자성막의 자기 분극 방향과 동일한 방향으로 정렬하는 과정(초기화 과정)을 나타낸 단면도이다.

도 16 내지 도 19는 도 1의 자기 논리 소자가 OR 게이트로 사용될 때의 작용들을 나타낸 단면도들이다.

도 20은 도 16 내지 도 19로 나타낸 도 1의 자기 논리 소자의 OR 게이트 동작을 요약한 표이다.

도 21은 도 1의 자기 논리 소자가 OR 게이트로 사용될 때, 제1 및 제2 전류원에서 MTJ 셀에 인가되는 전류 펄스의 변화와 저항 변화를 나타낸 도면이다.

도 22, 도 23A, 도 24A 및 도 25는 도 1의 자기 논리 소자가 AND 게이트일 때의 제조 방법을 단계별로 나타낸 단면도들이다.

도 23B 및 도 24B는 각각 도 23A 및 도 24B의 평면도이다.

도 22, 도 23A, 도 24A 및 도 26은 도 1의 자기 논리 소자가 OR 게이트 일 때의 제조 방법을 단계별로 나타낸 단면도들이다.

*도면의 주요부분에 대한 부호의 설명*

40, 44:제1 및 제2 배선 40a:제1 배선의 일단

40b:제1 배선의 타단 42:MTJ 셀

42a:하부 자성막 42b:비자성막

42c:상부 자성막 44a:제2 배선의 일단

44b:제2 배선의 타단 46, S1:제1 전류원

48, S2:제2 전류원 Rv:가변저항

I1, I2:제1 및 제2 전류 제1 내지 제4 단자:50, 52, 60, 62

Ic:임계 전류

1. 발명의 분야

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 자기 논리 소자와 그 제조 및 동작 방법에 관한 것이다.

2. 관련기술의 설명

종래 기술에 의한 논리소자, 예컨대 논리곱(AND) 게이트, 논리합(OR) 게이트 등은 MOS 트랜지스터로 구성된다. 따라서 종래 기술에 의한 논리 소자의 경우, MOS 트랜지스터의 구성에 따라 논리소자의 종류가 정해지고, 정해진 논리소자는 다른 종류로 변경하는 것이 불가하다. 예컨대, 종래 기술에 의한 AND 게이트는 만들어진 후에는 AND 게이트로만 사용될 수 있고, OR 게이트로 변경하여 사용하기는 불가능하다.

본 발명이 이루고자 하는 기술적 과제는 기능을 선택적으로 변경할 수 있는 가변성 자기 논리 소자를 제공함에 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 자기 논리 소자의 제조 방법을 제공함에 있다.

본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 자기 논리 소자의 동작 방법을 제공함에 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 배선 상에 적층되어 자기 분극 방향이 주어진 방향으로 고정된 하부 자성막과, 상기 하부 자성막 상에 적층된 비자성막과, 상기 비자성막 상에 적층되어 자기 분극 방향이 상기 하부 자성막의 자기 분극 방향과 동일하거나 반대인 상부 자성막과, 상기 상부 자성막 상에 형성된 제2 배선을 포함하는 것을 특징으로 하는 자기 논리 소자를 제공한다.

상기 제1 배선의 일단과 상기 제2 배선의 일단사이에 제1 전류원이 구비되고, 상기 제1 배선의 타단과 상기 제2 배선의 타단사이에 제2 전류원이 구비될 수 있다.

상기 하부 자성막은 복수의 자성막을 포함할 수 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 또한 제1 배선 상에 적층된 하부 자성막과, 상기 하부 자성막 상에 적층된 비자성막과, 상기 비자성막 상에 적층되어 있고, 자기 분극 방향이 주어진 방향으로 고정된 상부 자성막과, 상기 상부 자성막 상에 형성된 제2 배선을 포함하되, 상기 하부 자성막의 자기 분극 방향은 상기 상부 자성막의 자기 분극 방향과 동일하거나 반대인 것을 특징으로 하는 자기 논리 소자를 제공한다.

후자의 자기 논리 소자에서, 상기 제1 배선의 일단과 상기 제2 배선의 일단사이에 제1 전류원이 구비되고, 상기 제1 배선의 타단과 상기 제2 배선의 타단사이에 제2 전류원이 구비될 수 있다. 상기 상부 자성막은 복수의 자성막을 포함할 수 있다.

상기 전자 및 후자의 자기 논리 소자에서 상기 제2 배선과 상기 상부 자성막사이에 캡핑층이 더 구비될 수 있다.

또한, 상기 비자성막은 터널링막 및 비자성 금속막 중 어느 하나일 수 있다.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 제1 배선 상에 자기 분극 방향이 주어진 방향으로 고정된 하부 자성막을 형성하는 제1 단계, 상기 하부 자성막 상에 비자성막 및 상부 자성막을 순차적으로 적층하는 제2 단계, 상기 상부 자성막 상에 제2 배선을 형성하는 제3 단계 및 상기 상부 자성막의 자기 분극 방향을 상기 하부 자성막의 자기 분극 방향과 동일한 방향 또는 반대 방향으로 정렬시키는 제4 단계를 포함하는 것을 특징으로 하는 자기 논리 소자의 제조 방법을 제공한다.

이때, 상기 제1 배선의 일단과 상기 제2 배선의 일단을 제1 전류원에 연결하고, 상기 제1 배선의 타단과 상기 제2 배선의 타단을 제2 전류원에 연결할 수 있다. 이 경우, 상기 제4 단계에서 상기 제1 전류원에서 상기 제1 배선의 일단으로 적어도 Ic/2의 전류를 인가하고, 상기 제2 전류원에서 상기 제1 배선의 타단으로 적어도 Ic/2의 전류를 인가하여 상기 상부 자성막의 자기 분극 방향을 상기 하부 자성막의 자기 분극 방향과 동일한 방향으로 정렬시킬 수 있다.

또는, 상기 제4 단계에서 상기 제1 전류원에서 상기 제2 배선의 일단으로 적어도 Ic/2의 전류를 인가하고, 상기 제2 전류원에서 상기 제2 배선의 타단으로 적어도 Ic/2의 전류를 인가하여 상기 상부 자성막의 자기 분극 방향을 상기 하부 자성막의 자기 분극 방향과 반대 방향으로 정렬시킬 수 있다.

상기 제4 단계에서 상기 상부 자성막의 소정 세기의 자기장을 인가하여 상기 상부 자성막의 자기 분극 방향을 상기 하부 자성막의 자기 분극 방향과 동일한 방향 또는 반대 방향으로 정렬시킬 수 있다.

본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, 제1 배선 상에 하부 자성막 및 비자성막을 순차적으로 적층하는 제1 단계, 상기 비자성막 상에 자기 분극 방향이 주어진 방향으로 고정된 상부 자성막을 형성하는 제2 단계, 상기 상부 자성막 상에 제2 배선을 형성하는 제3 단계 및 상기 하부 자성막의 자기 분극 방향을 상기 상부 자성막의 자기 분극 방향과 동일한 방향 또는 반대 방향으로 정렬시키는 제4 단계를 포함하는 것을 특징으로 하는 자기 논리 소자의 제조 방법을 제공한다.

후자의 제조 방법에서, 상기 제1 배선의 일단과 상기 제2 배선의 일단을 제1 전류원에 연결하고, 상기 제1 배선의 타단과 상기 제2 배선의 타단을 제2 전류원에 연결할 수 있다.

또한, 상기 제4 단계에서 상기 제1 전류원에서 상기 제1 배선의 일단으로 적어도 Ic/2의 전류를 인가하고, 상기 제2 전류원에서 상기 제1 배선의 타단으로 적어도 Ic/2의 전류를 인가하여 상기 하부 자성막의 자기 분극 방향을 상기 상부 자 성막의 자기 분극 방향과 반대 방향으로 정렬시킬 수 있다.

또한, 상기 제4 단계에서 상기 제1 전류원에서 상기 제2 배선의 일단으로 적어도 Ic/2의 전류를 인가하고, 상기 제2 전류원에서 상기 제2 배선의 타단으로 적어도 Ic/2의 전류를 인가하여 상기 하부 자성막의 자기 분극 방향을 상기 상부 자성막의 자기 분극 방향과 동일한 방향으로 정렬시킬 수 있다.

후자의 제조 방법에서 Ic는 상기 하부 자성막의 자기 분극 방향을 반전시키는데 필요한 임계 전류이다.

상기 제4 단계에서 상기 하부 자성막에 소정 세기의 자기장을 인가하여 상기 하부 자성막의 자기 분극 방향을 상기 상부 자성막의 자기 분극 방향과 동일한 방향 또는 반대 방향으로 정렬시킬 수 있다.

상기 비자성막은 터널링막 또는 비자성 금속막으로 형성할 수 있다.

상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 제1 배선과, 상기 제1 배선 상에 적층되어 있고, 자기 분극 방향이 주어진 방향으로 고정된 하부 자성막과, 상기 하부 자성막 상에 적층된 금속막과, 상기 금속막 상에 적층되어 있고, 자기 분극 방향이 상기 하부 자성막의 자기 분극 방향과 동일하거나 반대인 상부 자성막과, 상기 상부 자성막 상에 형성된 제2 배선을 포함하는 자기 논리 소자의 동작 방법에 있어서, 상기 제1 배선의 일단 및 타단을 각각 제1 및 제2 단자라 하고, 상기 제2 배선의 일단 및 타단을 각각 제3 및 제4 단자라 할 때, 상기 제1 내지 제4 단자 중 선택된 두 단자에 각각 적어도 Ic/2의 전류를 인가하는 것을 특징으로 하는 자기 논리 소자의 동작 방법을 제공한다.

본 발명은 또한 상기 또 다른 기술적 과제를 달성하기 위하여, 제1 배선과, 상기 제1 배선 상에 순차적으로 적층된 하부 자성막, 금속막 및 상부 자성막과, 상기 상부 자성막 상에 형성된 제2 배선을 포함하되, 상기 상부 자성막의 자기 분극 방향은 고정되어 있고, 상기 하부 자성막의 자기 분극 방향이 상기 상부 자성막의 자기 분극 방향과 동일하거나 반대인 자기 논리 소자의 동작 방법에 있어서, 상기 제1 배선의 일단 및 타단을 각각 제1 및 제2 단자라 하고, 상기 제2 배선의 일단 및 타단을 각각 제3 및 제4 단자라 할 때, 상기 제1 내지 제4 단자 중 선택된 두 단자에 각각 적어도 Ic/2의 전류를 인가하는 것을 특징으로 하는 자기 논리 소자의 동작 방법을 제공한다.

상기 두 동작 방법에서 Ic는 상기 상부 자성막의 자기 분극 방향을 반전시키는데 필요한 임계 전류이다. 상기 비자성막은 터널링막 및 비자성 금속막 중 어느 하나일 수 있다.

이러한 본 발명의 자기 논리 소자를 이용하면, 하나의 MTJ 셀을 AND 게이트 혹은 OR 게이트로 사용할 수 있고, 상호 변경이 가능하여 선택적 프로그램이 가능하다. 그리고 구조가 간단하고, 제조 공정 또한 단순하다. 아울러, MTJ 셀에 공급되는 전류의 조절을 통해서 상부 자성막의 자기 분극을 정확히 조절할 수 있다. 또한, 집적도를 높일 수 있다.

이하, 본 발명의 실시예에 의한 자기 논리 소자와 그 제조 및 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.

자성체의 자기 분극 방향은 상기 자성체에 소정 세기의 자기장을 인가하는 방법 또는 상기 자성체에 직접 임계치의 스핀 분극 전류를 흐르게 하는 방법을 이용하여 반전시킬 수 있다.

본 발명자는 본 발명의 실시예에 의한 자기 논리 소자(Magnetic Logic Device)(MLD)를 구현하는데 있어 상기 후자의 방법을 이용하였다.

도 1은 본 발명의 실시예에 의한 MLD의 입체도이다.

도 1을 참조하면, 본 발명의 MLD는 제1 배선(40)을 포함한다. 제1 배선(40)의 소정 영역 상에 구비된 MTJ 셀(42)이 존재한다. MTJ 셀(42)은 동등한 역할을 하는 다른 자기적 요소로 대체될 수 있다. MTJ 셀(42)은 순차적으로 적층된 하부 자성막(42a), 비자성막(42b) 및 상부 자성막(42c)을 포함한다. 하부 자성막(42a)의 자기 분극은 주어진 방향으로 고정되어 있다. 하부 자성막(42a)은 순차적으로 적층된 피닝막과 SAF막으로 구성될 수 있다. 비자성막(42b)은 하부 자성막(42a) 또는 상부 자성막(42c)으로 유입되는 전류의 전자가 터널링할 수 있는 정도의 두께를 갖는 터널링막으로써, 예를 들면 알루미늄 산화막(AlOx)일 수 있다. 또한, 비자성막(42b)은 상부 및 하부 자성막(42c, 42a)와 함께 GMR을 구성할 수 있는 비자성 금속막일 수 있다. 상부 자성막(42c)은 외부에서 인가되는 소정 세기의 자기장에 의해 또는 상부 자성막(42c)을 통과하는 소정량의 스핀 분극 전류에 의해 자기 분극 방향이 자유롭게 바뀔 수 있는 자성막이다. 상부 자성막(42c)의 자기 분극과 하부 자성막(42a)의 자기 분극이 평행할 때, MTJ 셀(42)의 저항은 낮고, 반평행할 때는 저항이 높다. 이러한 상부 자성막(42c) 상에 보호용 캡핑층(미도시)이 더 구비될 수 있다. MTJ 셀(42)의 상부 자성막(42c) 상에 제2 배선(44)이 존재한다. 제2 배선(44)은 제1 배선(40)에 직교하는 방향으로 주어진 길이 만큼 확장되어 있다. 제1 배선(40)의 일단(40a)과 제2 배선(44)의 일단(44a)사이에 제1 전류원(46)이 존재한다. 제1 전류원(46)은 제1 배선(40)의 일단(40a) 및 제2 배선(44)의 일단(44a)과 연결되어 있다. 제1 전류원(46)은 제2 배선(44), MTJ 셀(42) 및 제1 배선(40)을 경유하는 전류 혹은 반대로 흐르는 전류를 공급한다. 제1 배선(40)의 타단(40b)과 제2 배선(44)의 타단(44b)사이에 제2 전류원(48)이 구비되어 있다. 제2 전류원(48)은 제1 및 제2 배선(40, 44)의 타단들(40b, 44b)에 연결되어 있다. 제2 전류원(48)은 제2 배선(44), MTJ 셀(42) 및 제1 배선(40)을 경유하는 전류 혹은 반대로 흐르는 전류를 공급한다. 도 2는 도 1의 등가회로를 보여준다.

도 2에서 S1은 제1 전류원(46)을, S2는 제2 전류원(48)을 나타낸다. 또한, 가변저항(Rv)은 MTJ 셀(42)에 해당한다.

도 3 내지 도 6은 도 1에 도시한 MDL의 MTJ 셀(42)에 인가되는 스핀 분극 전류에 따른 MTJ 셀(42)의 자기 분극 특성의 변화를 보여준다. 도 3 내지 도 6에서 MTJ 셀(42)의 하부 자성막(42a), 비자성막(42b) 및 상부 자성막(42c)을 순차적으로 경유하도록 인가되는 스핀 분극 전류는 제1 전류(I1)라 하고, 상부 자성막(42c), 비자성막(42b) 및 하부 자성막(42a)을 경유하도록 인가되는 스핀 분극 전류는 제2 전류(I2)라 한다. 그리고 제1 및 제2 전류(I1, I2)의 스핀 분극 방향은 각각 하부 자성막(42a)과 상부 자성막(42c)의 자기 분극 방향과 동일하다.

따라서 도 3에 도시한 바와 같이, MTJ 셀(42)의 상부 자성막(42c)의 자기 분 극 방향이 하부 자성막(42a)의 자기 분극 방향과 동일할 때, MTJ 셀(42)에 소정량의 제1 전류(I1), 예컨대 10⁷A/cm²이상의 제1 전류(I1)가 인가될 경우, 제1 전류(I1)의 스핀 분극 방향과 상부 및 하부 자성막(42c, 42a)의 자기 분극 방향이 동일하므로, MTJ 셀(42)의 상태는 도 3의 우측에 도시한 바와 같이 제1 전류(I1)가 인가되기 전과 동일하게 된다.

다음, 도 4에 도시한 바와 같이, MTJ 셀(42)의 상부 자성막(42c)의 자기 분극 방향이 하부 자성막(42a)의 자기 분극 방향과 반대일 때, MTJ 셀(42)에 제1 전류(I1)가 인가되면, 제1 전류(I1)의 스핀 분극에 의해 상부 자성막(42c)의 자기 분극 방향은 제1 전류(I1)의 스핀 분극 방향과 동일한 방향으로 바뀌게 된다. 이렇게 해서, MTJ 셀(42)의 상부 자성막(42c)과 하부 자성막(42a)의 자기 분극 방향은 같게 된다.

도 3 및 도 4에 도시한 결과를 종합하면, MTJ 셀(42)의 상부 자성막(42c)의 자기 분극 상태와 관계없이 MTJ 셀(42)에 제1 전류(I1)가 인가될 경우, MTJ 셀(42)의 상부 및 하부 자성막(42c, 42a)의 자기 분극 방향은 동일하게 된다는 것을 알 수 있다.

다음, 도 5를 참조하면, MTJ 셀(42)의 상부 및 하부 자성막(42c, 42a)의 자기 분극 방향이 동일할 때, MTJ 셀(42)에 제2 전류(I2)가 인가될 경우, 도 3에 도시한 바와 달리 MTJ 셀(42)의 상부 자성막(42c)의 자기 분극 방향이 반전된다.

이러한 결과는 여러 가지로 설명할 수 있는데, 다음 설명은 그 중의 하나이 다.

상기에서 제1 및 제2 전류(I1, I2)의 스핀 분극 방향이 각각 MTJ 셀(42)의 하부 자성막(42a)과 상부 자성막(42c)의 자기 분극 방향과 같다고 기술하였다. 그러나 이러한 기술은 제1 및 제2 전류(I1, I2) 각각을 전체로 보았을 때 해당된다. 실제, 제1 및 제2 전류(I1, I2)는 각각 2 종류의 전류를 포함한다. 그 중 한 종류는 제1 및 제2 전류(I1, I2)의 다수를 이루는 것으로 스핀 분극 방향이 각각 하부 자성막(42a)과 상부 자성막(42c)의 자기 분극 방향과 동일한 전류이다. 나머지 한 종류는 제1 및 제2 전류(I1, I2)의 소수를 이루는 것으로 스핀 분극 방향이 각각 하부 자성막(42a)과 상부 자성막(42c)의 자기 분극 방향과 반대인 전류이다.

도 5에 도시한 바와 같이, 이러한 제2 전류(I2)가 MTJ 셀(42)에 인가될 때, 제2 전류(I2)의 다수를 이루는 전류는 스핀 분극 방향이 상부 및 하부 자성막(42c, 42a)과 동일하므로, 그대로 통과하는 반면, 제2 전류(I2)의 소수를 이루는 전류, 곧 전자들은 스핀 분극 방향이 하부 자성막(42a)의 자기 분극 방향과 반대여서 하부 자성막(42a)을 통과하지 못하고, 비자성막(42b)과 하부 자성막(42a)의 경계에서 상부 자성막(42c)으로 반사된다. 비자성막(42b)과 하부 자성막(42a)의 경계에서 상부 자성막(42c)으로 반사된 전자들의 스핀 분극 방향은 상부 자성막(42a)의 자기 분극 방향과 반대이므로, 상기 반사된 전자들에 의해 상부 자성막(42a)의 자기 분극 방향은 상기 반사된 전자들의 스핀 분극 방향으로 반전된다. 이 결과, 상부 자성막(42c)의 자기 분극 방향은 하부 자성막(42a)의 자기 분극 방향과 반대가 된다.

다음, 도 6에 도시한 바와 같이, MTJ 셀(42)의 상부 자성막(42c)의 자기 분 극 방향과 하부 자성막(42a)의 자기 분극 방향이 반대일 때, MTJ 셀(42)에 제2 전류(I2)가 인가될 경우, 제2 전류(I2)의 소수를 이루는 전류는 비자성막(42b) 및 하부 자성막(42a)을 통과하는 반면, 스핀 분극 방향이 하부 자성막(42a)의 자기 분극 방향과 반대인 다수를 이루는 전류는 비자성막(42b)과 하부 자성막(42a)의 경계에서 상부 자성막(42c)으로 반사된다. 이렇게 반사된 제2 전류(I2)의 다수를 이루는 전류의 스핀 분극 방향은 상부 자성막(42c)의 자기 분극 방향과 동일하므로, 상부 자성막(42c)의 자기 분극 방향은 제2 전류(I2)가 인가되기 전과 동일하게 된다. 곧, 상부 및 하부 자성막(42c, 42a)의 자기 분극 방향이 서로 반대인 상태는 제2 전류(I2)의 인가 여부와 관계없이 유지된다.

도 5 및 도 6의 결과로부터 MTJ 셀(42)에 제2 전류(I2)가 인가되면, 제2 전류(I2)가 인가되기 전의 MTJ 셀(42)의 상태와 관계없이 MTJ 셀(42)의 상태는 항상 저항이 높은 상태, 곧 상부 자성막(42c)의 자기 분극 방향과 하부 자성막(42a)의 자기 분극 방향은 항상 반대가 되는 것을 알 수 있다.

상술한 바와 같이, 스핀 분극 전류를 이용하여 상부 자성막(42c)의 자기 분극 방향을 반전시키기 위해서는 제1 및 제2 전류(I1, I2)는 소정의 임계값(Ic) 이상이어야 한다.

도 1에 도시한 본 발명의 논리소자의 경우, 하부 자성막(42a)에 연결되는 제1 및 제2 단자에 적어도 상기 임계값(Ic)의 절반에 해당하는 스핀 분극 전류를 공급하여 MTJ 셀(42)에 제1 전류(I1)를 공급한다. 또한, 상부 자성막(42c)에 연결되는 제3 및 제4 단자에 각각 적어도 상기 임계값(Ic)의 절반에 해당하는 스핀 분극 전류를 공급하여 MTJ 셀(42)에 제2 전류(I2)를 공급한다. 상기 제1 및 제2 단자는 도 1의 제1 배선(40)과 같이 하나로 하부 자성막(42a)에 연결될 수 있으나, 각각이 분리된 상태로 하부 자성막(42a)에 연결될 수도 있다. 마찬가지로, 제3 및 제4 단자는 도 1의 제2 배선(44)과 같이 하나로 상부 자성막(42c)에 연결될 수 있으나, 각각이 분리된 상태로 상부 자성막(42c)에 연결될 수도 있다.

도 1에 도시한 MLD는 다양한 논리소자로 사용될 수 있는데, 먼저 AND 게이트로 사용되는 경우를 설명한다. 하기 설명은 또한 MLD의 동작 방법을 나타낸다.

도 7은 하기 본 발명의 논리소자의 설명에 사용하기 위해 도 1을 보다 간략하게 도시한 것이다. 도 7에서 제1 및 제2 단자(50, 52)는 각각 도 1의 제1 배선(40)의 일단(40a)과 타단(40b)에 해당되고, 제3 및 제4 단자(60, 62)는 각각 도 1의 제2 배선(44)의 일단(44a)과 타단(44b)에 해당된다. 하기 설명에서 제1 및 제2 단자(50, 52)에 각각 제1 전류(I1)의 임계값(Ic)의 절반에 해당하는 전류(Ic/2)가 인가될 때, 제1 및 제2 단자(50, 52)에 각각 "1"이라는 신호가 인가된 것으로 간주한다. 그리고 제3 및 제4 단자(60, 62)에 상기 제2 전류(I2)의 임계값(Ic)의 절반에 해당하는 전류(Ic/2)가 인가될 때, 제3 및 제4 단자(60, 62)에 각각 "0"이라는 신호가 인가된 것으로 간주한다. 제1 및 제2 단자(50, 52)에 인가되는 전류와 제3 및 제4 단자(60, 62)에 인가되는 전류를 구분하기 위해, 제1 및 제2 단자(50, 52)에 인가되는 전류는 -로, 제3 및 제4 단자(60, 62)에 인가되는 전류는 +로 표기한다. 이와 같은 전제는 OR 게이트에 대한 설명에도 그대로 적용한다.

도 1에 도시한 MLD를 AND 게이트로 사용하기 위해서, 먼저 MTJ 셀(42)의 상 부 자성막(42c)의 자기 분극 방향을 하부 자성막(42a)의 자기 분극 방향과 반대로 둔다. 이를 위해 도 5 및 도 6을 참조하여 설명한 바에 근거하여, 제3 및 제4 단자(60, 62)에 각각 적어도 임계 전류(Ic)의 절반에 해당하는 전류(+Ic/2)를 인가하여 MTJ 셀(42)에 적어도 임계 전류(Ic)를 인가한다. 도 8은 이 과정을 보여준다.

도 9 내지 도 12는 MTJ 셀(42)의 AND 게이트 동작을 보여준다.

도 9를 참조하면, 하부 및 상부 자성막(42a, 42c)의 자기 분극 방향이 도 8에 도시한 바와 같이 서로 반대로 된 MTJ 셀(42)의 제1 단자(50)에 소정의 스핀 분극 전류(-Ic/2)를 인가한다. 이와 동시에 제2 단자(52)에도 소정의 스핀 분극 전류(-Ic/2)를 인가한다. 곧, 제1 및 제2 단자(50, 52)에 각각 신호 "1"을 인가한다. 이렇게 해서 MTJ 셀(42)에 인가되는 전류(Inet)는 상부 자성막(42c)의 자기 분극 방향을 반전시킬 수 있을 정도의 스핀 분극된 전자를 포함하는 제1 전류(I1)가 된다. 이와 같은 제1 전류(I1)의 인가에 의해 MTJ 셀(42)의 상부 자성막(42c)의 자기 분극 방향과 하부 자성막(42a)의 자기 분극 방향은 동일한 방향으로 평행하게 된다. 도 9의 결과는 상부 및 하부 자성막(42c, 42a)의 자기 분극 방향이 반대로 된, 반평행 상태의 MTJ 셀(42)의 제1 및 제2 단자(50, 52)에 각각 신호 "1"을 인가할 경우, MTJ 셀(42)의 상태가 상부 및 하부 자성막(42c, 42a)의 자기 분극 방향이 동일한, 평행 상태로 반전됨을 의미한다.

다음, 도 10에 도시한 바와 같이, 반 평행상태의 MTJ 셀(42)의 제1 단자(50)에 소정의 스핀 분극 전류(-Ic/2)(신호 "1")를 인가하고, 제4 단자(62)에 소정의 스핀 분극 전류(+Ic/2)(신호 "0")를 인가한 경우, MTJ 셀(42)에 인가되는 전체 스 핀 분극 전류(Inet)는 0이 된다. 곧, MTJ 셀(42)에 인가되는 총 스핀 분극 전류는 임계값(Ic)보다 작으므로, MTJ 셀(42)의 상태는 초기의 반 평행상태를 그대로 유지하게 된다.

다음, 도 11에 도시한 바와 같이, 반평행 상태의 MTJ 셀(42)의 제2 단자(52)에 소정의 스핀 분극 전류(-Ic/2)(신호 "1")를 인가하고, 제3 단자(60)에 소정의 스핀 분극 전류(+Ic/2)(신호 "0")를 인가하는 경우, MTJ 셀(42)에 인가되는 총 스핀 분극 전류(Inet)는 0이 된다. 곧, MTJ 셀(42)에 인가되는 총 스핀 분극 전류(Inet)가 임계값(Ic)보다 작으므로, MTJ 셀(42)의 상부 자성막(42c)은 반전되지 않는다. 이 결과 MTJ 셀(42)은 초기의 반평행 상태를 그대로 유지하게 된다.

한편, 도 12에 도시한 바와 같이, 반 평행 상태의 MTJ 셀(42)의 제3 및 제4 단자(60, 62)에 각각 소정의 스핀 분극 전류(+Ic/2)를 인가할 경우에는 MTJ 셀(42)을 통과하는 총 스핀 분극 전류(Inet)는 적어도 임계값(Ic)이 된다. 그러므로 상부 자성막(42c)의 자기 분극 방향을 반전시킬 수 있다. 그러나 MTJ 셀(42)에 인가된 총 스핀 분극 전류(Ic)에서 상부 자성막(42c)의 자기 분극에 영향을 주는 스핀 분극 전류의 스핀 분극 방향과 상부 자성막(42c)의 자기 분극 방향이 동일하여 상부 자성막(42c)의 자기 분극 방향은 반전되지 않는다. 결국, 제3 및 제4 단락(60, 62)에 각각 임계값(Ic)의 절반에 해당하는 스핀 분극 전류를 인가한 경우에도 MTJ 셀(42)의 반 평행 상태는 그대로 유지된다.

상기 도 9 내지 도 12에 대한 기술로부터 제1 및 제2 단락(50, 52)에 각각 임계값(Ic)의 절반에 해당하는 스핀 분극 전류(Ic/2)를 인가한 경우를 제외하고, MTJ 셀(42)은 반 평행 상태는 유지함을 알 수 있다.

도 13은 이러한 결과를 요약한 표이다. 도 13에서 "AP"는 MTJ 셀(42)이 반평행 상태인 것을 나타내고, "P"는 MTJ 셀(42)이 평행 상태인 것을 나타낸다. 그리고 1과 0의 의미는 상기한 바와 같다.

도 13을 참조하면, 도 1에 도시한 MTJ 셀(42)이 초기에 반평행 상태일 때, MTJ 셀(42)은 AND 게이트로 작용한다는 것을 명확히 알 수 있다.

도 14는 상술한 MTJ 셀(42)의 AND 게이트 동작을 설명하는 다른 한 방법을 나타낸 것으로써, 제1 및 제2 전류원(도 2의 S1, S2)에서 MTJ 셀(42)로 인가되는 전류 펄스의 변화와 이에 따른 MTJ 셀(42)의 상태 변화를 보여준다. 도 14에서 제1 구간(P1)의 전류 펄스는 MTJ 셀(42)의 초기 상태를 반평행 상태로 만들기 위해 인가되는 전류를 나타낸다. 그리고 제2 구간(P2)의 전류 펄스는 제1 및 제2 단자(50, 52)에 각각 인가되는 -Ic/2의 스핀 분극 전류를 나타낸다. 또한, 제3 구간(P3)의 전류 펄스는 제1 단자(50)와 제4 단자(62)에 각각 인가되는 -Ic/2와 +Ic/2의 스핀 분극 전류를 나타낸다. 또한, 제4 구간(P4)의 전류 펄스는 제3 단자(60)와 제2 단자(52)에 각각 인가되는 +Ic/2 및 -Ic/2의 스핀 분극 전류를 나타낸다. 또한, 제5 구간(P5)의 전류 펄스는 제3 및 제4 단자(60, 62)에 각각 인가되는 +Ic/2의 스핀 분극 전류를 나타낸다.

제1 내지 제5 구간(P1..P5)에서의 저항 변화를 보면, 제2 구간(P2)을 제외한 모든 구간에서 MTJ 셀(42)의 저항은 높은 것을 알 수 있다. 이것은 제1 및 제2 단자(50, 52) 모두에 -Ic/2의 전류 펄스가 인가될 때(신호 "1"이 인가될 때)만, MTJ 셀(42)의 상태가 변하고, 다른 경우에서는 변하지 않는 것을 의미하는 바, 이와 같은 저항 변화는 MTJ 셀(42)의 AND 게이트 동작을 보여주는 한 방법이라 할 수 있다.

도 14에서 아래의 괄호안의 숫자 1과 0은 각각 상술한 바와 같이 각 구간의 전류 펄스가 MTJ 셀(42)에 인가되는 방향과 관계된 것으로, 1은 전자가 MTJ 셀(42)의 하부에서 상부로 흐르도록 전류 펄스가 MTJ 셀(42)에 인가된 경우를 나타내고, 숫자 0은 반대의 경우를 나타낸다. 그리고 문자 H와 L은 각각 MTJ 셀(42)의 저항이 높고 낮음을 나타낸다.

다음에는 도 1의 MTJ 셀(42)이 OR 게이트로 사용되는 경우를 설명한다.

도 1의 MTJ 셀(42)을 OR 게이트로 사용되는 경우에는 AND 게이트로 사용되는 경우와 달리 MTJ 셀(42)의 상부 및 하부 자성막(42c, 42a)의 자기 분극 방향은 동일하여야 한다. 곧, MTJ 셀(42)은 평행 상태를 유지해야 한다. 이를 위해, MTJ 셀(42)에 적어도 임계값(Ic)을 갖는 스핀 분극된 제1 전류(I1)를 인가한다. 제1 전류(I1)의 인가에 따라 MTJ 셀(42)의 초기 상태는 평행 상태로 된다. 도 15는 이 과정을 보여준다.

도 16 내지 도 19는 MTJ 셀(42)의 OR 게이트 작용을 보여준다.

먼저, 도 16에 도시한 바와 같이, 제1 및 제2 단자(50, 52)에 각각 소정의 전류(-Ic/2)(신호 "1")를 인가하는 경우, MTJ 셀(42)에 인가되는 전류(Inet)는 상부 자성막(42c)의 자기 분극 방향을 반전시킬 수 있는 임계 전류(Ic)가 된다. 그러나 상부 자성막(42c)의 자기 분극 방향은 반전되지 않는다.

구체적으로, 제1 및 제2 단자(50, 52)를 통해서 MTJ 셀(42)에 공급된 전류(-Ic/2)는 자기 분극 방향이 주어진 방향으로 고정된 하부 자성막(42a)을 통과하면서 하부 자성막(42a)의 자기 분극 방향과 동일한 방향의 스핀 분극을 갖는 전류가 된다. 그런데, MTJ 셀(42)이 OR 게이트로 사용되는 경우, MTJ 셀(42)의 초기 상태는 도 15에 도시한 바와 같이 상부 및 하부 자성막(42c, 42a)의 자기 분극이 동일한 방향으로 정렬된 평행 상태이다. 따라서 MTJ 셀(42)에 인가된 전류(Inet)가 상부 자성막(43c)의 자기 분극 방향을 반전시키기에 충분한 임계 전류(Ic)이기는 하지만, MTJ 셀(42)에 인가된 전류(Inet)의 스핀 분극 방향과 상부 자성막(42c)의 자기 분극 방향은 동일하게 되어 상부 자성막(42c)의 자기 분극 방향은 반전되지 않는다.

이러한 이유로 제1 및 제2 단자(50, 52)에 각각 -Ic/2의 전류가 인가된 경우, MTJ 셀(42)은 상기 전류가 인가되기 전의 초기 상태를 그대로 유지하게 된다.

다음, 도 17에 도시한 바와 같이, 제1 단자(50)에 소정의 전류(-Ic/2)(신호 "1")를 인가하고, 제4 단자(62)에 소정의 전류(+Ic/2)(신호 "0")를 인가하는 경우, 제1 및 제4 단자(50, 62)에 인가되는 전류의 스핀 분극 여부에 관계없이 MTJ 셀(42)에 인가되는 전류(Inet)는 0이 된다. 따라서 MTJ 셀(42)의 상부 자성막(42c)의 자기 분극 방향은 반전되지 않고, MTJ 셀(42)은 초기 상태를 유지하게 된다.

다음, 도 18에 도시한 바와 같이, 제2 단자(52)에 소정의 전류(-Ic/2)(신호 "1")를 인가하고, 제3 단자(60)에 소정의 전류(+Ic/2)(신호 "0")를 인가하는 경우, 도 17의 경우와 마찬가지로 MTJ 셀(42)에 인가되는 전류(Inet)는 0이 된다. 따라서 제2 및 제3 단자(52, 60)에 인가되는 전류의 스핀 분극에 관계없이 MTJ 셀(42)의 상부 자성막(42c)의 자기 분극 방향은 반전되지 않으므로, MTJ 셀(42)은 초기의 평행 상태를 그대로 유지하게 된다.

다음, 도 19에 도시한 바와 같이, 제3 및 제4 단자(60, 62)에 각각 소정의 전류(+Ic/2)(신호 "0")를 인가하는 경우, MTJ 셀(42)에 인가되는 전류(Inet)는 임계 전류(Ic)가 된다. 또한 제3 및 제4 단자(60, 62)를 통해서 인가된 전류(+Ic/2)의 다수는 상부 자성막(42c)을 통과하면서 상부 자성막(42c)의 자기 분극 방향과 동일한 방향으로 스핀 분극 되는 반면, 소수는 상부 자성막(42c)의 자기 분극 방향과 반대 방향으로 스핀 분극 된다. 상부 자성막(42c)의 자기 분극 방향과 동일한 방향으로 스핀 분극 된 전류는 비자성막(42b)과 하부 자성막(42a)을 통과한다. 그러나 상부 자성막(42c)의 자기 분극 방향과 반대로 스핀 분극 된 소수의 전류는 비자성막(42b)과 하부 자성막(42a)의 경계에서 상부 자성막(42c)으로 반사된다. 이렇게 반사된 소수의 스핀 분극 된 전류에 의해 상부 자성막(42c)의 자기 분극 방향은 반전된다. 이 결과, MTJ 셀(42)은 상부 및 하부 자성막(42c, 42a)의 자기 분극 방향이 서로 반대인 반평행 상태가 되어, MTJ 셀(42)의 저항은 초기 상태보다 높아지게 된다.

이와 같이, MTJ 셀(42)의 초기 상태가 평행 상태일 때, MTJ 셀(42)의 상태는 제3 및 제4 단자(60, 62) 각각에 소정의 전류(-Ic/2)(신호 "0")가 인가될 때만, 변하고, 다른 경우에서는 상태가 변하지 않는다.

도 20은 이러한 결과를 보여주는 표이다. 도 20을 참조하면, MTJ 셀(42)의 초기 상태가 평행 상태(P)이면, MTJ 셀(42)에 인가되는 두 신호가 모두 "0"일 때만, MTJ 셀(42)의 초기 평행 상태(P)가 반 평행 상태(AP)로 변하는 바, MTJ 셀(42)은 OR 게이트로 작용한다는 것을 알 수 있다.

도 21은 상술한 MTJ 셀(42)의 OR 게이트 동작을 설명하는 다른 방법을 나타낸 것으로써, 제1 및 제2 전류원(S1, S2)에서 MTJ 셀(42)로 인가되는 전류 펄스의 변화와 이에 따른 MTJ 셀(42)의 상태 변화를 보여준다. 도 21에서 제1 구간(P1)의 전류 펄스는 MTJ 셀(42)의 초기 상태를 평행 상태로 만들기 위해 인가되는 전류를 나타낸다. 그리고 제2 구간(P2)의 전류 펄스는 제1 및 제2 단자(50, 52)에 각각 인가되는 -Ic/2의 전류를 나타낸다. 또한, 제3 구간(P3)의 전류 펄스는 제1 단자(50)와 제4 단자(62)에 각각 인가되는 -Ic/2와 +Ic/2의 전류를 나타낸다. 또한, 제4 구간(P4)의 전류 펄스는 제3 단자(60)와 제2 단자(52)에 각각 인가되는 +Ic/2 및 -Ic/2의 전류를 나타낸다. 또한, 제5 구간(P5)의 전류 펄스는 제3 및 제4 단자(60, 62)에 각각 인가되는 +Ic/2의 전류를 나타낸다

이와 같은 전류 펄스에 대한 저항(R)의 변화를 보면, 제5 구간(P5)에서만 저항(R)이 높은 것을 알 수 있는데, 이는 MTJ 셀(42)에 인가되는 두 신호가 모두 "0"일 때만, MTJ 셀(42)의 상태가 변하는 것을 의미하는 바, MTJ 셀(42)이 OR 게이트와 동일한 연산을 수행함을 나타낸다.

도 21에서 숫자 1과 0, 문자 L과 H는 도 14와 관련하여 설명한 바와 같다.

다음에는 도 1에 도시한 본 발명의 MLD의 제조 방법에 대해 설명한다.

도 22를 참조하면, 제1 배선(40)의 소정 영역 상에 하부 자성막(42a), 비자성막(42b) 및 상부 자성막(42c)을 순차적으로 형성한다. 제1 배선(40)은 도전성 배선으로써, 금속 배선일 수 있다. 하부 자성막(42a)은 자기 분극 방향이 화살표로 나타낸 바와 같이 주어진 방향으로 고정되어 있다. 이러한 하부 자성막(42a)은 복수의 자성막을 포함할 수 있다. 비자성막(42b)은 상부 자성막(42c)에서 하부 자성막(42a)으로 또는 그 반대 방향으로 흐르는 전류가 터널링할 수 있을 정도의 두께를 갖은 터널링 물질막으로 형성한다. 상부 자성막(42c)은 외부에서 인가되는 소정 세기 이상의 자기장 혹은 자신을 통과하는 소정량의 이상의 스핀 분극 전류에 의해 자기 분극 방향이 자유로이 바뀔 수 있는 자성 물질로 형성할 수 있다.

도 23A를 참조하면, 상부 자성막(42c) 상에 제2 배선(44)을 형성한다. 제2 배선(44)은 상부 자성막(42c)과 동일한 폭으로 형성한다. 그러나 상부 자성막(42c) 보다 좁은 폭으로 형성할 수도 있다. 제2 배선(44)은 제1 배선(40)과 교차 하도록 형성한다. 이러한 사실은 도 23A의 평면도인 도 23B를 참조하면 보다 명확하게 알 수 있다.

다음, 도 24A 및 도 24B에 도시한 바와 같이, 제1 및 제2 배선(40, 44)의 일단을 제1 전류원(S1)에 연결하고, 제1 및 제2 배선(40, 44)의 타단을 제2 전류원(S2)에 연결한다. 이어서 도 25에 도시한 바와 같이, 제1 전류원(S1)을 이용하여 제1 및 제2 배선(40, 44)사이에 상부 자성막(42c)에서 하부 자성막(42a)으로 흐르는 소정의 전류(+Ic/2)를 인가한다. 또한, 제2 전류원(S2)을 이용하여 제1 및 제2 배선(40, 44)사이에 상부 자성막(42c)에서 하부 자성막(42a)으로 흐르는 소정의 전 류(+Ic/2)를 인가한다. 제1 및 제2 전류원(S1, S2)으로부터 공급되는 이와 같은 전류에 의해 상부 자성막(42c)의 자기 분극 방향은 하부 자성막(42a)의 자기 분극 방향과 반대가 되어 MTJ 셀(42)은 반 평행상태가 된다. 이렇게 해서 AND 게이트로 사용될 수 있는 MLD가 완성된다.

도 26에 도시한 바와 같이, 제1 및 제2 배선(40, 44)과 MTJ 셀(42)의 제조와, 제1 및 제2 전류원(S1, S2)과 제1 및 제2 배선(40, 44)의 연결은 상술한 AND 게이트로 사용된 MLD의 제조 방법과 연결방법을 따라 진행한다. 이후, 제1 전류원(S1)을 이용하여 제1 및 제2 배선(40, 44)사이에 하부 자성막(42a)에서 상부 자성막(42c)으로 흐르는 전류를 인가한다. 이와 함께 제2 전류원(S2)을 이용하여 제1 및 제2 배선(40, 44)사이에 하부 자성막(42a)에서 상부 자성막(42c)으로 흐르는 전류를 인가한다. 이러한 전류에 의해 상부 자성막(42c)의 자기 분극 방향은 하부 자성막(42a)의 자기 분극 방향과 동일한 방향으로 정렬된다. 이렇게 해서, MTJ 셀(42)은 평행상태가 되고, OR 게이트로 작용하는 MLD가 완성된다.

상술한 MLD 제조 방법을 통해서 알 수 있듯이, 본 발명의 MLD는 초기의 상부 자성막(42c)의 자기 분극 방향에 따라 AND 게이트로 사용될 수도 있고, OR 게이트로 사용될 수 있다. 상부 자성막(42c)의 자기 분극 방향은 제1 및 제2 전류원(S1, S2)에서 공급되는 전류를 이용하여 쉽게 바꿀 수 있으므로, 본 발명의 MLD는 그 역할을 쉽게 바꿀 수 있다.

한편, 상부 자성막(42c)의 자기 분극 방향은 제1 및 제2 전류원(S1, S2)에서 공급되는 전류를 이용하여 바꾸는 것이 바람직하나, AND 게이트와 OR 게이트의 상호 변경을 위해 준비된 별도의 자기장 발생장치에서 발생되는 자기장을 이용하여 바꿀 수도 있다.

또한, 본 발명의 MLD는 읽을 때, 상부 자성막(42c)의 자기 분극 방향에 영향을 주지 않을 정도의 전류를 인가함으로써, 불휘발성 상태를 유지할 수 있다. MLD를 읽는 과정에서 상부 자성막(42c)의 자기 분극 방향이 달라진 경우, 리프레쉬(refresh) 과정을 통해서 불휘발성 상태를 유지할 수 있다.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상부 자성막(42c)을 아래쪽에, 하부 자성막(42a)을 위쪽에 각각 구비할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

상술한 바와 같이, 본 발명에 의한 MLD는 MTJ 셀의 상부 자성막의 자기 분극 방향을 조절하여 AND 게이트 혹은 OR 게이트로 사용할 수 있으므로, 선택적으로 프로그램이 가능한 이점이 있다. 그리고 구조가 간단하고, 제조 공정 또한 단순하다. 아울러, 자기장이 아니라 스핀 분극된 전류에 의해 상부 자성막의 자기 분극 방향을 조절하기 때문에, MTJ 셀에 공급되는 전류의 조절을 통해서 상부 자성막의 자기 분극을 정확히 조절할 수 있다. 또한, 본 발명의 논리 소자는 하나의 셀로 구성되 므로, 집적도를 높일 수 있다.

Claims

제1 배선;

상기 제1 배선 상에 적층되어 있고, 자기 분극 방향이 주어진 방향으로 고정된 하부 자성막;

상기 하부 자성막 상에 적층된 비자성막;

상기 비자성막 상에 적층되어 있고, 자기 분극 방향이 상기 하부 자성막의 자기 분극 방향과 동일하거나 반대인 상부 자성막; 및

상기 상부 자성막 상에 형성된 제2 배선을 포함하는 것을 특징으로 하는 자기 논리 소자.
제 1 항에 있어서, 상기 제1 배선의 일단과 상기 제2 배선의 일단사이에 제1 전류원이 구비되어 있고, 상기 제1 배선의 타단과 상기 제2 배선의 타단사이에 제2 전류원이 구비되어 있는 것을 특징으로 하는 자기 논리 소자.
제 1 항에 있어서, 상기 하부 자성막은 복수의 자성막을 포함하는 것을 특징으로 하는 자기 논리 소자.
제 1 항에 있어서, 상기 제2 배선과 상기 상부 자성막사이에 캡핑층이 더 구 비된 것을 특징으로 하는 자기 논리 소자.
제 1 항에 있어서, 상기 비자성막은 터널링막 및 비자성 금속막 중 어느 하나인 것을 특징으로 하는 자기 논리 소자.
제1 배선;

상기 제1 배선 상에 적층된 하부 자성막;

상기 하부 자성막 상에 적층된 비자성막;

상기 비자성막 상에 적층되어 있고, 자기 분극 방향이 주어진 방향으로 고정된 상부 자성막; 및

상기 상부 자성막 상에 형성된 제2 배선을 포함하되,

상기 하부 자성막의 자기 분극 방향은 상기 상부 자성막의 자기 분극 방향과 동일하거나 반대인 것을 특징으로 하는 자기 논리 소자.
제 6 항에 있어서, 상기 제1 배선의 일단과 상기 제2 배선의 일단사이에 제1 전류원이 구비되어 있고, 상기 제1 배선의 타단과 상기 제2 배선의 타단사이에 제2 전류원이 구비되어 있는 것을 특징으로 하는 자기 논리 소자.
제 6 항에 있어서, 상기 상부 자성막은 복수의 자성막을 포함하는 것을 특징으로 하는 자기 논리 소자.
제 6 항에 있어서, 상기 제2 배선과 상기 상부 자성막사이에 캡핑층이 더 구비된 것을 특징으로 하는 자기 논리 소자.
제 6 항에 있어서, 상기 비자성막은 터널링막 및 비자성 금속막 중 어느 하나인 것을 특징으로 하는 자기 논리 소자.
제1 배선 상에 자기 분극 방향이 주어진 방향으로 고정된 하부 자성막을 형성하는 제1 단계;

상기 하부 자성막 상에 비자성막 및 상부 자성막을 순차적으로 적층하는 제2 단계;

상기 상부 자성막 상에 제2 배선을 형성하는 제3 단계; 및

상기 상부 자성막의 자기 분극 방향을 상기 하부 자성막의 자기 분극 방향과 동일한 방향 또는 반대 방향으로 정렬시키는 제4 단계를 포함하는 것을 특징으로 하는 자기 논리 소자의 제조 방법.
제 11 항에 있어서, 상기 제1 배선의 일단과 상기 제2 배선의 일단을 제1 전류원에 연결하고, 상기 제1 배선의 타단과 상기 제2 배선의 타단을 제2 전류원에 연결하는 것을 특징으로 하는 자기 논리 소자의 제조 방법.
제 12 항에 있어서, 상기 제4 단계에서 상기 제1 전류원에서 상기 제1 배선의 일단으로 적어도 Ic/2의 전류를 인가하고, 상기 제2 전류원에서 상기 제1 배선의 타단으로 적어도 Ic/2의 전류를 인가하여 상기 상부 자성막의 자기 분극 방향을 상기 하부 자성막의 자기 분극 방향과 동일한 방향으로 정렬시키는 것을 특징으로 하는 자기 논리 소자의 제조 방법.

단, Ic는 상기 상부 자성막의 자기 분극 방향을 반전시키는데 필요한 임계 전류.
제 12 항에 있어서, 상기 제4 단계에서 상기 제1 전류원에서 상기 제2 배선의 일단으로 적어도 Ic/2의 전류를 인가하고, 상기 제2 전류원에서 상기 제2 배선의 타단으로 적어도 Ic/2의 전류를 인가하여 상기 상부 자성막의 자기 분극 방향을 상기 하부 자성막의 자기 분극 방향과 반대 방향으로 정렬시키는 것을 특징으로 하는 자기 논리 소자의 제조 방법.

단, Ic는 상기 상부 자성막의 자기 분극 방향을 반전시키는데 필요한 임계 전류.
제 11 항에 있어서, 상기 제4 단계에서 상기 상부 자성막의 소정 세기의 자기장을 인가하여 상기 상부 자성막의 자기 분극 방향을 상기 하부 자성막의 자기 분극 방향과 동일한 방향 또는 반대 방향으로 정렬시키는 것을 특징으로 하는 자기 논리 소자의 제조 방법.
제 11 항에 있어서, 상기 비자성막은 터널링막 또는 비자성 금속막으로 형성하는 것을 특징으로 하는 자기 논리 소자의 제조 방법.
제1 배선 상에 하부 자성막 및 비자성막을 순차적으로 적층하는 제1 단계;

상기 비자성막 상에 자기 분극 방향이 주어진 방향으로 고정된 상부 자성막을 형성하는 제2 단계;

상기 상부 자성막 상에 제2 배선을 형성하는 제3 단계; 및

상기 하부 자성막의 자기 분극 방향을 상기 상부 자성막의 자기 분극 방향과 동일한 방향 또는 반대 방향으로 정렬시키는 제4 단계를 포함하는 것을 특징으로 하는 자기 논리 소자의 제조 방법.
제 17 항에 있어서, 상기 제1 배선의 일단과 상기 제2 배선의 일단을 제1 전류원에 연결하고, 상기 제1 배선의 타단과 상기 제2 배선의 타단을 제2 전류원에 연결하는 것을 특징으로 하는 자기 논리 소자의 제조 방법.
제 18 항에 있어서, 상기 제4 단계에서 상기 제1 전류원에서 상기 제1 배선의 일단으로 적어도 Ic/2의 전류를 인가하고, 상기 제2 전류원에서 상기 제1 배선의 타단으로 적어도 Ic/2의 전류를 인가하여 상기 하부 자성막의 자기 분극 방향을 상기 상부 자성막의 자기 분극 방향과 반대 방향으로 정렬시키는 것을 특징으로 하 는 자기 논리 소자의 제조 방법.

단, Ic는 상기 하부 자성막의 자기 분극 방향을 반전시키는데 필요한 임계 전류.
제 18 항에 있어서, 상기 제4 단계에서 상기 제1 전류원에서 상기 제2 배선의 일단으로 적어도 Ic/2의 전류를 인가하고, 상기 제2 전류원에서 상기 제2 배선의 타단으로 적어도 Ic/2의 전류를 인가하여 상기 하부 자성막의 자기 분극 방향을 상기 상부 자성막의 자기 분극 방향과 동일한 방향으로 정렬시키는 것을 특징으로 하는 자기 논리 소자의 제조 방법.

단, Ic는 상기 하부 자성막의 자기 분극 방향을 반전시키는데 필요한 임계 전류.
제 17 항에 있어서, 상기 제4 단계에서 상기 하부 자성막에 소정 세기의 자기장을 인가하여 상기 하부 자성막의 자기 분극 방향을 상기 상부 자성막의 자기 분극 방향과 동일한 방향 또는 반대 방향으로 정렬시키는 것을 특징으로 하는 자기 논리 소자의 제조 방법.
제 17 항에 있어서, 상기 비자성막은 터널링막 또는 비자성 금속막으로 형성하는 것을 특징으로 하는 자기 논리 소자의 제조 방법.
제1 배선; 상기 제1 배선 상에 적층되어 있고, 자기 분극 방향이 주어진 방향으로 고정된 하부 자성막; 상기 하부 자성막 상에 적층된 비자성막; 상기 비자성막 상에 적층되어 있고, 자기 분극 방향이 상기 하부 자성막의 자기 분극 방향과 동일하거나 반대인 상부 자성막; 및 상기 상부 자성막 상에 형성된 제2 배선을 포함하는 자기 논리 소자의 동작 방법에 있어서,

상기 제1 배선의 일단 및 타단을 각각 제1 및 제2 단자라 하고, 상기 제2 배선의 일단 및 타단을 각각 제3 및 제4 단자라 할 때, 상기 제1 내지 제4 단자 중 선택된 두 단자에 각각 적어도 Ic/2의 전류를 인가하는 것을 특징으로 하는 자기 논리 소자의 동작 방법.

단, Ic는 상기 상부 자성막의 자기 분극 방향을 반전시키는데 필요한 임계 전류.
제 23 항에 있어서, 상기 비자성막은 터널링막 또는 비자성 금속막인 것을 특징으로 하는 자기 논리 소자의 동작방법.
제1 배선과, 상기 제1 배선 상에 순차적으로 적층된 하부 자성막, 비자성막 및 상부 자성막과, 상기 상부 자성막 상에 형성된 제2 배선을 포함하되, 상기 상부 자성막의 자기 분극 방향은 고정되어 있고, 상기 하부 자성막의 자기 분극 방향이 상기 상부 자성막의 자기 분극 방향과 동일하거나 반대인 자기 논리 소자의 동작 방법에 있어서,

상기 제1 배선의 일단 및 타단을 각각 제1 및 제2 단자라 하고, 상기 제2 배선의 일단 및 타단을 각각 제3 및 제4 단자라 할 때, 상기 제1 내지 제4 단자 중 선택된 두 단자에 각각 적어도 Ic/2의 전류를 인가하는 것을 특징으로 하는 자기 논리 소자의 동작 방법.

단, Ic는 상기 상부 자성막의 자기 분극 방향을 반전시키는데 필요한 임계 전류.
제 25 항에 있어서, 상기 비자성막은 터널링막 또는 비자성 금속막인 것을 특징으로 하는 자기 논리 소자의 동작방법.