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KR100607172B1 - 에프이티 버스 스위치를 이용하는 메모리 시스템 - Google Patents

에프이티 버스 스위치를 이용하는 메모리 시스템 Download PDF

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KR100607172B1
KR100607172B1 KR1020030100473A KR20030100473A KR100607172B1 KR 100607172 B1 KR100607172 B1 KR 100607172B1 KR 1020030100473 A KR1020030100473 A KR 1020030100473A KR 20030100473 A KR20030100473 A KR 20030100473A KR 100607172 B1 KR100607172 B1 KR 100607172B1
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Abstract

본 발명은 FET 버스 스위치를 이용하는 메모리 시스템을 공개한다. 이 시스템은 온 다이 터미네이션을 제어하기 위한 온 다이 터미네이션 제어신호를 출력하는 전용핀을 가지고, 데이터 버스를 통하여 데이터를 입출력하는 메모리 컨트롤러, 온 다이 터미네이션 제어신호에 응답하여 인에이블 또는 디스에이블되는 온 다이 터미네이션 기능을 가지는 메모리, 및 온 다이 터미네이션 제어신호가 활성화되고 소정 시간 경과한 후 "로우"레벨이 되고, 상기 온 다이 터미네이션 제어신호가 비활성화되고 소정 시간이 경과한 후 "하이"레벨이 되는 제어신호에 응답하여 메모리와 데이터 버스 사이에 데이터를 전송하는 FET 버스 스위치를 구비하는 것을 특징으로 한다. 따라서, 메모리 컨트롤러가 온 다이 터미네이션 기능을 제어할 수 있는 경우 별도의 시스템 변경 없이 FET 버스 스위치를 사용할 수 있으므로, 고속으로 동작하는 메모리 시스템에서 메모리에 의한 로딩(loading) 영향을 줄일 수 있으며, 용이하게 슬롯을 추가할 수 있다.

Description

에프이티 버스 스위치를 이용하는 메모리 시스템{Memory system using FET bus switch}
도1은 종래의 FET 버스 스위치를 이용할 수 있는 메모리 시스템의 일부분의 블록도이다.
도2는 온 다이 터미네이션 기능을 사용할 때 온 다이 터미네이션 제어신호에 따른 데이터 전송을 설명하기 위한 타이밍도이다.
도3은 본 발명의 FET 버스 스위치를 이용하는 메모리 시스템의 일부분의 블록도이다.
도4는 본 발명의 메모리 시스템의 데이터 전송을 설명하기 위한 타이밍도이다.
본 발명은 메모리 시스템에 관한 것으로, 특히 온 다이 터미네이션을 제어할 수 있는 메모리 컨트롤러를 사용해서 FET 버스 스위치를 제어할 수 있는 메모리 시스템에 관한 것이다.
일반적으로, 메모리 시스템의 버스 주파수가 증가될수록 메모리 시스템의 신 호 충실도(signal integrity)는 왜곡된다. 따라서 신호 충실도의 왜곡을 감소시키기 위해 다양한 터미네이션(Termination)기법들이 도입되었다.
도1은 종래의 FET 버스 스위치를 이용할 수 있는 메모리 시스템의 일부분의 블록도를 나타낸 것으로서, 메모리 컨트롤러(10), FET 버스 스위치를 컨트롤하는 전용핀(QFC)을 가지는 메모리(20), 및 FET 버스 스위치(30)로 구성되어 있으며, FET 버스 스위치(30)는 메모리와 데이터 버스 사이에 연결된 소정개수의 스위칭 트랜지스터들(TR_S1, TR_S2, …, TR_Sn), 데이터 버스와 접지전압 사이에 연결된 소정개수의 풀다운 트랜지스터들(TR_T1, TR_T2, …, TR_Tn), 및 두 개의 인버터들(I1, I2)로 구성되어 있다. 도1에서 Rtt는 보드상의 터미네이션 저항을, Vtt는 보드상의 터미네이션 전압을 나타낸다.
도1에 나타낸 메모리 시스템의 동작을 설명하면 다음과 같다.
메모리 컨트롤러(10)로부터 여러 가지 제어신호들이 메모리(20)에 인가되면, 메모리(20)에서는 이에 응답하여 내부적으로 FET 버스 스위치(30)를 제어하는 반전 버스 인에이블신호(/BE)를 발생시켜 전용핀(QFC)을 통하여 FET 버스 스위치(30)에 인가한다. FET 버스 스위치(30)는 이 반전 버스 인에이블신호(/BE)에 의해 "온"되거나 "오프"된다. 즉, 반전 버스 인에이블 신호(/BE)가 "로우"레벨이면 전단의 스위칭 트랜지스터들(TR_S1, TR_S2, …, TR_Sn)은 "온"되고, 후단의 풀다운 트랜지스터들(TR_T1, TR_T2, …, TR_Tn)은 "오프"되므로 FET 버스 스위치는 "온"되어 메모리와 데이터 버스는 연결된다. 반면에, 반전 버스 인에이블 신호(/BE)가 "하이"레벨이면 전단의 스위칭 트랜지스터들(TR_S1, TR_S2, …, TR_Sn)은 "오프"되고, 후단의 풀다운 트랜지스터들(TR_T1, TR_T2, …, TR_Tn)은 "온"되므로 FET 버스 스위치는 "오프"되어 메모리와 데이터 버스는 차단된다.
FET 버스 스위치를 사용하면 동작하지 않는 메모리들에 의한 로딩(loading) 영향을 줄일 수 있고, 고속동작시 메모리 슬롯의 수를 증가시키기가 용이하다. 종래의 DDR1에서는 메모리에 FET 버스 스위치를 컨트롤하기 위한 전용핀이 마련되어 있었으며 따라서 도1과 같은 메모리 시스템의 구성이 가능하였으나, DDR1을 이용하는 메모리 시스템에서는 동작속도가 상대적으로 느리고 메모리 슬롯의 수가 많지 않았으므로 많이 이용되지 않았다. 그 후, DDR2에서는 메모리가 고속으로 동작함으로써 데이터 버스 상의 다른 스텁(stub)에 의한 노이즈 등이 문제되어 신호 충실도의 향상을 목적으로 칩 내부에 온 다이 터미네이션 기능을 추가하면서 FET 버스 스위치를 컨트롤하기 위한 전용핀이 없어졌으며, 대신 메모리 컨트롤러 및 메모리에 온 다이 터미네이션을 위한 전용핀이 추가되었다.
그러나, 온 다이 터미네이션을 사용하는 경우 메모리 슬롯의 수가 많아지게 되면 데이터 버스 상에 연결된 메모리들에 의한 로딩(loading) 영향이 증가하게 된다. 따라서, DDR2를 사용하는 메모리 시스템에서 슬롯의 수를 증가시키기 위해서는 FET 버스 스위치를 사용하는 것이 효과적이나, 이를 위해서는 메모리에 FET 버스 스위치를 컨트롤하기 위한 전용핀이 추가되거나 메모리 컨트롤러에 이러한 기능을 추가되어야 한다.
본 발명의 목적은 온 다이 터미네이션을 제어할 수 있는 메모리 컨트롤러를 사용해서 FET 버스 스위치를 제어할 수 있는 메모리 시스템을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템은 온 다이 터미네이션을 제어하기 위한 온 다이 터미네이션 제어신호를 출력하는 전용핀을 가지고, 데이터 버스를 통하여 데이터를 입출력하는 메모리 컨트롤러, 온 다이 터미네이션 제어신호에 응답하여 인에이블 또는 디스에이블되는 온 다이 터미네이션 기능을 가지는 메모리, 및 온 다이 터미네이션 제어신호가 활성화되고 소정 시간 경과한 후 "로우"레벨이 되고, 상기 온 다이 터미네이션 제어신호가 비활성화되고 소정 시간이 경과한 후 "하이"레벨이 되는 제어신호에 응답하여 메모리와 데이터 버스 사이에 데이터를 전송하는 FET 버스 스위치를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템의 메모리의 온 다이 터미네이션 기능은 온 다이 터미네이션 제어신호가 활성화된 후 일정한 턴온 시간이 경과한 시점에 인에이블되고, 상기 온 다이 터미네이션 제어신호가 비활성화된 후 일정한 턴오프 시간이 경과한 시점에 디스에이블되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템의 FET 버스 스위치는 상기 온 다이 터미네이션 제어신호가 활성화되고 상기 턴온 시간이 경과한 후 "로우"레벨이 되고, 상기 온 다이 터미네이션 제어신호가 비활성화되고 상기 턴오프 시간이 경과한 후 "하이"레벨이 되는 제어신호를 출력하는 제어신호 발생부, 메모리와 데이터 버스 사이에 연결되고 상기 제어신호가 인가되는 게이트를 가진 소정개수의 스위칭 트랜지스터, 및 접지전압과 데이터 버스 사이에 연결되고 반전된 상기 제어신호가 인가되는 게이트를 가진 소정개수의 풀다운 트랜지스터를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 FET 버스 스위치를 이용하는 메모리 시스템을 설명하면 다음과 같다.
도2는 온 다이 터미네이션 기능을 사용할 때 온 다이 터미네이션 제어신호에 따른 데이터 전송을 설명하기 위한 타이밍도이다. CK, /CK는 차동 클럭신호를, ODT는 온 다이 터미네이션 제어신호를 각각 나타내며, data는 메모리에 입, 출력되는 데이터를 나타낸다.
도2를 참고하여 온 다이 터미네이션 기능을 사용할 때 데이터 전송을 설명하면 다음과 같다.
메모리 모듈에 장착된 메모리가 억세스되지 않는 경우 신호충실도를 향상시키기 위해 억세스되지 않은 메모리 모듈의 온 다이 터미네이션은 인에이블되어 메모리로 인가되는 신호를 터미네이션한다. 즉, 억세스되지 않은 메모리의 메모리 모듈에는 "하이"레벨의 온 다이 터미네이션 제어신호(ODT)가 인가된다. 그러면, 다음 첫 번째 클럭의 상승부로부터 일정한 턴온 시간(t_OND)이 경과한 후 이 메모리 모듈의 메모리로 인가되는 신호는 터미네이션되고, 이때부터 데이터 버스를 통하여 데이터 전송을 시작한다. 억세스되지 않은 메모리 모듈에 인가되는 온 다이 터미네이션 제어신호(ODT)가 "로우"레벨이 되면 다음 첫 번째 클럭의 상승부부터 일정한 턴오프 시간(t_OFD)이 경과한 후에는 이 메모리 모듈의 온 다이 터미네이션은 디스에이블되고 이때부터 데이터 버스를 통한 데이터 전송을 종료한다. 따라서, t_D시간동안 데이터의 전송이 가능하며, 온 다이 터미네이션의 턴온/턴오프 시간(t_OND/t_OFD)은 미리 정해진 스펙(spec)에 의해 정해져있다.
도3은 본 발명의 메모리 시스템의 일부분의 블록도를 나타낸 것으로 온 다이 터미네이션을 제어할 수 있는 메모리 컨트롤러(40), 상기 온 다이 터미네이션 제어신호에 응답하여 인에이블 또는 디스에이블되는 온 다이 터미네이션 기능을 가지는 메모리(50), 및 온 다이 터미네이션 제어신호(ODT)로 제어되는 FET 버스 스위치(60)로 구성되어 있으며, FET 버스 스위치(60)는 제어신호 발생부(61), 메모리와 데이터 버스 사이에 연결되고 제어신호 발생부(61)의 출력신호인 제1제어신호(A)가 인가되는 게이트를 가진 소정개수의 스위칭 트랜지스터들(TR_S1, TR_S2, …, TR_Sn), 데이터 버스와 접지전압 사이에 연결되고 상기 제1제어신호(A)가 반전된 제2제어신호(B)가 인가되는 게이트를 가진 소정개수의 풀다운 트랜지스터들(TR_T1, TR_T2, …, TR_Tn), 및 인버터(I3)로 구성되어 있다. 도3에서 Rtt는 보드상의 터미네이션 저항을, Vtt는 보드상의 터미네이션 전압을 나타낸다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 컨트롤러(40)는 메모리에 제어신호를 출력함과 동시에 온 다이 터미네이션 제어신호(ODT)를 FET 버스 스위치(60)의 반전 버스 인에이블(/BE)단자에 출력한다. FET 버스 스위치(60)는 상기 온 다이 터미네이션 제어신호(ODT)에 의해 온되거나 오프되어 메모리와 데이터버스를 연결하거나 차단한다. FET 버스 스위치(60)내의 제어신호 발생부(61)는 FET 버스 스위치의 온/오프 시간이 온 다이 터미네이션의 턴오프/턴온 시간(t_OFD/t_OND)과 동일하도록 만들어준다. 즉, 온 다이 터미네이션 제어신호(ODT)가 활성화되고 일정한 온 다이 터미네이션의 턴온 시간이 경과한 후 FET 버스 스위치가 오프되도록 "로우"레벨의 신호를 출력하고, 온 다이 터미네이션 제어신호(ODT)가 비활성화되고 일정한 온 다이 터미네이션의 턴오프 시간이 경과한 후 FET 버스 스위치가 온되도록 "하이"레벨의 신호를 출력한다.
도4는 본 발명의 메모리 시스템의 데이터 전송을 설명하기 위한 동작타이밍도로서, CK, /CK는 차동 클럭신호를, ODT는 온 다이 터미네이션 제어신호를, A는 FET 버스 스위치(60)내의 제어신호 발생부(61)의 출력신호인 제1제어신호를, B는 상기 제1제어신호가 반전된 제2제어신호를 각각 나타내며, data는 메모리에 입, 출력되는 데이터를 나타낸다 . 도4를 참고하여 도3에 나타낸 메모리 시스템의 동작을 설명하면 다음과 같다.
억세스되지 않은 메모리의 메모리 모듈의 FET 버스 스위치(60)의 반전 버스 인에이블(/BE)단자에는 "하이"레벨의 온 다이 터미네이션 제어신호(ODT)가 인가된다. 그러면, FET 버스 스위치(60)내의 제어신호 발생부(61)는 온 다이 터미네이션 제어신호(ODT)가 "하이"레벨이 된 다음 첫 번째 클럭의 상승부로부터 일정한 턴온 시간(t_OND)이 경과한 후 "로우"레벨의 제1제어신호(A)를 출력한다. 전단의 스위칭 트랜지스터들(TR_S1, TR_S2, …, TR_Sn)의 게이트에는 상기 제1제어신호(A)가 인가되고, 후단의 풀다운 트랜지스터들(TR_T1, TR_T2, …, TR_Tn)의 게이트에는 상기 제1제어신호(A)가 반전된 제2제어신호(B)가 인가된다. 따라서, 전단의 스위칭 트랜지스터들(TR_S1, TR_S2, …, TR_Sn)은 "오프"되고, 후단의 풀다운 트랜지스터들(TR_T1, TR_T2, …, TR_Tn)은 "온"되므로 FET 버스 스위치는 온 다이 터미네이션 제어신호(ODT)가 인가되고 일정한 턴온 시간이 경과한 후 "오프"되어 억세스되지 않은 메모리와 데이터 버스는 차단되고 이때부터 데이터 버스를 통한 데이터 전송을 시작한다.
억세스되지 않은 메모리의 메모리 모듈의 FET 버스 스위치(60)의 반전 버스 인에이블(/BE)단자에 "로우"레벨의 온 다이 터미네이션 제어신호(ODT)가 인가되면, FET 버스 스위치(60)내의 제어신호 발생부(61)는 온 다이 터미네이션 제어신호(ODT)가 "로우"레벨이 된 다음 첫 번째 클럭의 상승부부터 일정한 턴오프 시간(t_OFD)이 경과한 후 "하이"레벨의 제1제어신호(A)를 출력한다. 따라서, "로우"레벨의 온 다이 터미네이션 제어신호(ODT)가 인가되고 일정한 턴오프 시간이 경과한 후 전단의 스위칭 트랜지스터들(TR_S1, TR_S2, …, TR_Sn)은 "온"되고, 후단의 풀다운 트랜지스터들(TR_T1, TR_T2, …, TR_Tn)은 "오프"되므로 FET 버스 스위치는 "온"되어 이때부터 억세스되지 않은 메모리와 데이터 버스는 연결되고 데이터 버스를 통한 데이터 전송은 종료된다.
즉, 본 발명의 메모리 시스템은 FET 버스 스위치의 온/오프 시간이 온 다이 터미네이션의 턴오프/턴온 시간과 동일한 FET 버스 스위치를 사용함으로써 메모리 컨트롤러의 입장에서는 FET 버스 스위치를 온 다이 터미네이션을 제어하는 것과 동일하게 제어할 수 있도록 하여 별도의 핀의 추가 없이 FET 버스 스위치를 사용할 수 있도록 한다.
따라서, 본 발명의 메모리 시스템은 온 다이 터미네이션을 제어할 수 있는 메모리 컨트롤러를 사용하는 메모리 시스템에서, 온 다이 터미네이션을 사용하지 않을 때 온 다이 터미네이션을 제어하기 위한 전용핀을 FET 버스 스위치 컨트롤용으로 사용하여 별도의 시스템 변경 없이 FET 버스 스위치를 사용할 수 있도록 함으 로써 고속으로 동작하는 메모리 시스템에서의 슬롯추가를 용이하게 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 FET 버스 스위치를 이용하는 메모리 시스템은 메모리 컨트롤러가 온 다이 터미네이션 기능을 제어할 수 있는 경우 별도의 시스템 변경 없이 FET 버스 스위치를 사용할 수 있으므로, 고속으로 동작하는 메모리 시스템에서 메모리에 의한 로딩(loading) 영향을 줄일 수 있으며, 용이하게 슬롯을 추가할 수 있다.

Claims (3)

  1. 온 다이 터미네이션을 제어하기 위한 온 다이 터미네이션 제어신호를 출력하는 전용핀을 가지고, 데이터 버스를 통하여 데이터를 입출력하는 메모리 컨트롤러;
    상기 온 다이 터미네이션 제어신호에 응답하여 인에이블 또는 디스에이블되는 온 다이 터미네이션 기능을 가지는 메모리; 및
    상기 온 다이 터미네이션 제어신호가 활성화되고 소정 시간 경과한 후 "로우"레벨이 되고, 상기 온 다이 터미네이션 제어신호가 비활성화되고 소정 시간이 경과한 후 "하이"레벨이 되는 제어신호에 응답하여 상기 메모리와 상기 데이터 버스 사이에 데이터를 전송하는 FET 버스 스위치를 구비하는 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서, 상기 메모리의 온 다이 터미네이션 기능은
    상기 온 다이 터미네이션 제어신호가 활성화된 후 일정한 턴온 시간이 경과한 시점에 인에이블되고, 상기 온 다이 터미네이션 제어신호가 비활성화된 후 일정한 턴오프 시간이 경과한 시점에 디스에이블되는 것을 특징으로 하는 메모리 시스템.
  3. 제2항에 있어서, 상기 FET 버스 스위치는
    상기 온 다이 터미네이션 제어신호가 활성화되고 상기 턴온 시간이 경과한 후 "로우"레벨이 되고, 상기 온 다이 터미네이션 제어신호가 비활성화되고 상기 턴오프 시간이 경과한 후 "하이"레벨이 되는 제어신호를 출력하는 제어신호 발생부;
    메모리와 데이터 버스 사이에 연결되고 상기 제어신호가 인가되는 게이트를 가진 소정개수의 스위칭 트랜지스터; 및
    접지전압과 데이터 버스 사이에 연결되고 반전된 상기 제어신호가 인가되는 게이트를 가진 소정개수의 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 메모리 시스템.
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