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KR100605607B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR100605607B1
KR100605607B1 KR1020050058716A KR20050058716A KR100605607B1 KR 100605607 B1 KR100605607 B1 KR 100605607B1 KR 1020050058716 A KR1020050058716 A KR 1020050058716A KR 20050058716 A KR20050058716 A KR 20050058716A KR 100605607 B1 KR100605607 B1 KR 100605607B1
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KR
South Korea
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signal
write operation
operation control
control signal
write
Prior art date
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Application number
KR1020050058716A
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English (en)
Inventor
하성주
조호엽
Original Assignee
주식회사 하이닉스반도체
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Priority to JP2005373601A priority patent/JP4868351B2/ja
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Priority to US12/073,294 priority patent/US7573757B2/en
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Abstract

본 발명은 리드동작시 글로벌 데이터라인에 인가된 데이터가 래치되는 불필요한 동작을 제거하여 소비전류를 줄일 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 글로벌 데이터라인에 전달되는 데이터를 제1 라이트 동작제어신호에 응답하여 래치하기 위한 글로벌 데이터래치; 상기 글로벌 데이터래치에 래치된 데이터를 제2 라이트 동작제어신호에 응답하여 전달받아 로컬 데이터라인으로 출력하기 위한 로컬데이터 라이트드라이버; 및 상기 제1 라이트 동작제어신호 및 상기 제2 라이트 동작제어신호를 출력하되, 라이트 명령이 실행되지 않는 구간에는 상기 제1 라이트 동작제어신호를 비활성화되어 출력되도록 제어하는 라이트드라이버 제어부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 라이트 명령어, 리드 명령어, 글로벌 데이터 래치.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEIVCE}
도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 블럭구성도.
도2는 도1에 도시된 반도체 메모리 장치의 구체적인 회로도.
도3은 도1에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
도4는 본 발명에 의한 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도.
도5는 도4에 도시된 라이트드라이버 제어부를 나타내는 회로도.
도6은 도4에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
도7은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치를 나타내는 회로도.
도8은 도7에 도시된 라이트드라이버 제어부를 나타내는 회로도.
*도면의 주요부분에 대한 부호의 설명 *
ND1 ~ ND4 : 낸드게이트
NOR1 ~ NOR2 : 노어게이트
I1 ~ I16 : 인버터
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 리드/라이트 명령에 소비되는 전류를 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
최근에 반도체 메모리 장치는 4개정도의 뱅크를 구비하고, 각각의 뱅크는 독립적으로 리드 동작과 라이트 동작을 수행할 수 있도록 동작하고 있다.
따라서 각각의 뱅크에는 로우어드레스를 디코딩하는 로우디코더와 컬럼어드레스를 디코딩하기 위한 컬럼디코더와, 뱅크의 리드동작과 라이트동작을 제어할 수 있는 회로부도 구비된다.
도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 블럭구성도이며, 특히 라이트 동작을 수행하기 위해 구비되는 한 뱅크에 구비되는 회로블럭들이다.
도1을 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 라이트 동작을 수행하기 위해, 라이트 동작이 일어날 때에 선택된 뱅크의 라이트드라이버를 구동시키기 위해 입력되는 펄스형태의 제어신호(BWEN)와, X8 또는 X4 동작모드시 선택된 라이트드라이버를 인에이블시키기 위한 제어신호(BAYBD)를 입력받아 제1 및 제2 라이트 동작제어신호(BWEN1, BWEN2)을 각각 출력하는 라이트드라이버 제어부(10)와, 제1 라이트 동작제어신호(BWEN1)에 응답하여 글로벌 데이터라인을 통해 전달되는 데이터(GIO)를 래치하고 출력하기 위한 글로벌 데이터래치부(20)와, 글로벌 데이터래치부(20)에 의해 래치되어 전달되는 데이터(GIO_LAT,GIO_LATb)를 제2 라이트 동작제어신호(BWEN2)에 응답하여 래치하고, 로컬 데이터 라인으로 출력하기 위한 로컬 데이터 드라이버(30)을 구비한다.
여기서 X8, X4 동작모드라는 것은 메모리 장치가 동작할 때에 한번의 라이트 또는 리드동작시 입출력되는 데이터의 수를 말한다. X8이라고 하면, 한번의 라이트동작시 8개의 데이터가 입력되는 저장되는 것이다. 따라서 X8 모드일 경우 메모리 장치는 구비되는 다수의 라이트드라이버중 선택된 8개의 라이트드라이버만 인에이블시키게 되는 것이다.
또한, 글로벌 데이터래치부(20)에 입력되는 신호(WDM)은 데이터 마스크 신호로서 이 신호(WDM)가 활성화되어 입력되면 데이터의 저장동작을 중단시켜, 입력된 데이터를 저장시키지 않게 하는 신호이다.
또한, 로컬 데이터 라이트드라이버(30)에 입력되는 리셋신호(LIO_RST)는 데이터의 저장동작이 이루어지지 않을 때, 로컬 데이터 라인(LAY,LAYb)의 전위를 같게 유지시킴으로서 리세시키는 동작을 위한 신호이다.
도2는 도1에 도시된 반도체 메모리 장치의 각 블럭에 대한 구체적인 회로도이다.
도2를 참조하여 살펴보면, 먼저 라이트드라이버 제어부(10)는 라이트 동작이 일어나는 뱅크에 대해서 라이트드라이버를 구동시키기 위해 입력되는 제어신호(BEWN)와, X8 또는 X4 동작모드시 선택된 라이트드라이버를 인에이블시키기 위한 제어신호(BAYBD)를 낸드게이트로 입력받아 제1 라이트 동작제어신호(BWEN1)를 출력하는 낸드게이트(ND1)와, 제1 라이트 동작제어신호(BWEN1)를 반전하여 제2 라이트 동작제어신호(BWEN2)를 출력하기 위한 인버터(I1)를 구비한다.
글로벌 데이터래치부(20)는 글로벌 데이터라인을 통해 전달되는 데이터(GIO)와 그 반전된 신호를 각각 제1 라이트 동작제어신호(BWEN1)에 응답하여 래치하도록 회로가 구성되어 있다. 이 때 데이터 마스킹을 위한 신호(WDM)가 하이레벨로 활성화되어 입력되면, 데이터의 래치가 중단되도록 구성되어 있다.
로컬데이터 라이트드라이버는 제2 라이트 동작제어신호(BWEN2)가 하이레벨로 활성화되는 구간동안 글로벌 데이터래치부(20)에 의해 래치되고 전달된 데이터(GIO_LATb,GIO_LAT)를 감지하고 래치하여, 로컬데이터 라인(LAY,LAYb)에 데이터를 전달하도록 회로가 구성되어 있다.
여기서 모스트랜지스터(MP6,MN11)가 로컬데이터 라인(LAY)으로 데이터의 제1 레벨을 드라이빙하기 위한 모스트랜지스터이며, 모스트랜지스터(MP10,MN12)가 로컬데이터 라인(LAYb)으로 데이터의 제2 레벨을 드라이빙하기 위한 모스트랜지스터이다.
도3은 도1에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다.
이하에서는 도1 내지 도3을 참조하여 종래기술에 의한 반도체 메모리 장치의 동작과 문제점을 살펴본다.
제어신호(BAYBD)는 X4 또는 X8 동작모드에서 선택된 라이트드라이버를 인에이블시키기 위해 하이레벨로 입력되는 신호이다. 제어신호(BWEN)는 전술한 바와 같 이, 라이트 동작이 일어나는 뱅크에 대해서만 하이레벨의 인에이블 상태로 입력된다.
따라서 라이트드라이버 제어부(10)는 제어신호(BWEN,BAYBD)를 이용하여 로우레벨의 펄스를 가지는 제1 라이트 동작제어신호(BWEN1)와, 제1 라이트 동작제어신호(BWEN1)를 반전한 하이레벨의 펄스를 가지는 제2 라이트 동작제어신호(BWEN2)를 출력한다.
글로벌 데이터래치부(20)는 제1 라이트 동작제어신호(BWEN1)가 로우레벨 펄스를 가지는 구간이외에는 인에이블 상태를 유지하여, 글로벌 데이터라인을 통해 입력되는 데이터(GIO)를 래치한다. 따라서 도3에 도시된 바와 같이, 라이트명령(Write)에 따라 생성된 펄스형태의 제어신호(BWEN)에 응답하여 라이트명령(Write)에 대응하여 입력된 라이트 데이터(Write Data)를 래치하게 된다.
이어서 로컬 데이터 라이트드라이버(30)는 제2 라이트 동작제어신호(BWEN2)에 응답하여 라이트 데이터(Write Data)를 래치하고, 이를 로컬 데이터라인(LAY,LAYb)으로 전달하게 된다. 로컬 데이터라인(LAY,LAYb)에 전달된 데이터를 비트라인 센스앰프를 통해 정해진 단위셀에 저장이 된다.
한편, 전술한 동작에서와 같이, 글로벌 데이터래치부(20)가 제1 라이트 동작제어신호(BWEN1)가 로우레벨 펄스를 가지는 구간이외에는 인에이블 상태를 유지하기 때문에, 라이트 명령이후의 리드명령(Read)에 대응하여 글로벌 데이터라인에 인가되는 데이터를 래치하고, 다음단의 로컬데이터 라이트드라이버에 전달하는 문제점이 생기게 된다.
반도체 메모리 장치는 글로벌 데이터라인을 리드명령과 라이트명령에 따라 데이터가 전달되는 경로를 일정부분 공유하고 있다. 따라서 글로벌 데이터래치부(20)가 인에이블되어 있는 상태에서는 리드명령을 위한 데이터가 래치되고, 다음단으로도 전달되는 것이다.
도3에서와 같이, 리드명령(Read)에 대응하여 외부로 출력되어야 할 글로벌 데이터라인에 인가된 데이터(Read Data1,Read Data2)가 글로벌 데이터래치부(20)가 인에이블되어 있는 이유(31)로 글로벌 데이터래치부(20)로 래치되어 버리고 다음단이 로컬 데이터 라이트드라이버에 전달되는 것을 알 수 있다.(32)
한 뱅크에는 다수의 글로벌 데이터래치부가 구비되는데, 리드동작시 글로벌 데이터라인에 인가된 데이터가 래치되는 불필요한 동작으로 많은 불필요한 전류가 소비되는 것이다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 리드동작시 글로벌 데이터라인에 인가된 데이터가 래치되는 불필요한 동작을 제거하여 소비전류를 줄일 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 글로벌 데이터라인에 전달되는 데이터를 제1 라이트 동작제어신호에 응답하여 래치하기 위한 글로벌 데이터래치; 상기 글로벌 데이터래치에 래치된 데이터를 제2 라이트 동작제어신호에 응답하여 전달받아 로컬 데이터라인으로 출력하기 위한 로컬데이터 라이트드라이버; 및 상기 제1 라이트 동작제어신호 및 상기 제2 라이트 동작제어신호를 출력하되, 라이트 명령이 실행되지 않는 구간에는 상기 제1 라이트 동작제어신호를 비활성화되어 출력되도록 제어하는 라이트드라이버 제어부를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 본 발명에 의한 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다.
도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 글로벌 데이터라인에 전달되는 데이터(GIO)를 제1 라이트 동작제어신호(BWEN1)에 응답하여 래치하기 위한 글로벌 데이터래치(300)와, 글로벌 데이터래치(300)에 래치된 데이터를 제2 라이트 동작제어신호(BWEN2)에 응답하여 전달받아 로컬 데이터라인(LAY,LAYb)으로 출력하기 위한 로컬데이터 라이트드라이버(400)와, 제1 라이트 동작제어신호(BWEN1) 및 제2 라이트 동작제어신호(BWEN2)를 출력하되, 라이트 명령이 실행되지 않는 구간에는 제1 라이트 동작제어신호(BWEN1)를 비활성화되어 출력되도록 제어하는 라이트드라이버 제어부(200)를 구비한다.
도5는 도4에 도시된 라이트드라이버 제어부를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 라이트드라이버 제어부는 라이트 동작이 일어나는 뱅크를 인에이블 시키기 위한 뱅크신호(BANK_FLAG)와, 입력된 명령이 라이트 명령일 때 활성화되는 라이트명령신호(WR_FLAG)와, 데이터 입출력모드(X4,X8)에 대응하여 선택된 라이트 드라이버를 활성화시키기 위한 드라이버선택신호(BAYBD)를 조합하여 인에이블 신호(EN)를 출력하는 인에이블 신호출력부(210)와, 인에이블 신호(EN)의 활성화에 응답하여 활성화되어, 라이트 명령에 대응하는 동작을 수행하기 위해 전달되는 라이트 동작제어신호(BWEN)를 입력받아 제1 라이트 동작제어신호(BWEN1)로 출력하기 위한 제1 출력부(220)와, 드라이버선택신호(BAYBD)와 라이트 동작제어신호(BWEN)를 조합하여 제2 라이트 동작제어신호(BWEN2)를 출력하기 위한 제2 출력부(230)를 구비한다.
인에이블 신호출력부(210)는 라이트명령신호(WR_FLAG)와 드라이버선택신호(BAYBD)와 뱅크신호(BANK_FLAG)를 입력받아 인에이블 신호(EN)를 출력하는 낸드게이트(ND3)를 구비한다.
제1 출력부(220)는 낸드게이트(ND3)에서 출력되는 인에이블 신호(EN)와 라이트 동작제어신호(BWEN)를 입력받아 제1 라이트 동작제어신호(BWEN1)를 출력하는 노어게이트(NOR1)를 구비한다.
제2 출력부(230)는 드라이버선택신호(BAYBD)와 라이트 동작제어신호(BWEN)를 입력받는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력을 반전하여 제2 라이트 동작제어신호(BWEN2)를 출력하기 위한 인버터(I15)를 구비한다.
도6은 도4에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 이 하에서는 도4 내지 도6을 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작을 살펴본다.
라이트드라이버 제어부(200)의 인에이블 신호출력부(210)은 뱅크신호(BANK_FLAG)와, 라이트명령신호(WR_FLAG)와, 드라이버선택신호(BAYBD)를 조합하여 인에이블신호(EN)을 로우레벨로 활성화시켜 출력한다.
뱅크신호(BANK_FLAG)는 메모리 장치가 구비하고 있는 다수의 뱅크중 라이트동작이 수행되는 뱅크를 알려주는 신호이고, 라이트명령신호(WR_FLAG)는 입력된 명령어신호가 라이트명령어인지 리드명령어인지를 감지하여 라이트명령어인경우 생성되어 출력되는 신호이다.
드라이버선택신호(BAYBD)는 뱅크에 구비되는 다수의 라이트 드라이버중 현재 입출력모드, 예를 들어 X4, X8에 따라 선택되는 라이트 드라이버를 지정해주기 위한 신호이다.
따라서 인에이블 신호(EN)가 로우레벨로 활성화되는 것은 라이트 동작이 수행되는 뱅크의 라이트 동작이 실제 수행되는 라이트드라이버로 된 것을 알려주는 것이다.
인에이블 신호(EN)가 활성화된 상태에서 라이트드라이버 제어부(200)의 제1 출력부(220)에서는 라이트 동작제어신호(BWEN)를 이용하여 제1 라이트 동작제어신호(BWEN)를 출력하게 되고, 이 신호에 응답하여 글로벌 데이터래치부(300)가 글로벌 데이터라인에 인가된 데이터 신호를 래치하게 되는 것이다.
라이트드라이버 제어부(200)의 제2 출력부(230)는 드라이버선택신호(BAYBD) 와, 라이트 동작제어신호(BWEN)를 이용하여 제2 라이트 동작제어신호(BWEN2)를 생성하여 출력하게 된다.
따라서 도6에 도시된 바와 같이, 제1 라이트 동작제어신호(BWEN)는 라이트 동작이 수행되는 구간중 데이터를 래치하기 위한 타이밍동안만 활성화되고, 이후에서는 비활성화상태를 유지하게 된다.(61)
즉, 리드동작이 수행되는 동안에는 제1 라이트 동작제어신호(BWEN)이 비활성화상태를 유지하기 때문에, 글로벌비트라인에 인가되는 리드용 데이터가 글로벌 데이터 래치부(300)에 래치되는 경우는 발생하지 않는다.
따라서 글로벌 데이터래치부(300)가 라이트 동작이 수행되지 않는 동안에는 동작하지 않기 때문에 로컬 데이터 라이트드라이버도 전달되는 데이터가 없기 때문에 라이트동작이 아닌 리드시의 데이터를 입력받는 불필요한 동작을 하지 않게 된다.(62)
도7은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.
도7에 도시된 제2 실시예에 따른 반도체 메모리 장치는 글로벌 데이터래치부를 라이트동작이 수행되지 않을 때 비활성화시키기 위해 뱅크신호(BANK_FLAG)와 라이트명령신호(WR_FLAG)이외에도 데이터마스크 신호(WDM)를 이용하여 마스킹신호를 출력하는 것이 특징이다.
데이터마스트 신호(WDM)를 메모리 장치가 라이트 명령에 대응하여 데이터를 저장하는 동작을 수행하는 도중에 입력되면 그에 관한 동작을 중지시킬 수 있는 신 호이다.
도8은 도7에 도시된 라이트드라이버 제어부를 나타내는 회로도이다.
도8을 참조하여 살펴보면, 라이트드라이버 제어부(500)는 라이트 동작이 일어나는 뱅크를 인에이블 시키기 위한 뱅크신호(BANK_FLAG)와, 입력된 명령이 라이트 명령일 때 활성화되는 라이트명령신호(WR_FLAG)와, 데이터 입출력모드(X4,X8)에 대응하여 선택된 라이트 드라이버를 활성화시키기 위한 드라이버선택신호(BAYBD)를 조합하여 인에이블 신호(EN)를 출력하는 인에이블 신호출력부(210)와, 인에이블 신호(EN)의 활성화에 응답하여 활성화되어, 라이트 동작을 중시시키는 데이터 마스크신호(WDM)를 입력받아 글로벌 데이터래치부(300)로 마스킹신호(WDM')를 출력하기 위한 제1 출력부(210)와, 드라이버선택신호(BAYBD)와 라이트 동작제어신호(BWEN)를 조합하여 제2 라이트 동작제어신호(BWEN2)를 출력하기 위한 제2 출력부(230)를 구비한다. 글로벌 데이터래치부(300)는 마스킹 신호(WDM')가 입력되면, 데이터의 래치동작을 종료하게 된다.
인에이블 신호출력부(510)는 라이트명령신호(WR_FLAG)와 드라이버선택신호(BAYBD)와 뱅크신호(BANK_FLAG)를 입력받아 인에이블 신호(EN)를 출력하는 낸드게이트(ND4)를 구비한다.
제1 출력부(520)는 낸드게이트(ND4)에서 출력되는 인에이블 신호(NE)와 데이터 마스크신호(WDM')를 입력받아 글로벌 데이터래치부(300)의 래치동작을 종료하기 위한 마스킹신호(WDM)로 출력하는 노어게이트(NOR2)를 구비한다.
제2 출력부(530)는 드라이버선택신호(BAYBD)와 라이트 동작제어신호(BWEN)를 입력받아 제1 라이트 동작제어신호(BWEN1)를 출력하기 위한 낸드게이트(ND5)와, 낸드게이트(ND5)의 출력을 반전하여 제2 라이트 동작제어신호(BWEN2)를 출력하기 위한 인버터(I16)를 구비한다.
도7과 도8에 도시된 제2 실시예에 따른 반도체 메모리 장치는 데이터마스트 신호를 입력받아 마스킹신호를 이용하여 글로벌 데이터 라이트래치부의 동작을 종료시키는 것만 다를뿐 제1 실시예에 따른 반도체 메모리 장치와 같은 방법으로 동작하므로 자세한 동작설명은 생략한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 데이터를 라이트하기 위한 동작을 수행하는 구간이외의 구간에서는 글로벌 데이터 래치부에서는 데이터를 래치하고 전달하는 동작을 수행하지 않는다.
따라서 라이트용 데이터가 전달되는 경로로 리드용 데이터가 전달되는 경우가 사라지게 된다. 또한, 실제 라이트 동작에 사용되지 않는 경로에 있는 라이트 드라이버, 데이터 래치의 동작을 하지않게 하므로, 불필요하게 소모되는 전류(특히 IDD4)를 감소시킬 수 있다.
즉, 리드 동작시, 각 뱅크에 구비되는 다수의 라이트용 글로벌 데이터 래치가 불필요하게 동작하는 것을 막을 수 있으며, 한 뱅크에서 데이터가 저장되는 동작을 하고 있을 때 나머지 뱅크에 구비 라이트용 글로벌 데이터 래치의 동작을 막을 수 있게 된다.
또한, X4, X8동작모드에서는 X16에 비해 사용되는 라이트용 글로벌 데이터 래치의 수가 각각 1/4, 1/2인데, 이 경우에도 사용되지 않는 라이트용 글로벌 데이터 래치에 의한 전류소모를 막을 수 있다.

Claims (9)

  1. 글로벌 데이터라인에 전달되는 데이터를 제1 라이트 동작제어신호에 응답하여 래치하기 위한 글로벌 데이터래치;
    상기 글로벌 데이터래치에 래치된 데이터를 제2 라이트 동작제어신호에 응답하여 전달받아 로컬 데이터라인으로 출력하기 위한 로컬데이터 라이트드라이버; 및
    상기 제1 라이트 동작제어신호 및 상기 제2 라이트 동작제어신호를 출력하되, 라이트 명령이 실행되지 않는 구간에는 상기 제1 라이트 동작제어신호를 비활성화되어 출력되도록 제어하는 라이트드라이버 제어부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 라이트드라이버 제어부는
    라이트 동작이 일어나는 뱅크를 인에이블 시키기 위한 뱅크신호와, 입력된 명령이 라이트 명령일 때 활성화되는 라이트명령신호와, 데이터 입출력모드에 대응하여 선택된 라이트 드라이버를 활성화시키기 위한 드라이버선택신호를 조합하여 인에이블 신호를 출력하는 인에이블 신호출력부;
    상기 인에이블 신호의 활성화에 응답하여 활성화되어, 라이트 명령에 대응하는 동작을 수행하기 위해 전달되는 라이트 동작제어신호를 입력받아 상기 제1 라이 트 동작제어신호로 출력하기 위한 제1 출력부; 및
    상기 드라이버선택신호와 상기 라이트 동작제어신호를 조합하여 상기 제2 라이트 동작제어신호를 출력하기 위한 제2 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 인에이블 신호출력부는
    상기 라이트명령신호와 상기 드라이버선택신호와 상기 뱅크신호를 입력받아 상기 인에이블 신호를 출력하는 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 출력부는
    상기 낸드게이트에서 출력되는 인에이블 신호와 상기 라이트 동작제어신호를 입력받아 상기 제1 라이트 동작제어신호를 출력하는 노어게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제2 출력부는
    상기 드라이버선택신호와 상기 라이트 동작제어신호를 입력받는 낸드게이트; 및
    상기 낸드게이트의 출력을 반전하여 상기 제2 라이트 동작제어신호를 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 라이트드라이버 제어부는
    라이트 동작이 일어나는 뱅크를 인에이블 시키기 위한 뱅크신호와, 입력된 명령이 라이트 명령일 때 활성화되는 라이트명령신호와, 데이터 입출력모드에 대응하여 선택된 라이트 드라이버를 활성화시키기 위한 드라이버선택신호를 조합하여 인에이블 신호를 출력하는 인에이블 신호출력부;
    상기 인에이블 신호의 활성화에 응답하여 활성화되어, 라이트 동작을 중시시키는 데이터 마스크신호를 입력받아 상기 글로벌 데이터래치부로 마스킹신호를 출력하기 위한 제1 출력부; 및
    상기 드라이버선택신호와 상기 라이트 동작제어신호를 조합하여 상기 제2 라이트 동작제어신호를 출력하기 위한 제2 출력부를 구비하며, 상기 글로벌 데이터래치부는 상기 마스킹 신호가 입력되면, 데이터의 래치동작을 종료하는 것을 특징으 로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 인에이블 신호출력부는
    상기 라이트명령신호와 상기 드라이버선택신호와 상기 뱅크신호를 입력받아 상기 인에이블 신호를 출력하는 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제1 출력부는
    상기 낸드게이트에서 출력되는 인에이블 신호와 상기 데이터 마스크신호를 입력받아 상기 글로벌 데이터래치부의 래치동작을 종료하기 위한 마스킹신호로 출력하는 노어게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제2 출력부는
    상기 드라이버선택신호와 상기 라이트 동작제어신호를 입력받아 상기 제1 라 이트 동작제어신호를 출력하기 위한 낸드게이트; 및
    상기 낸드게이트의 출력을 반전하여 상기 제2 라이트 동작제어신호를 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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