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KR100591724B1 - 반도제장치 및 그 제조방법 - Google Patents

반도제장치 및 그 제조방법 Download PDF

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KR100591724B1
KR100591724B1 KR1020020054993A KR20020054993A KR100591724B1 KR 100591724 B1 KR100591724 B1 KR 100591724B1 KR 1020020054993 A KR1020020054993 A KR 1020020054993A KR 20020054993 A KR20020054993 A KR 20020054993A KR 100591724 B1 KR100591724 B1 KR 100591724B1
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insulating film
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가부시끼가이샤 도시바
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Abstract

반도체 기판 상의 절연막의 배선영역에 제1홈을 형성하고, 캐패시터영역에 제1홈보다 폭이 넓은 제2홈을 형성한다. 그리고, 제1홈을 완전히 매립하고, 제2홈을 도중까지 매립하도록 제1도체막을 퇴적한다. 더욱이, 제2홈의 도중까지 매립하도록 캐패시터 절연막을 퇴적하고, 그 위에 제2홈을 완전히 매립하도록 제2도체막을 퇴적한다. 제2도체막, 캐패시터 절연막 및 제1도체막의 적층막을, 절연막이 노출할 때까지 연마하고, 제1홈에 제1도체막에 의한 배선을, 제2홈에 제1도체막, 캐패시터 절연막 및 제2도체막으로 이루어진 캐패시터를 매립한다.

Description

반도제장치 및 그 제조방법{A SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1a는 본 발명의 실시예에 의한 홈 형성공정을 나타낸 평면도,
도 1b는 도 1a의 I-I’단면도,
도 2는 동 실시예의 도체막/캐패시터 절연막/도체막의 적층공정을 나타낸 단면도,
도 3a는 동 실시예의 평탄화공정을 나타낸 평면도,
도 3b는 도 3a의 I-I’단면도,
도 4는 동 실시예의 상부배선 형성공정을 나타낸 단면도,
도 5는 다른 실시예에 의한 홈 형성공정을 나타낸 단면도,
도 6은 동 실시예의 도체막/캐패시터 절연막/도체막의 적층공정을 나타낸 단면도,
도 7은 동 실시예의 평탄화공정을 나타낸 단면도,
도 8은 동 실시예의 상부배선 형성공정을 나타낸 단면도,
도 9a는 다른 실시예에 의한 홈 형성공정을 나타낸 평면도,
도 9b는 도 9a의 I-I’ 및 II-II’단면도,
도 10은 동 실시예의 도체막 적층공정을 나타낸 단면도,
도 11a는 동 실시예의 평탄화공정을 나타낸 평면도,
도 11b는 동 실시예의 평탄화공정을 나타낸 단면도,
도 12는 동 실시예의 상부배선 형성공정을 나타낸 단면도,
도 13은 종래예의 배선홈 형성공정을 나타낸 단면도,
도 14는 동 종래예의 도체막/캐패시터 절연막/도체막의 적층공정을 나타낸 단면도,
도 15는 동 종래예의 캐패새터 형성공정을 나타낸 단면도,
도 16은 동 종래예의 상부배선 형성공정을 나타낸 단면도이다.
본 발명은, 반도체장치에 관한 것으로, 특히 매립 배선구조를 갖는 반도체장치와 그 제조방법에 관한 것이다.
반도체 집적회로의 소자간 접속을 행하는 금속배선은, 종래 일반적으로, 절연막 상에 성막한 Al 등의 금속막을 리소그래피와 이방성 에칭에 의해 패터닝하여 형성되고 있다. 그러나, 소자의 미세화에 따른 배선의 라인/스페이스의 미세화에 의해, 패턴형성된 배선의 스페이스에 절연막을 매립하는 일이 곤란해지고 있다. 그래서, 종래의 Al배선의 형성방법 대신에, 절연막에 배선홈을 가공하여, 이 배선홈에 도금법에 의해 Cu 등을 매립하는 다마신법이 이용되도록 되고 있다.
또한, 집적회로 내에 큰 용량을 필요로 할 경우, 종래의 실리콘/절연막/실리 콘에 의한 캐패시터 대신에, 절연막 상의 배선영역 내에, 금속(M)/절연막(I)/금속(M)의 적층구조로 이루어진 MIM캐패시터를 형성하는 것도 행해진다. 이 경우, MIM캐패시터의 전극을 배선과 동시에 형성하는 것이 바람직하다.
도 13~도 16은, 다마신법에 의한 Cu배선과 동시에 MIM캐패시터를 형성하는 공정예를 나타내고 있다. 이와 같은 공정예를 이용한 것으로서는, 예컨대 일본 특허공개공보 제2001-36010호에 기술되어 있다. 도 13에 나타낸 바와 같이, 실리콘기판(1) 상에 형성된 절연막(2)에, 이방성 에칭에 의해 배선홈(3a)과 동시에 캐패시터영역에 홈(3b)을 형성한다. 그리고, 도시하지 않은 금속장벽 형성 후, Cu도금법에 의해, 도 14에 나타낸 바와 같이 배선(4a)과 동시에 캐패시터 하부전극(4b)을 각각 홈(3a, 3b)에 매립형성하고, 더욱이 SiN 등의 캐패시터 절연막(5)과, TiN 등의 상부전극막(6)을 적층형성한다. 이 상부전극막(6)과 캐패시터 절연막(5)을 순차 에칭함으로써, 도 15에 나타낸 바와 같이 캐패시터를 형성한다. 더욱이, 도 16에 나타낸 바와 같이, 층간절연막(7)을 퇴적하고, 이 위에 다시한번 다마신법에 의해, 필요한 콘택트부(8a, 8b)와 상부배선(9)을 매립형성한다.
이와 같은 종래의 Cu 다마신법에서는, 다음과 같은 문제가 있다.
① 도 15에 나타낸 바와 같이, 캐패시터는 돌출한 상태로 형성된다. 따라서, 도 16에 나타낸 층간절연막(7)은, 성막 후에 평탄화하는 처리가 필요해진다. 최초의 Cu 다마신 배선의 매립에도 평탄화 처리가 필요하기 때문에, 적어도 2회의 평탄화공정이 필요해진다. 이들의 평탄화에는 구체적으로는, 화학적기계적연마(CMP)처리가 이용된다.
② 도 16에 나타낸 바와 같이, 상부배선(9)의 콘택트부(8a, 8b)의 깊이가 다르고, 콘택트홀 형성시에는, 얕은 쪽에 오버에칭이 생기고, 하지(下地)의 에칭을 억제하기 위해서는, 절안막과 그 하지의 사이에 큰 에칭 선택비가 필요해진다.
③ 상부배선의 콘택트홀을 이방성 에칭에 의해 형성할 경우, 콘택트홀에 노출하는 Cu배선(4a)의 표면이 산화되어, 저항이 증가하기 쉽다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 매립 배선구조를 갖는 반도체장치 및 그 제조방법을 제공하는 것에 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 하나의 특징에 의한 반도체장치는, 반도체기판과, 이 반도체기판 상에 형성된 절연막, 이 절연막에 형성된 제1홈에 표면이 실질적으로 평탄해지도록 매립된 배선 및, 절연막에 형성된 제1홈보다 폭이 넓은 제2홈에 표면이 실질적으로 평탄해지도록 매립된, 배선의 재료와 동일한 제1도체막과 캐패시터 절연막 및 제2도체막의 적층구조로 이루어진 캐패시터를 갖춘다.
본 발명의 다른 특징에 의한 반도체장치의 제조방법은, 반도체기판 상의 절연막의 배선영역에 제1홈을 형성하고, 캐패시터영역에 제1홈보다 폭이 넓은 제2홈을 형성하는 공정과, 제1 및 제2홈이 형성된 절연막 상에, 제1홈을 완전히 매립하고, 제2홈을 도중까지 매립하도록 제1도체막을 퇴적하는 공정, 도체막 상에 제2홈 의 도중까지 매립하도록 캐패시터 절연막을 퇴적하는 공정, 캐패시터 절연막 상에 제2홈을 완전히 매립하도록 제2도체막을 퇴적하는 공정 및, 제2도체막, 캐패시터 절연막 및 제1도체막의 적층막을, 절연막이 노출할 때까지 연마하고, 제1홈에 제1도체막에 의한 배선을, 제2홈에 제1도체막, 캐패시터 절연막 및 제2도체막으로 이루어진 캐패시터를 매립하는 공정을 갖춘다.
본 발명의 또 다른 특징에 의한 반도체장치는, 반도체기판과, 이 반도체기판 상에 형성되고서, 폭이 좁은 홈과 콘택트부로 되는 폭이 넓은 홈으로 이루어진 배선홈이 형성된 절연막 및, 이 절연막의 배선홈에 매립된 제1도체막과 상기 콘택트부에서 상기 제1도체막 상면의 일부를 덮는 내산화성 도체로 이루어진 제2도체막이 설치된 적층구조로 이루어진 배선을 갖추되, 이 배선이, 상면이 평탄하게 형성되면서 상기 콘택트부 이외의 배선홈에서는 상기 제1도체막 만으로 형성되도록 구성된다.
본 발명의 또 다른 특징에 의한 반도체장치의 제조방법은, 반도체 기판 상의 절연막에 폭이 좁은 배선부와 이에 연속(連續)하는 폭이 넓은 콘택트부를 갖춘 홈을 형성하는 공정과, 홈이 형성된 절연막 상에, 배선부를 완전히 매립하고, 콘택트부를 도중까지 매립하도록 제1도체막을 퇴적하는 공정, 제1도체막 상에 콘택트부를 완전히 매립하도록 제2도체막을 퇴적하는 공정, 제2도체막 및 제1도체막을 연마하고, 배선부에 제1도체막이 매립되고, 콘택트부에 제1도체막과 제2도체막의 퇴적층이 매립된 배선을 형성하는 공정을 갖춘다.
(실시예)
이하, 본 발명의 실시예를 도면을 참조하면서 상세히 설명한다.
제1실시예
도 1a 및 도 1b는, 실리콘기판(11) 상에 형성된 실리콘산화막 등의 절연막(12)에, 배선 및 캐패시터용의 홈(13a, 13b)을 형성한 상태의 평면도와 그 I-I’단면도이다. 배선영역의 홈(13a)에 비해, 캐패시터영역의 홈(13b)은, 폭이 크면서 깊다. 따라서, 이들의 홈 형성에는, 2회의 리소그래피와 이방성 에칭을 행하게 된다.
구체적으로, 예컨대 배선용의 홈(13a)은, 폭 0.2㎛에, 깊이 0.4㎛로 하고, 캐패시터영역의 홈(13b)은, 필요로 하는 캐패시터 용량에 따라 다른데, 폭 10㎛ 내지 100㎛정도이고, 깊이는 캐패시터 전체에 필요로 되는 값으로 한다. 더욱이, 캐패시터의 하부전극으로부터의 인출 배선부로 되는 영역에는, 배선영역과 마찬가지의 폭과 깊이의 배선홈(13c)을 형성한다.
이 후, 도 2에 나타낸 바와 같이, 제1도체막(14), 캐패시터 절연막(15) 및 제2도체막(16)을 순차 퇴적한다. 제1도체막(14)은, 도금법에 의한 Cu막이다. 구체적으로는, 도금전에, 도시하지 않은 TaN막(금속장벽막)과 Cu막을 CVD법에 의해 퇴적하고, 이들을 전극으로서 Cu막을 도금한다. 이 제1도체막(14)은, 배선영역의 홈(13a)을 완전히 매립하는데 필요한 두께, 구체적으로는 배선용 홈(13a)의 깊이 이상의 두께로 한다. 캐패시터영역의 홈(13b)은, 제1도체막(14)에서는 도중까지 밖에 매립되지 않는 상태로 한다.
캐패시터 절연막(15)은, 예컨대 0.1㎛정도의 SiN막이고, 제2도체막(16)은 예컨대 0.15㎛정도의 TiN막이다. 이들은 CVD법에 의해 퇴적한다. 여기서 필요한 조건은, 캐패시터 절연막(15)을 퇴적한 단계에서도, 캐패시터영역의 홈(13b)은 깊 이방향에 아직 완전히는 매립되지 않은 것에 있다.
이 후, 평탄화 처리를 행한다. 즉, 제2도체막(16), 캐패시터 절연막(15) 및 제1도체막(14)을 CMP에 의해, 절연막(12)의 표면이 노출할 때까지 연마한다. 도 3a 및 도 3b는, 이렇게 하여 얻어진 상태를 나타낸 평면도와 그 I-I’단면도이다. 좁은 홈(13a)에는, 제1도체막(14)만에 의한 배선(14a)이 평탄하게 매립된다. 캐패시터영역의 홈(13b)에는, 제1도체막(14)에 의한 하부전극(14b), 캐패시터 절연막(15) 및 제2도체막(16)에 의한 상부전극으로 이루어진 캐패시터가 평탄하게 매립된다. 캐패시터의 하부전극(14b)에 접속되는 배선(14c)은, 배선(14a)과 마찬가지로 제1도체막(14)만에 의한 배선으로 된다. 제2도체막(16)의 상면은 배선(14a)의 상면과 동일한 높이이다. 홈(13b) 내의 제1도체막 14(즉, 캐패시터의 하부전극 14b) 및 캐패시터 절연막(15)의 단면은 각각 凹형을 하고 있다.
이 후, 필요에 따라 도시하지 않은 Cu의 확산방지용 절연막을 형성한 후에, 도 4에 나타낸 바와 같이 층간절연막(17)을 퇴적하고, 이것에 배선홈(18)과 콘택트홀(19a, 19b)을 이방성 에칭에 의해 형성하고, 제3도체막(20)을 매립한다. 이 제3도체막(20)도 도금법에 의한 Cu막으로 한다. 구체적으로는, 도시하지 않은 TaN막과 Cu막을 PVD법에 의해 퇴적한 후, 이들을 전극으로서 Cu막을 도금한다. 더욱이, 콘택트홀(19b)의 깊이는 콘택홀(19a)의 깊이와 동일하다.
본 실시예에 의하면, 캐패시터와 배선이 공히 평탄하게 매립되기 때문에, 도 4에 나타낸 층간절연막(17)은, 평탄화 처리를 필요로 하지 않는다. 따라서, 종래에 비해, 평탄화공정이 적어진다. 게다가, 캐패시터가 돌출하고 있지 않기 때문 에, 도 4에 나타낸 콘택트홀(19a, 19b)은 동일한 깊이로 되어, 오버에칭에 의한 손상을 일으키지 않고, 콘택트홀 형성이 가능해진다.
제2실시예
제1실시예에서는, 배선 매립용의 홈과 캐패시터 매립용의 홈의 깊이를 다르게 했지만, 홈 깊이를 동일하게 해도 마찬가지로 구조를 얻을 수 있다. 그와 같은 실시예를 도 5~도 8을 이용하여 설명한다. 더욱이, 앞의 실시예와 대응하는 부분에는 동일한 부호를 붙인다.
도 5에 나타낸 바와 같이, 실리콘기판(11) 상에 형성된 절연막(12)에, 배선 매립용의 홈(13a)과 캐패시터 매립용의 홈(13b)을 형성한다. 배선용의 홈(13a)의 폭은 예컨대 0.2㎛로 하고, 캐패시터용의 홈(13b)의 폭은 캐패시터 용량에 필요한 10㎛ 내지 100㎛정도로 한다. 또한, 홈(13a, 13b)의 깊이는, 캐패시터 전체를 매립에 필요한 동일한 깊이, 예컨대 0.4㎛정도로 하고, 따라서 1회의 이방성 에칭에 의해 형성한다.
이 후, 도 6에 나타낸 바와 같이, 제1도체막(14), 캐패시터 절연막(15) 및 제2도체막(16)을 순차 퇴적한다. 제1도체막(14)은, 도금법에 의한 Cu막이다. 구체적으로는, 도금전에, 도시하지 않은 TaN막과 Cu막을 PVD법에 의해 퇴적하고, 이들을 전극으로서 Cu막을 도금한다. 이 제1도체막(14)은, 배선영역의 홈(13a)을 완전히 매립하도록 한다. 구체적으로는, 제1도체막(14)을, 배선영역의 홈(13a)의 폭의 1/2 이상의 두께로 한다. 더욱이, 배선영역의 홈(13a)은 폭이 좁으면서 깊기 때문에, 매립성이 나쁘다. 그래서, 도금액중에 매립 촉진제를 첨가하여, 홈(13a)을 완전히 매립하도록 한다. 캐패시터영역의 홈(13b)은, 제1도체막(14)에서는 도중까지 밖에 매립되지 않은 상태로 한다.
캐패시터 절연막(15)은 예컨대 0.1㎛정도의 SiN막이고, 제2도체막(16)은 예컨대 0.15㎛정도의 TiN막이다. 이들은 CVD법에 의해 퇴적한다. 여기서 필요한 조건은, 캐패시터 절연막(15)을 퇴적한 단계에서도, 캐패시터영역의 홈(13b)은 깊이방향에 아직 완전히는 매립되지 않은 것에 있다.
이 후, 평탄화처리를 행한다. 즉, 제2도체막(16), 캐패시터 절연막(15) 및 제1도체막(14)을 CMP에 의해, 도 7에 나타낸 바와 같이, 절연막(12)의 표면이 노출할 때까지 연마한다. 이에 의해, 좁은 홈(13a)에는, 제1도체막(14)만에 의한 배선(14a)이 평탄하게 매립된다. 캐패시터영역의 홈(13b)에는, 제1도체막(14)에 의한 하부전극(14b), 캐패시터 절연막(15) 및 제2도체막(16)에 의한 상부전극으로 이루어진 캐패시터가 평탄하게 매립된다.
이 후, 필요에 따라 도시하지 않은 Cu의 확산방지용 절연막을 형성한 후에, 도 8에 나타낸 바와 같이, 층간절연막(17)을 퇴적하고, 이것에 배선홈(18)과 콘택트홀(19a, 19b)을 이방성 에칭에 의해 형성하고, 제3도체막(20)을 매립한다. 이 제3도체막(20)도 도금법에 의한 Cu막으로 한다. 구체적으로는, 도시하지 않은 TaN막과 Cu막을 PVD법에 의해 퇴적한 후, 이들을 전극으로서 Cu막을 도금한다.
본 실시예에 의해서도, 캐패시터와 배선이 공히 평탄하게 매립되기 때문에, 도 8에 나타낸 층간절연막(17)은, 평탄화 처리를 필요로 하지 않는다. 따라서, 종래에 비해, 평탄화공정이 적어진다. 게다가, 캐패시터가 돌출하고 있지 않기 때문에, 도 8에 나타낸 콘택홀(19a, 19b)은 동일한 깊이로 되어, 오버에칭에 의한 손상을 일으키지 않고, 콘택트홀 형성이 가능해진다.
제3실시예
다음에, Cu 다마신 배선에 문제로 되는 배선 콘택트부의 산화방지를 도모한 실시예를 도 9a~도 12를 참조하여 설명한다. 도 9a는, 배선홈 형성시의 평면도이고, 도 9b는 그 I-I’및 II-II’단면도이다. 실리콘기판(21) 상에 형성된 절연막(22)에, 이방성 에칭에 의해, 배선홈 23(23a, 23b)을 형성한다. 배선부의 홈(23a)에 비해 콘택트부의 홈(23b)은, 폭 넓게 형성한다.
이 후, 도 10에 나타낸 바와 같이 배선용의 제1도체막(24)을 퇴적하고, 더욱이 내산화성이 우수한 제2도체막(25)을 퇴적한다. 제1도체막(24)은, 도금법에 의한 Cu막이다. 구체적으로는, 도금전에, 도시하지 않은 TaN막과 Cu막을 PVD법에 의해 퇴적하고, 이들을 전극으로서 Cu막을 도금한다. 이 제1도체막(24)은, 배선부의 홈(23a)을 완전히 매립하고, 콘택트부의 홈(23b)은 도중까지 매립하도록 한다. 제2도체막(25)은, 예컨대 CVD에 의한 TiN막이다.
이 후, 평탄화 처리를 한다. 즉, 도 11a 및 도 11b에 나타낸 바와 같이, 제2도체막(25) 및 제1도체막(24)을 CMP에 의해 절연막(22)의 표면이 노출될 때까지 연마한다. 이에 의해, 폭이 좁은 홈(23a)에는 제1도체막(24)만에 의한 배선이 평탄하게 매립되고, 폭이 넓은 콘택트부의 홈(23b)에는 제1도체막(24)에 의한 배선의 표면 중앙에 제2도체막(25)이 선택적으로 남겨진 상태가 얻어지게 된다. 그리고, 콘택트부에서 제2도체막(25)의 상면은 콘택부 이외의 제1도체막(24)의 상면과 동일한 높이이다. 콘택트부에서 제1도체막(24)의 단면은 凹형을 하고 있다.
이 후, 필요에 따라 도시하지 않은 Cu의 확산방지용 절연막을 형성한 후에, 도 12에 나타낸 바와 같이 층간절연막(26)을 퇴적하고, 이것에 배선홈(27)과 콘택트홀(28)을 이방성 에칭에 의해 형성하고, 제3도체막(29)을 매립한다. 이 제3도체막(29)도 도금법에 의한 Cu막으로 한다. 구체적으로는, 도시하지 않은 TaN막과 Cu막을 PVD법에 의해 퇴적한 후, 이들을 전극으로서 Cu막을 도금한다. 콘택트부와 접속되는 도체막이 매립되는 콘택트홀(28)의 지름은, 제2도체막(25)의 폭보다 작다.
이상과 같이 본 실시예에 의하면, Cu배선의 콘택트부에만, 내산화성이 우수한 TiN막을 형성할 수 있다. 이 결과, 콘택트홀 형성 후의 Cu배선의 산화를 방지할 수 있어, 저저항의 안정한 콘택트가 가능해진다.
더욱이, Cu 매립배선의 콘택트부의 내부식성을 개선하기 위해, 배선을 적층구조로 하는 것은, 종래 제안되어 있다. 그 방법은, 배선홈에 우선 Cu막을 평탄하게 매립하고, 그 후 Cu막의 표면을 웨트에칭에 의해 오목하게 한다. 그리고, CVD 등에 의해 TiN막을 성막하여 평탄화 한다. 그러나, 이 방법에서는, 매립 Cu배선 전체를 오목 에칭하기 위해, 배선 전체의 Cu막이 얇아져, 배선저항이 높아져 버린다. 본 실시예의 경우에는, 콘택트부에 대해서만, Cu 매립배선의 중앙부에 TiN막이 남겨진 상태로 되기 때문에, 배선저항이 높아지는 일은 없고, 이 점이 우수하다.
본 실시예는, 앞의 실시예1,2에서 설명한 MIM 캐패시터를 포함하는 배선구조 중에서 실시하는 것도 가능하다. 단, 이 경우, 배선 콘택트부에는 캐패시터 절연막이 남겨지지 않도록 할 필요가 있고, 캐패시터 절연막의 에칭공정이 들어간다.
또한, 당연하지만, 본 실시예에서 동시에 형성되는 배선 및 배선 콘택트부는, 상부배선과 같은 듀얼 다마신 배선구조를 갖는 것이여도 좋다.
더욱이, 실시예1~3에 있어서, 제2도체막으로서는, TiN 대신에, Ti, Ta, TaN, W, WN 등을 사용할 수도 있다.
한편, 본 발명은 상술한 실시예 외에 본 발명의 목적 및 배경을 벗어나지 않는 범위 내에서 다양하게 변경하여 실시할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 바람직한 다마신 배선구조를 갖는 반도체장치가 얻어진다.

Claims (24)

  1. 반도체기판과,
    상기 반도체기판 상에 형성된 절연막,
    상기 절연막에 형성된 제1홈에 표면이 실질적으로 평탄해지도록 매립된 배선 및,
    상기 절연막에 형성된 상기 제1홈보다 폭이 넓은 제2홈에 표면이 실질적으로 평탄해지도록 매립된, 상기 배선의 재료와 동일한 제1도체막과 캐패시터 절연막 및 제2도체막의 적층구조로 이루어진 캐패시터를 구비하여 구성된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제2홈은, 상기 제1홈보다 깊게 형성되어 있는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 제2홈은, 상기 제1홈과 실질적으로 동일한 깊이로 형성되어 있는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 캐패시터의 상기 제2도체막과 접속되는 도체막이 매립되는 홀의 깊이는, 상기 배선과 접속되는 도체막이 매립되는 다른 홀의 깊이와 실질적으로 동일한 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 캐패시터는, 상기 제1도체막, 상기 캐패시터 절연막, 상기 제2도체막의 순으로 적층되어 있으며,
    상기 제2도체막의 상면은 상기 배선의 상면과 실질적으로 동일한 높이인 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 제1도체막 및 상기 캐패시터 절연막의 단면은 각각 凹형을 하고 있는 것을 특징으로 하는 반도체장치.
  7. 반도체기판과,
    이 반도체기판 상에 형성되고서, 폭이 좁은 홈과 콘택트부로 되는 폭이 넓은 홈으로 이루어진 배선홈이 형성된 절연막 및,
    이 절연막의 배선홈에 매립된 제1도체막과 상기 콘택트부에서 상기 제1도체막 상면의 일부를 덮는 내산화성 도체로 이루어진 제2도체막이 설치된 적층구조로 이루어진 배선을 갖추되,
    이 배선이, 상면이 평탄하게 형성되면서 상기 콘택트부 이외의 배선홈에서는 상기 제1도체막 만으로 형성되도록 구성된 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 콘택트부의 중앙부에서의 상기 제2도체막의 상면은 상기 콘택트부 이외의 상기 제1도체막의 상면과 실질적으로 동일한 높이인 것을 특징으로 하는 반도체장치.
  9. 제7항에 있어서, 상기 콘택트부와 접속되는 도체막이 매립되는 홀의 지름은, 상기 제2도체막의 폭 보다도 작은 것을 특징으로 하는 반도체장치.
  10. 제7항에 있어서, 상기 콘택트부에서의 상기 제1도체막의 단면은 凹형을 하고 있는 것을 특징으로 하는 반도체장치.
  11. 제7항에 있어서, 상기 제1도체막은 Cu막이고,
    상기 제2도체막은, Ti, TiN, Ta, TaN, W, WN으로부터 선택된 적어도 한종의 막인 것을 특징으로 하는 반도체장치.
  12. 반도체기판 상의 절연막의 배선영역에 제1홈을 형성하고, 캐패시터영역에 제1홈보다 폭이 넓은 제2홈을 형성하는 공정과,
    상기 제1 및 제2홈이 형성된 상기 절연막 상에, 상기 제1홈을 완전히 매립하고, 상기 제2홈을 도중까지 매립하도록 제1도체막을 퇴적하는 공정,
    상기 제1도체막 상에 상기 제2홈의 도중까지 매립하도록 캐패시터 절연막을 퇴적하는 공정,
    상기 캐패시터 절연막 상에 상기 제2홈을 완전히 매립하도록 제2도체막을 퇴적하는 공정 및,
    상기 제2도체막, 캐패시터 절연막 및 제1도체막의 적층막을, 상기 절연막이 노출할 때까지 연마하고, 상기 제1홈에 상기 제1도체막에 의한 배선을, 상기 제2홈에 상기 제1도체막, 캐패시터 절연막 및 제2도체막으로 이루어진 캐패시터를 매립하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제12항에 있어서, 상기 제2홈은 상기 제1홈보다 깊게 형성하고, 상기 제1반도체막은 상기 제1홈의 깊이 이상의 두께로 퇴적함으로써 상기 제1홈을 매립하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제12항에 있어서, 상기 제1홈과 제2홈은 실질적으로 동일한 깊이로 형성하고, 상기 제1도체막은, 상기 제1홈의 폭의 1/2 이상의 깊이로 퇴적함으로써 상기 제1홈을 매립하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제12항에 있어서, 상기 제1도체막은, 도금법에 의한 Cu막인 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제12항에 있어서, 상기 배선 및 캐패시터를 덮는 층간절연막을 퇴적하는 공정과,
    상기 층간절연막에, 상기 배선 및 캐패시터에 접속하기 위한 콘택트용 및 상부 배선용 홈을 형성하는 공정 및,
    상기 콘택트용 및 상부 배선용 홈에 제3도체막을 매립하는 공정을 더 구비하 여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제12항에 있어서, 상기 캐패시터 및 상기 배선을 덮도록 상기 절연막 상에 다른 절연막을 형성하는 공정과,
    상기 캐패시터의 상기 제2도체막에 통하는 제1홀 및 상기 배선에 통함과 동시에 상기 제1홀과 실질적으로 동일한 깊이의 제2홀을 상기 다른 절연막에 형성하는 공정을 더 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  18. 반도체 기판 상의 절연막에 폭이 좁은 배선부와 이에 연속(連續)하는 폭이 넓은 콘택트부를 갖춘 홈을 형성하는 공정과,
    상기 홈이 형성된 상기 절연막 상에, 상기 배선부를 완전히 매립하고, 상기 콘택트부를 도중까지 매립하도록 제1도체막을 퇴적하는 공정,
    상기 제1도체막 상에 콘택트부를 완전히 매립하도록 제2도체막을 퇴적하는 공정,
    상기 제2도체막 및 제1도체막을 연마하고, 상기 배선부에 제1도체막이 매립되고, 상기 콘택트부에 제1도체막과 제2도체막의 적층막이 매립된 배선을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제18항에 있어서, 상기 제1도체막은 도금법에 의한 Cu막이고, 상기 제2도체막은 CVD법에 의한 Ti막, TiN막, Ta막, TaN막, W막 또는 WN막인 것을 특징으로 하 는 반도체장치의 제조방법.
  20. 제18항에 있어서, 상기 배선을 덮는 층간절연막을 퇴적하는 공정과,
    상기 층간절연막에, 상기 배선의 콘택트부에 접속하기 위한 콘택트용 및 상부 배선용 홈을 형성하는 공정 및,
    상기 콘택트용 및 상부 배선용 홈에 제3도체막을 매립하는 공정을 더 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  21. 반도체기판과,
    상기 반도체기판 상에 형성된 절연막,
    상기 절연막에 형성된 제1홈에 표면이 평탄해지도록 매립된 배선 및,
    상기 절연막에 형성된 상기 제1홈보다 폭이 넓은 제2홈에 표면이 평탄해지도록 매립된, 상기 배선의 재료와 동일한 제1도체막과 캐패시터 절연막 및 제2도체막의 적층구조로 이루어진 캐패시터로 이루어지되,
    상기 제2홈의 깊이가 상기 제1홈의 깊이 보다 깊은 것을 특징으로 하는 반도체장치.
  22. 제21항에 있어서, 상기 캐패시터의 상기 제2도체막과 접속되는 제3도체막이 매립되는 홀의 깊이는, 상기 배선과 접속되는 상기 제3도체막이 매립되는 다른 홀의 깊이와 동일한 것을 특징으로 하는 반도체장치.
  23. 제21항에 있어서, 상기 캐패시터는, 상기 제1도체막, 상기 캐패시터 절연막, 상기 제2도체막의 순으로 적층되어 있고, 상기 제2도체막의 상면은 상기 배선의 상면과 동일한 높이인 것을 특징으로 하는 반도체장치.
  24. 제21항에 있어서, 상기 제1도체막 및 상기 캐패시터 절연막의 단면은 각각 凹형을 하고 있는 것을 특징으로 하는 반도체장치.
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