KR100587006B1

KR100587006B1 - 적층형 칩 커패시터 및 그 제조 방법

Info

Publication number: KR100587006B1
Application number: KR1020040110924A
Authority: KR
Inventors: 김형호; 신효순; 추호성
Original assignee: 삼성전기주식회사
Priority date: 2004-12-23
Filing date: 2004-12-23
Publication date: 2006-06-08
Anticipated expiration: 2024-12-23
Also published as: US20070251066A1; CN1794388B; JP2006179873A; CN1794388A; US20060139848A1; US7644480B2; US7251119B2

Abstract

균열 발생을 방지하고 높은 신뢰성을 갖는 적층형 칩 커패시터 및 그 제조 방법을 제공한다. 본 발명에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 복수의 유전체 상에 형성되어, 메인 전극부와 리드부를 갖는 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체의 양 측면에 형성되어 상기 제1 및 제2 내부 전극의 양 측단부와 접하는 칩 보호용 측면 부재와; 상기 커패시터 본체의 외면에 형성되어 상기 리드부를 통해 상기 내부 전극에 연결된 한쌍의 외부 단자 전극을 포함하며, 상기 메인 전극부의 폭은 상기 유전체층의 폭과 동일하고, 상기 리드부의 폭은 상기 유전체층의 폭보다 작다.

적층형 칩 커패시터

Description

적층형 칩 커패시터 및 그 제조 방법{Multi-layer Chip Capacitor and Method for Manufacturing the Same}

도 1은 종래 적층형 칩 커패시터의 제1 내부 전극과 제2 내부 전극을 나타내는 평면도이다.

도 2는 도 1의 내부 전극이 형성된 유전체층들의 적층물을 AA' 라인을 따라 자른 단면도이다.

도 3은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 제1 내부 전극과 제2 내부 전극을 나타내는 평면도이다.

도 4는 도 3의 내부 전극이 형성된 유전체층들의 적층물을 BB' 라인을 따라 자른 단면도이다.

도 5는 도 3의 내부 전극이 형성된 유전체층들의 적층물 양 측면에 칩 보호용 측면 부재를 형성한 상태를 나타내는 개략 사시도이다.

도 6은 도 5에서 내부 전극과 평행한 평면을 따라 자른 수평 단면도들이다.

도 7은 도 5의 XX' 라인을 따라 자른 단면도이다.

도 8은 내지 도 12는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 제조 공정을 설명하기 위한 도면들이다.

도 13 내지 도 15는, 폭 방향 마진부가 없는 적층형 칩 커패시터의 제조 공 정을 설명하기 위한 도면들로서, 상기 제조 공정 중 커팅 라인의 정렬 오류가 발생한 경우에 해당되는 도면들이다.

도 16 내지 도 18은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 제조 공정을 설명하기 위한 도면들로서, 상기 제조 공정 중 커팅 라인의 정렬 오류가 발생한 경우에 해당되는 도면들이다.

<도면의 주요부분에 대한 부호의 설명>

42, 43: 유전체층 52: 제1 내부 전극

53: 제2 내부 전극 70: 칩 보호용 측면 부재

140, 141: 모체 그린 시트 180, 181: 스크린 패턴

L1, L2: 커팅 라인

본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 두께 차이로 인한 균열 발생을 억제하고 커팅 라인의 정렬 오류로 인한 단락 위험을 방지하여 소자의 신뢰성을 향상시킬 수 있는 적층형 칩 커패시터 및 그 제조 방법에 관한 것이다.

일반적으로 적층형 칩 커패시터(MLCC)는 세라믹 그린 시이트라고 부르는 복수개의 유전체층과 이 복수개의 유전체층 사이에 삽입된 내부 전극을 포함한다. 이러한 적층형 칩 커패시터는 크기가 소형이면서도 높은 정전 용량을 구현할 수 있고 기판상에 용이하게 실장될 수 있어, 다양한 전자장치의 용량성 부품으로 널리 사용되고 있다.

이러한 적층형 칩 커패시터는, 서로 다른 극성을 갖는 2개의 내부 전극이 인쇄된 유전체층을 교대로 반복 적층한 후, 이 적층물을 가압 및 소성하고 그 소성된 적층물의 양 단부에 외부 단자 전극을 형성함으로써 제조된다. 그런데 유전체층에 내부 전극을 형성할 때, 내부 전극을 보호하고 전기적인 단락 현상을 방지하기 위해 내부 전극의 폭 방향에 마진부를 남겨둔다. 따라서, 칩 커패시터의 전체 외형에 있어서, 내부 전극이 형성된 중심 부위와, 마진부가 위치한 양 측면 부위사이에 두께 차이가 발생한다. 이러한 칩 커패시터 외형상의 두께 차이는 특히 소성 과정에서 칩에 균열(crack)을 발생시켜 커패시터의 신뢰성에 악영향을 미친다.

도 1은 종래 적층형 칩 커패시터의 제1 내부 전극과 제2 내부 전극을 나타내는 평면도이다. 도 1을 참조하면, 흔히 세라믹 그린 시트(ceramic green sheet)라고 불리는 유전체층(12, 13) 상에 각각 제1 내부 전극(22) 및 제2 내부 전극(23)이 인쇄되어 있다. 내부 전극(22, 23)은 각각 유전체층(12, 13)의 일 단부로부터 타 단부를 향해 길이 방향(L 방향)으로 연장되어 있다. 내부 전극(22, 23)의 길이는 유전체층(12, 13)의 길이보다는 짧게 되어 있어, 내부 전극(22, 23) 각각은 유전체층(12, 13)의 일 단부에서만 외부로 노출되고 타단부에서는 외부로 노출되지 않는다. 따라서, 유전체층(12, 13)은 각각 소정 크기(y)의 길이 방향(L 방향) 마진부(32b, 33b)를 가진다. 또한, 내부 전극(22, 23)의 폭은 유전체층(12, 13)의 폭보다 짧게 되어 있어, 유전체층(12, 13)의 양측에는 소정 크기(x)의 폭 방향(W 방향) 마진부(32a, 33a)가 남겨져 있다. 여기서, 폭 방향 마진부란, 유전체층의 가장자리와 내부 전극 사이의 마진부로서 유전체층의 전체 길이에 걸쳐 연장되어 있는 부분을 말한다. 이 W 방향의 마진부(32a, 33a)는 내부 전극을 보호하고 전기적 단락을 방지하기 위해 필요하다.

그런데, 제1 내부 전극(22)과 제2 내부 전극(23)을 교대로 반복 적층한 후 압착하여 적층물을 제조하면, W 방향의 마진부(32a, 33a)로 인해 내부 전극의 중심부와 양 측부 사이에 두께 차이가 발생한다. 도 2에는 이러한 두께의 불균일성이 도시되어 있다. 도 2는 도 1의 내부 전극이 형성된 유전체층들의 적층물을 AA' 라인을 따라 자른 단면도이다. 도 2에 도시된 적층물(100a)은, 제1 내부 전극(22)이 형성된 유전체층(도 1의 참조번호 12)과 제2 내부 전극(23)이 형성된 유전체층(13)을 교대로 반복하여 적층함으로써 제조된 것이다. 도 2에 도시된 바와 같이, 내부 전극의 중심부에서의 적층물 두께(t1)는 전극층이 형성되어 있지 않은 W 방향 마진부에서의 적층물 두께(t2)보다 더 크다. 이러한 두께 차이를 갖는 적층물(100a)을 소성하게 되면, 두께 차이가 더욱 증대되어 소성된 적층물(100b)에 많은 균열이 발생하게 된다. 따라서, 상기 적층물에 외부 단자 전극을 형성하여 적층형 칩 커패시터를 완성하게 되면, 상기 균열로 인해 적층형 칩 커패시터는 제대로 동작하지 않을 수 있다.

이러한 두께 차이로 인한 균열 문제를 해결하기 위해, 전극층의 스크린 인쇄시 도전성 페이스트 내의 Ni 등 금속 함량을 줄여 전극 두께를 최대한 얇게 하는 방법이 있다. 그러나, 현재의 스크린 인쇄 기술로는 1㎛ 정도의 얇은 내부 전극을 형성하기가 어렵다. 또한, 두께 차이가 발생되는 부분에 유전체 슬러리를 인쇄하여 두께 차이를 보완하는 방법이 있으나, 이 방법은 추가적인 공정을 필요로 하고 두께 차이로 인한 균열 문제를 근본적으로 해결하기 어렵다.

이러한 문제를 해결하기 위해, 미국특허 제 5,144,527호는 W 방향의 마진부 없이 내부 전극을 형성한 후 유전체층을 적층하는 방안을 제시하고 있다. 그러나, 상기 미국특허에 따르면, 유전체층을 적층한 후, 내부 전극의 인출부를 코팅으로 보호한 상태에서 습식 식각을 실시하여 W 방향의 마진부를 형성한다. 따라서, 공정이 복잡해져서 제조 비용 및 시간이 증가하게 되고, 습식 식각의 균일성을 확보하기도 어렵다.

본 발명은 상기한 문제점을 해결하기 위한 것으로서, 그 목적은 중심부와 양측부 사이의 두께 차이로 인한 균열 발생을 방지하고 커팅 라인의 정렬 오류로 인한 단락 위험을 억제하여 소자의 신뢰성을 향상시킬 수 있는 적층형 칩 커패시터를 제공하는 데에 있다.

또한, 본 발명의 다른 목적은 중심부와 양 측부 사이에 발생하는 두께 차이로 인한 균열 발생을 억제하고 커팅 라인의 정렬 오류로 인한 단락 위험을 억제하여 소자 불량율을 저감시킬 수 있는 적층형 칩 커패시터의 제조 방법을 제공하는 데에 있다.

상술한 기술적 과제를 달성하기 위하여, 본 발명에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 복수의 유전체 상에 형성되어, 메인 전극부(main electrode potion)와 리드부(lead portion)를 갖는 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체의 양 측면에 형성되어 상기 제1 및 제2 내부 전극의 양 측단부와 접하는 칩 보호용 측면 부재와; 상기 커패시터 본체의 외면에 형성되어 상기 내부 전극에 연결된 한쌍의 외부 단자 전극을 포함하며, 상기 메인 전극부의 폭은 상기 유전체층의 폭과 동일하고, 상기 리드부의 폭은 상기 유전체층의 폭보다 작다. 본 발명에 따르면, 메인 전극부의 폭이 유전체층의 폭과 동일하기 때문에, 폭 방향의 마진부가 없게 된다.

본 발명에 실시형태에 따르면, 상기 한쌍의 외부 단자 전극 중 하나는 제1 내부 전극에만 연결되어 있고, 나머지 하나는 제2 내부 전극에만 연결되어 있으며, 상기 한쌍의 외부 단자 전극은 서로 다른 극성을 갖는다. 이에 따라, 상기 제1 내부 전극과 상기 제2 내부 전극은 서로 다른 극성을 갖게 된다.

본 발명에 실시형태에 따르면, 상기 유전체층은 상기 내부 전극의 일단부에 각각 길이 방향의 마진부를 가질 수 있다. 상기 제1 내부 전극의 일단부에 있는 상기 길이 방향의 마진부는, 상기 제2 내부 전극의 일단부에 있는 상기 길이 방향의 마진부와 서로 교대로 배치된다.

본 발명의 실시형태에 따르면, 상기 칩 보호용 측면 부재는 세라믹 재료 또는 에폭시로 이루어질 수 있다. 이러한 칩 보호용 측면 부재를 상기 커패시터 본체의 양측면에 형성함으로써, 내부 전극들이 양 측단부에서 서로 단락되지 않도록 하고, 커패시터 내부를 보호할 수 있게 된다.

본 발명에 따르면, 메인 전극부의 폭과 유전체층의 폭이 동일하여 폭 방향의 마진부가 형성되지 않는다. 또한, 외부 단자 전극과 접하는 리드부의 폭은 유전체층의 폭보다 작다. 이러한 특징은 적층형 칩 커패시터의 두께를 균일하게 할 뿐만 아니라, 서로 다른 극성을 갖는 내부 전극과 외부 단자 전극 간의 원하지 않는 단락 현상을 방지할 수 있게 한다.

본 발명의 다른 목적을 달성하기 위하여, 본 발명에 따른 적층형 칩 커패시터의 제조 방법은, 폭 방향의 마진부가 형성되지 않고 스크린 패턴 폭이 스크린 패턴 간격보다 더 크게 되도록, 스크린 패턴을 복수의 모체 그린 시트 상에 형성하는 단계와; 상기 스크린 패턴을 이용하여 상기 복수의 모체 그린 시트 상에 제1 내부 전극 패턴 및 제2 내부 전극 패턴을 형성하는 단계와; 상기 내부 전극 패턴이 형성된 상기 복수의 모체 그린 시트를 적층하여 모체 그린 시트의 적층물을 형성하는 단계와; 폭 방향과 길이 방향으로 배열된 커팅 라인을 따라 상기 모체 그린 시트의 적층물을 커팅함으로써, 메인 전극부와 리드부로 이루어진 복수의 제1 내부 전극 및 제2 내부 전극이 내부에 형성되어 있는 커패시터 본체를 얻는 단계와; 상기 커 패시터 본체의 양 측면에 칩 보호용 측면 부재를 형성하여 상기 내부 전극의 양 측단부가 상기 칩 보호용 측면 부재와 접하도록 하는 단계와; 상기 커패시터 본체의 외면에, 상기 리드부를 통해 상기 내부 전극과 연결되는 한쌍의 외부 단자 전극을 형성하는 단계를 포함한다.

본 발명에 따르면, 상기 내부 전극 패턴을 형성하는 단계는, 상기 스크린 패턴을 인쇄 마스크로 하여 도전성 페이스트를 상기 모체 그린 시트 상에 인쇄하는 단계와, 상기 인쇄된 도전성 페이스트를 건조하는 단계를 포함한다.

본 발명에 따르면, 상기 모체 그린 시트의 적층물을 형성하는 단계는, 상기 제1 내부 전극 패턴이 형성된 모체 그린 시트와 상기 제2 내부 전극 패턴이 형성된 모체 그린 시트를 교대로 적층하는 단계를 포함할 수 있다. 이 경우, 상기 제1 내부 전극 패턴과 상기 제2 내부 전극 패턴은 서로 엇갈리게 적층되도록 한다.

본 발명의 실시형태에 따르면, 상기 스크린 패턴이 형성된 영역은 길이 방향의 마진부를 포함한다. 이 경우, 상기 스크린 패턴이 형성된 영역의 면적은 상기 길이 방향의 마진부를 이루는 영역의 면적보다 크게 된다.

본 발명에 따르면, 상기 스크린 패턴은, 패턴 폭이 패턴 간격 보다 더 크게 되도록 형성된다. 이를 위해, 상기 스크린 패턴은 폭 방향으로 일부 중첩되어 나열 되도록 형성될 수 있다. 이 경우, 상기 스크린 패턴의 폭은, 폭 방향으로 배열된 상기 커팅 라인들 사이의 간격보다 크게 된다. 이에 따라, 메인 전극부의 폭보다 더 작은 폭을 가진 리드부를 얻을 수 있게 된다. 또한, 커팅 라인의 정렬 오류가 발생하더라도, 내부 전극과 외부 단자 전극 간의 원하지 않는 단락 현상을 방지할 수 있게 된다.

본 발명에 따르면, W 방향의 마진부를 없앰과 동시에 커패시터 본체 양 측면에 칩 보호용 측면 부재를 형성함으로써, 적층형 칩 커패시터에서 국부적인 두께 차이가 발생하는 현상을 방지할 수 있으며, 내부 전극들이 양 측단부에서 단락되지 않도록 할 수 있다. 이에 따라, 커패시터의 균열 현상을 억제하고 소자의 신뢰성을 향상시킬 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

도 3은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 제1 내부 전극 과 제2 내부 전극을 나타내는 평면도이다. 도 3을 참조하면, 유전체층(42, 43) 상에 제1 내부 전극(52)과 제2 내부 전극(53)이 형성되어 있다. 각각의 내부 전극(52, 53)은, 유전체층(42, 43)의 폭과 동일한 폭(M)을 갖는 메인 전극부(main electrode portion)와, 그보다 작은 폭(N)을 갖는 리드부(lead portion; 52a, 53a)로 이루어져 있다. 따라서, 유전체층(42, 43)은 폭 방향(W 방향)의 마진부를 갖고 있지 않다. 그러나, 유전체층(42, 43)은, 길이 방향(L 방향)의 마진부(62, 63)를 가질 수 있다.

리드부(52a, 53a)는. 메인 전극부로부터 연장되어 유전체층(42, 43)의 일 단부로 인출된다. 리드부(52a, 53a)는 내부 전극(52, 53)을 외부 단자 전극에 연결하는 역할을 한다. 이 리드부(52a, 53a)의 폭(N)은 내부 전극(52, 53)의 메인 전극부의 폭(M)보다 작다. 이와 같이, 리드부(52a, 53a)의 폭(N)을 메인 전극부의 폭(M)보다 작게 되도록 설계하면, 후술하는 바와 같이 내부 전극(52, 53)과 외부 단자 전극 간의 원하지 않는 단락 현상을 방지할 수 있게 된다.

도 4는 도 3의 내부 전극이 형성된 유전체층들의 적층물을 BB' 라인을 따라 자른 단면도이다. 이 적층물(200a)은 내부 전극(52, 53)이 형성된 유전체층(42, 43)을 교대로 적층하여 형성된 것이다. 상기 적층물(200a) 형성시, 제1 내부 전극(52)의 일 단부에 있는 L 방향 마진부(62)는 제2 내부 전극(53)의 일 단부에 있는 L방향 마진부(63)와 서로 교대로 배치되도록 한다.

도 4에 도시된 바와 같이, W 방향의 마진부가 없기 때문에 상기 적층물 (200a)은 균일한 두께를 갖게 된다. 이 적층물(200a)을 압착하고 소성하여 소성된 적층물(200b)을 형성한다 하더라도, 이 소성된 적층물(200b)에는 두께 편차가 발생하지 않는다. 따라서, 종래와 달리 두께 편차로 인한 균열이 발생하지 않게 된다.

그러나, W 방향의 마진부가 없게 되면, 도 4에 도시된 바와 같이 내부 전극(52, 53)의 양 측단부는 적층물(200b)의 외부로 노출된다. 따라서, 수분 등의 외부 이물질에 의해 제1 내부 전극(52)이 제2 내부 전극(53)과 연결되어 양 측단부에서 단락 현상이 발생할 위험이 있다. 이를 방지하기 위해, 도 5에 도시된 바와 같이 상기 유전체층들의 적층물 양 측면에, 칩 보호용 측면 부재(70)를 형성한다. 이 칩 보호용 측면 부재는 예를 들어, 절연성을 갖는 에폭시 또는 세라믹 재료로 이루어질 수 있다.

도 6은 도 5에서 내부 전극과 평행한 평면을 따라 자른 수평 단면도들이며, 도 7은 도 5의 XX' 라인을 따라 자른 단면도이다. 도 6 및 도 7에 도시된 바와 같이, 유전체층(42, 43)은 폭 방향 마진부를 갖지 않으며, 리드부(52a, 53a)는 메인 전극부의 폭(즉, 유전체층의 폭)보다 작은 폭을 갖는다. 또한, 제1 내부 전극(52)이 형성된 유전체층(42)의 양 측단과, 제2 내부 전극(53)이 형성된 유전체층(43)의 양 측단에는 칩 보호용 측면 부재(70)가 형성되어 있다. 이러한 칩 보호용 측면 부재(70)는 내부 전극들 간의 단락 현상을 방지할 뿐만 아니라 외부 물질(습기 등)이나 외부 충격으로부터 칩 내부를 보호해준다.

다음으로, 본 발명의 실시형태들에 따른 적층형 칩 커패시터의 제조 방법을 설명한다. 도 8은 내지 도 12는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 제조 공정을 설명하기 위한 도면들이다.

먼저, 도 8을 참조하면, 유전체로 이루어진 모체 그린 시트(mother green sheet; 140) 상에 스크린 패턴(180)을 형성한다. 이 모체 그린 시트(140)는 나중에 커팅되어 도 3에 도시된 바와 같은 유전체층(42, 43)이 된다. 또한, 스크린 패턴(180)이 형성된 영역은 추후 길이 방향 마진부(L방향 마진부)를 형성하게 된다.

도 8에서, 도면부호 L1 및 L2는 각각 길이 방향 및 폭 방향으로 배열된 커팅 라인을 나타낸다. 도 8에 도시된 바와 같이, 스크린 패턴(180)은, 폭 방향 마진부가 생기지 않도록 형성된다. 스크린 패턴(180)이 형성된 영역은 길이 방향의 마진부(도 3의 도면부호 62 및 63 참조)를 포함하게 된다. 또한, 스크린 패턴(180)은, 스크린 패턴의 폭(R)이 스크린 패턴 간격(N)보다 크게 되도록 형성된다. 이를 위해, 상기 스크린 패턴(180)은 폭 방향으로 일부 중첩되어 나열되도록 형성된다. 따라서, 스크린 패턴(108)이 형성된 영역의 면적은, 길이 방향 마진부가 이루는 영역의 면적보다 크게 된다.

스크린 패턴의 폭(R)이 스크린 패턴 간격(N)보다 크게 됨으로써, 스크린 패턴 간격(N)은 폭 방향으로 배열된 커팅 라인(L2)의 간격(M)보다 작게 된다. 스크린 패턴 간격(N)은 후술하는 바와 같이, 리드부(도 3의 도면부호 52a 및 53a 참조)의 폭에 해당한다. 또한, 커팅 라인(L2)의 간격(M)은 내부 전극의 메인 전극부의 폭에 해당한다. 결국, 도 8에 도시된 바와 같은 스크린 패턴(180)을 형성함으로써, 폭 방향 마진을 없앨 수 있고, 메인 전극부의 폭보다 작은 폭을 갖는 리드부를 형성할 수 있게 된다.

다음으로, 도 9에 도시된 바와 같이, 스크린 패턴(180)을 이용하여 모체 그린 시트(140) 상에 도전성 페이스트를 인쇄하고 이를 건조하여 내부 전극 패턴(150)을 형성한다. 이 내부 전극 패턴(150)으로는, 제1 내부 전극 패턴과 제2 내부 전극 패턴이 있다. 즉, 하나의 모체 그린 시트 상에 제1 내부 전극 패턴을 형성하고, 다른 하나의 모체 그린 시트 상에는 제2 내부 전극 패턴을 형성한다. 이때, 제1 내부 전극 패턴과 제2 내부 전극 패턴은 서로 엇갈리게 배치되도록 형성한다. 그 후, 제1 내부 전극 패턴이 형성된 모체 그린 시트와 제2 내부 전극 패턴이 형성된 모체 그린 시트를 교대로 반복하여 적층함으로써, 모체 그린 시트의 적층물을 형성한다.

다음으로, 도 9의 커팅 라인(L1, L2)를 따라 상기 모체 그린 시트의 적층물을 커팅함으로써, 복수의 커패시터 본체를 형성한다. 도 10은 이러한 커팅에 의해 얻은 커패시터 본체의 내부 전극 형상을 나타내는 평면도이다. 도 10에 도시된 바와 같이, 내부 전극(52, 53)의 메인 전극부는 유전체층(42, 43)과 동일한 폭(M)을 가진다. 따라서, 유전체층(42, 43)은 폭 방향 마진부를 갖지 않게 된다. 이 경우, 메인 전극부의 폭(M)은 상기 커팅 라인(L2) 사이의 간격에 해당한다. 또한, 각각의 내부 전극(52, 53)은 메인 전극부의 폭(M)보다 작은 폭(N)을 갖는 리드부(52a, 53a)를 갖게 된다. 이 리드부(52a, 53a)의 폭(N)은 스크린 패턴 간격에 해당한다.

다음으로, 상기 커패시터 본체를 가압하고 소성한다. 그 후, 도 11에 도시된 바와 같이, 내부 전극들(52, 53) 간의 단락 현상을 방지하고 칩 내부를 보호하기 위해 커패시터 본체의 양 측면에 칩 보호용 부재(70)를 형성한다. 칩 보호용 부재(70)는 예를 들어, 세라믹 또는 에폭시을 사용하여 형성할 수 있다.

다음으로, 도 12에 도시된 바와 같이 커패시터 본체의 외면에 한쌍의 외부 단자 전극(201, 202)을 형성한다. 서로 다른 극성을 갖는 한쌍의 외부 단자 전극(201, 202) 중 하나(201)는 리드부(52a)를 통해 제1 내부 전극(52)과 연결되고 다른 나머지 하나(202)는 리드부(53a)를 통해 제2 내부 전극(53)과 연결된다. 이에 따라, 제1 내부 전극(52)과 제2 내부 전극(53)은 서로 다른 극성을 갖게된다.

상기 실시형태에 따르면, 스크린 패턴(180)은, 패턴 폭이 패턴 간격보다 크게 되도록 형성된다. 이를 위해, 스크린 패턴(180)은, 폭 방향으로 일부 중첩되어 나열되도록 형성된다. 이런 방식으로 스크린 패턴(180)을 형성하면, 메인 전극부의 폭보다 작은 폭을 갖는 리드부를 얻을 수 있게 된다. 또한, 커팅 라인(L2)의 정렬 오류가 발생한 경우, 서로 다른 극성을 갖는 내부 전극과 외부 단자 전극 간의 원치 않는 단락 현상을 방지할 수 있게 된다.

만약, 폭 방향 마진부가 없는 상태에서 패턴 폭이 패턴 간격과 동일하게 되도록 스크린 패턴(180)을 형성하면, 커팅 라인(L2)의 정렬 오류가 발생한 경우, 서로 다른 극성을 갖는 내부 전극과 외부 단자 전극 간의 단락 현상이 발생하여 소자 불량이 초래될 수 있다. 도 13 내지 도 15는, 이러한 문제점을 설명하기 위한 도면들로서, 폭 방향 마진부가 없는 적층형 칩 커패시터의 제조 공정을 나타낸다.

먼저, 도 13을 참조하면, 모체 그린 시트(141) 상에 스크린 패턴(181)을 형성한다. 이 스크린 패턴(181)은, 폭 방향 마진부가 생기지 않도록 형성된다. 그러나, 전술한 실시형태와 달리, 스크린 패턴(181)은, 패턴 폭(R')이 패턴 간격(N')과 동일하게 되도록 형성된다. 그 후, 도 14에 도시된 바와 같이 스크린 패턴(181)을 이용하여 모체 그린 시트(141) 상에 내부 전극 패턴(151)을 형성한다. 그 후, 커팅 및 소성을 실행하고, 칩 보호용 측면 부재(70) 및 외부 단자 전극(201, 202)을 형성하여 도 15에 도시된 바와 같은 결과물을 얻는다. 그런데, 커팅 과정에서, 도 13 및 도 14에 도시된 바와 같이 폭 방향으로 배열된 커팅 라인(L2)에 정렬 오류가 발생할 수 있다. 이와 같이 커팅 라인(L2)에 정렬 오류가 발생하면, 도 14 및 도 15에 도시된 바와 같이 원하지 않는 단락 부위(k)가 형성될 수 있다. 이 상태에서 외부 단자 전극을 형성하면, 도 15에 도시된 바와 같이, 하나의 내부 전극(51)이 서로 다른 극성을 갖는 2 개의 외부 단자 전극(201, 202)에 동시에 연결된다. 따라서, 소자 불량이 발생하여 적층형 칩 커패시터는 제대로 동작하지 못하게 된다.

그러나, 본 발명에 따르면, 제조 공정 중 커팅 라인에 정렬 오류가 발생하더 라도, 내부 전극과 외부 단자 전극 간에 원하지 않는 단락 현상을 방지할 수 있다. 도 16 내지 도 18은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 제조 공정을 설명하기 위한 도면들로서, 상기 제조 공정 중 커팅 라인의 정렬 오류가 발생한 경우에 해당되는 도면들이다. 도 16 내지 도 18을 참조하면, 패턴 폭이 패턴 간격보다 크게 되도록 스크린 패턴(140)을 형성하면, 커팅 라인(L2)에 정렬 오류가 발생하더라도, 도 15에 도시된 바와 같은 단락 부위(k)가 형성되지 않는다.

도 16 및 도 17에 도시된 바와 같이, P 영역에서는 커팅 라인(L2)의 정렬 오류가 없으나, Q 영역에서는 커팅 라인(L2)의 정렬 오류가 있다. 이와 같이 Q 영역에서 커팅 라인(L2)의 정렬 오류가 발생하더라도, 도 18에 도시된 바와 같이 Q 영역의 내부 전극(52)은 동일한 극성의 외부 단자 전극(201)에만 연결되고, 다른 극성의 외부 단자 전극(202)과는 연결되지 않는다. 이것은, 패턴 폭이 패턴 간격보다 크게 되도록 스크린 패턴(180)을 형성하였기 때문이다. 따라서, 소자의 신뢰성을 높일 수 있게 된다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 한다. 또한, 본 발명은 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.

이상 설명한 바와 같이 본 발명에 따르면, 폭 방향의 마진부를 없애고 커패 시터 본체 양 측면에 칩 보호용 측면 부재를 형성함으로써, 적층형 칩 커패시터에서 국부적인 두께 차이가 발생하는 현상을 방지할 수 있으며, 내부 전극들이 양 측단부에서 단락되지 않도록 할 수 있다. 이에 따라, 커패시터의 균열 현상을 억제하고 소자의 신뢰성을 향상시킬 수 있게 된다. 또한, 패턴 폭이 패턴 간격보다 크게 되도록 스크린 패턴을 형성함으로써, 제조 공정 중 커팅 라인의 정렬 오류로 인한 단락 현상을 방지할 수 있다. 결국, 소자의 불량율을 저감시키고 소자의 신뢰성을 높일 수 있게 된다.

Claims

복수의 유전체층이 적층되어 형성된 커패시터 본체와;

상기 복수의 유전체 상에 형성되어, 메인 전극부와 리드부를 갖는 복수의 제1 내부 전극 및 제2 내부 전극과;

상기 커패시터 본체의 양 측면에 형성되어 상기 제1 및 제2 내부 전극의 양 측단부와 접하는 칩 보호용 측면 부재와;

상기 커패시터 본체의 외면에 형성되어 상기 리드부를 통해 상기 내부 전극에 연결된 한쌍의 외부 단자 전극을 포함하며,

상기 메인 전극부의 폭은 상기 유전체층의 폭과 동일하고, 상기 리드부의 폭은 상기 유전체층의 폭보다 작은 것을 특징으로 하는 적층형칩 커패시터.
제1항에 있어서,

상기 한쌍의 외부 단자 전극 중 하나는 제1 내부 전극에만 연결되어 있고, 나머지 하나는 제2 내부 전극에만 연결되어 있으며, 상기 제1 내부 전극과 상기 제2 내부 전극은 서로 다른 극성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 유전체층은 상기 내부 전극의 일단부에 각각 길이 방향의 마진부를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 칩 보호용 측면 부재는 세라믹 재료 또는 에폭시로 이루어진 것을 특징으로 하는 적층형 칩 커패시터.
폭 방향의 마진부가 형성되지 않고 스크린 패턴 폭이 스크린 패턴 간격보다 크게 되도록 스크린 패턴을 복수의 모체 그린 시트 상에 형성하는 단계와;

상기 스크린 패턴을 이용하여 상기 복수의 모체 그린 시트 상에 제1 내부 전극 패턴 및 제2 내부 전극 패턴을 형성하는 단계와;

상기 내부 전극 패턴이 형성된 상기 복수의 모체 그린 시트를 적층하여 모체 그린 시트의 적층물을 형성하는 단계와;

폭 방향과 길이 방향으로 배열된 커팅 라인을 따라 상기 모체 그린 시트의 적층물을 커팅함으로써, 메인 전극부와 리드부로 이루어진 복수의 제1 내부 전극 및 제2 내부 전극이 내부에 형성된 커패시터 본체를 얻는 단계와;

상기 커패시터 본체의 양 측면에 칩 보호용 측면 부재를 형성하여 상기 내부 전극의 양 측단부가 상기 칩 보호용 측면 부재와 접하도록 하는 단계와;

상기 커패시터 본체의 외면에, 상기 리드부를 통해 상기 내부 전극과 연결되는 한쌍의 외부 단자 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 적층형 칩 커패시터의 제조 방법.
제5항에 있어서,

상기 내부 전극 패턴을 형성하는 단계는, 상기 스크린 패턴을 인쇄 마스크로 하여 도전성 페이스트를 상기 모체 그린 시트 상에 인쇄하는 단계와, 상기 인쇄된 도전성 페이스트를 건조하는 단계를 포함하는 것을 특징으로 하는 적층형 칩 커패시터의 제조 방법.
제5항에 있어서,

상기 모체 그린 시트의 적층물을 형성하는 단계는, 상기 제1 내부 전극 패턴이 형성된 모체 그린 시트와 상기 제2 내부 전극 패턴이 형성된 모체 그린 시트를 교대로 적층하는 단계를 포함하는 것을 특징으로 하는 적층형 칩 커패시터의 제조 방법.
제5항에 있어서,

상기 스크린 패턴이 형성된 영역은 길이 방향의 마진부를 포함하는 것을 특징으로 하는 적층형 칩 커패시터의 제조 방법.
제5항에 있어서,

상기 스크린 패턴은, 상기 스크린 패턴이 형성된 영역의 면적이 길이 방향의 마진부를 이루는 영역의 면적보다 크게 되도록 형성되는 것을 특징으로 하는 적층형 칩 커패시터의 제조 방법.
제5항에 있어서,

상기 스크린 패턴은, 폭 방향으로 일부 중복되어 나열되도록 형성되는 것을 특징으로 하는 적층형 칩 커패시터의 제조 방법.